KR20070008118A - Method for forming the metal contact of semiconductor device - Google Patents

Method for forming the metal contact of semiconductor device Download PDF

Info

Publication number
KR20070008118A
KR20070008118A KR1020050063095A KR20050063095A KR20070008118A KR 20070008118 A KR20070008118 A KR 20070008118A KR 1020050063095 A KR1020050063095 A KR 1020050063095A KR 20050063095 A KR20050063095 A KR 20050063095A KR 20070008118 A KR20070008118 A KR 20070008118A
Authority
KR
South Korea
Prior art keywords
metal
forming
etching
contact hole
layer
Prior art date
Application number
KR1020050063095A
Other languages
Korean (ko)
Inventor
박상혁
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050063095A priority Critical patent/KR20070008118A/en
Publication of KR20070008118A publication Critical patent/KR20070008118A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Abstract

A method for forming a metal contact of a semiconductor device is provided to prevent short between neighboring metal contacts by gap-filling a contact hole with a conductive material to form the metal contact. An interlayer dielectric(130) is formed on a semiconductor substrate(100) on which a lower metal wire(110) is formed. A metal layer having high etching selective rate is formed on the interlayer dielectric. A photoresist layer pattern defining a contact hole forming region is formed on the metal layer. The metal layer is etched by using the photoresist layer pattern as an etching mask to form a metal hard mask(195). The interlayer dielectric is etched by using the photoresist layer pattern and the metal hard mask as etching masks to form a contact hole(150) exposing the lower metal wire. A conductive layer is formed on the whole surface of the semiconductor substrate where the contact hole is formed. The resultant structure where the conductive layer is formed is planarized by CMP(Chemical Mechanical Polishing) until an upper surface is exposed.

Description

반도체소자의 금속 콘택 형성방법{Method for forming the metal contact of semiconductor device}Method for forming the metal contact of semiconductor device

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 금속 콘택 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.1A to 1C are cross-sectional views sequentially illustrating a method of forming a metal contact of a semiconductor device according to the prior art;

도 2a 및 도 2b는 종래 기술에 따라 제조된 금속 콘택의 문제점을 설명하기 위해 금속 콘택의 평면 및 단면을 나타낸 SEM 사진.2A and 2B are SEM photographs showing planes and cross sections of metal contacts to illustrate the problems of metal contacts made according to the prior art.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 금속 콘택 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.3A through 3E are cross-sectional views sequentially illustrating a method of forming a metal contact of a semiconductor device according to an embodiment of the present invention.

도 4a 및 도 4b는 본 발명의 실시예에 따라 제조된 금속 콘택의 평면 및 단면을 나타낸 SEM 사진.4A and 4B are SEM photographs showing the plane and cross section of a metal contact made in accordance with an embodiment of the present invention.

-- 도면의 주요부분에 대한 부호의 설명 -- -Explanation of symbols for the main parts of the drawing-

100 : 반도체 기판 110 : 하부 금속 배선100 semiconductor substrate 110 lower metal wiring

120 : 식각정지막 130 : 층간절연막120: etch stop film 130: interlayer insulating film

140 : 감광막 패턴 150 : 콘택홀140: photoresist pattern 150: contact hole

160 : 오믹접촉층 170 : 접착력 향상층160: ohmic contact layer 170: adhesive force improving layer

185 : 금속 콘택 190 : 금속막185 metal contact 190 metal film

195 : 금속 하드마스크195: Metal Hard Mask

본 발명은 반도체소자의 금속 콘택 형성방법에 관한 것으로, 보다 상세하게는 반도체소자의 고집적화됨에 따라 층간 절연막의 높은 에스펙트 비(high aspect ratio)로 인하여 발생하는 콘택의 불량을 개선하도록 하는 반도체소자의 금속 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal contact of a semiconductor device, and more particularly, to improve contact defects caused by high aspect ratio of an interlayer insulating layer as the semiconductor device is highly integrated. A method for forming a metal contact.

일반적으로, 금속 콘택은 반도체소자의 다층 금속 배선 형성 공정시, 접합 영역과 금속 배선 또는 하부 금속 배선과 상부 금속 배선 등을 전기적으로 연결시켜주는 전도선 역할을 한다.In general, the metal contact serves as a conductive line that electrically connects the junction region and the metal wiring or the lower metal wiring and the upper metal wiring in the process of forming the multilayer metal wiring of the semiconductor device.

종래의 반도체소자의 금속 콘택 형성방법에 따르면, 워드라인 등의 하부 금속 배선이 형성되어 있는 반도체 기판 상에 층간절연막을 형성하고, 이를 선택적 식각하여 하부 금속 배선의 일부분을 드러내는 콘택홀을 형성한 다음, 이를 도전물로 매립하여 금속 콘택을 형성하였다. 여기서, 선택적 식각이라 함은, 상기 층간절연막 상에 콘택 형성 영역을 정의하는 감광막 패턴을 형성한 다음, 이를 식각 마스크로 하여 식각하는 것을 의미한다.According to the conventional method of forming a metal contact of a semiconductor device, an interlayer insulating film is formed on a semiconductor substrate on which lower metal wirings, such as word lines, are formed, and then selectively etched to form a contact hole exposing a portion of the lower metal wiring. It was embedded with a conductive material to form a metal contact. Here, selective etching means forming a photoresist pattern defining a contact formation region on the interlayer insulating layer, and then etching the photoresist layer as an etching mask.

그런데, 최근 반도체소자의 고집적화로 인하여 소자의 디자인 룰(design rule)이 0.18㎛ 이하로 감소됨에 따라, 금속 콘택의 면적 또한 그에 비례하여 작아 지고 있다.However, as the design rule of the device is reduced to 0.18 μm or less due to the recent high integration of the semiconductor device, the area of the metal contact is also reduced in proportion to it.

이에 따라, 종래에는 KrF 광원이 아닌 해상도가 높은 ArF 광원에 의해 형성된 감광막 패턴을 식각마스크로 하여 층간절연막을 선택적 식각하여 미세 선폭을 가지는 콘택홀을 형성한 다음, 이를 도전물로 매립하여 금속 콘택을 형성하였다.Accordingly, conventionally, the interlayer insulating layer is selectively etched using the photoresist pattern formed by the ArF light source having high resolution, not the KrF light source, as an etch mask to form a contact hole having a fine line width, and then a metal contact is embedded by filling it with a conductive material. Formed.

그러면, 이하 도면을 참조하여 상기와 같은 종래 기술에 따른 반도체소자의 금속 콘택 형성방법을 보다 상세하게 설명한다.Next, a method of forming a metal contact of a semiconductor device according to the related art as described above will be described in more detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 금속 콘택 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이고, 도 2a 및 도 2b는 종래 기술에 따라 제조된 금속 콘택의 문제점을 설명하기 위해 금속 콘택의 평면 및 단면을 나타낸 SEM 사진이다.1A to 1C are cross-sectional views sequentially illustrating a method of forming a metal contact of a semiconductor device according to the prior art, and FIGS. 2A and 2B are metal contacts to explain a problem of a metal contact manufactured according to the prior art. SEM photograph showing the plane and cross section of

우선, 도 1a에 도시한 바와 같이, 비트라인(bitline) 등의 하부 금속 배선(110)과 질화막으로 이루어진 식각정지막(120)이 순차 형성되어 있는 반도체 기판(100) 상에 산화막으로 이루어진 층간절연막(130)을 형성한 다음, 그 위에 콘택홀 형성 영역을 정의하는 감광막 패턴(140)을 형성한다. 이때, 상기 감광막 패턴(140)은 반도체 소자가 고집적화됨에 따라 미세 선폭을 가지는 콘택홀을 형성하기 위해 해상도가 높은 ArF 광원을 사용하는 ArF용 감광물을 이용하여 형성한다.First, as shown in FIG. 1A, an interlayer insulating film made of an oxide film is formed on a semiconductor substrate 100 on which a lower metal wiring 110, such as a bitline, and an etch stop film 120 made of a nitride film are sequentially formed. After forming the 130, the photoresist pattern 140 defining the contact hole forming region is formed thereon. In this case, as the semiconductor device is highly integrated, the photoresist pattern 140 is formed using an ArF photosensitive material using an ArF light source having a high resolution to form a contact hole having a fine line width.

그런데, 상기와 같이 ArF용 감광물을 통해 형성된 감광막 패턴(140)은 기존의 KrF 광원을 사용하는 KrF용 감광물을 통해 형성된 감광막 패턴(도시하지 않음)에 비해 낮은 두께를 가진다. 특히, 'A'에 나타낸 바와 같이 패턴이 밀(密)한 영역에 형성된 감광막 패턴(140)은 노광 공정의 패턴 로딩 이펙트(pattern loading effect)에 의해 패턴이 소(少)한 영역에 형성된 감광막 패턴(140)에 비해 더욱 낮운 두께를 가진다.However, as described above, the photoresist pattern 140 formed through the photosensitive material for ArF has a lower thickness than the photoresist pattern (not shown) formed through the photosensitive material for KrF using a conventional KrF light source. In particular, the photoresist pattern 140 formed in the region where the pattern is dense as shown in 'A' has a photoresist pattern formed in the region where the pattern is small by the pattern loading effect of the exposure process. It has a lower thickness than 140.

그런 다음, 도 1b에 도시한 바와 같이, 상기 감광막 패턴(140)을 식각마스크로 하여 상기 층간절연막(130) 및 식각정지막(120)을 순차 식각하여 콘택홀(150)을 형성한다.Next, as shown in FIG. 1B, the contact hole 150 is formed by sequentially etching the interlayer insulating layer 130 and the etch stop layer 120 using the photoresist pattern 140 as an etch mask.

그런데, 상기 콘택홀 형성을 위한 식각 공정시, 식각마스크 역할을 하는 감광막 패턴(140)은 KrF용 감광물을 통해 형성된 감광막 패턴(도시하지 않음)에 비해 낮은 두께를 가지고 있을 뿐만 아니라, 층간절연막(130)과의 식각 선택비 또한 낮다. 그럼에도 불구하고, 상기 층간절연막(130)의 두께는 하부 금속 배선(110)과 상부 금속 배선(도시하지 않음) 간의 기생 캐퍼시턴스(capacitance)를 제어하기 위해 종래와 동일한 수준을 유지하고 있기 때문에, 상기 감광막 패턴(140)을 식각마스크로 하여 콘택홀(150)을 형성하면 콘택홀(150)의 상부가 넓게 식각되는 문제가 있다. 특히, 콘택홀이 밀집된 영역일 경우에는, 이러한 콘택홀의 상부가 넓게 식각됨으로서 이웃하는 콘택홀 사이에 위치하는 층간절연막의 상부가 손실되어 콘택홀이 서로 연결되는 문제점까지 발생할 수 있다.However, during the etching process for forming the contact hole, the photoresist pattern 140 serving as an etching mask has a lower thickness than the photoresist pattern (not shown) formed through the photosensitive material for KrF, and also has an interlayer insulating film ( The etching selectivity with 130) is also low. Nevertheless, since the thickness of the interlayer insulating film 130 is maintained at the same level as the conventional one in order to control the parasitic capacitance between the lower metal wiring 110 and the upper metal wiring (not shown), If the contact hole 150 is formed using the photoresist pattern 140 as an etching mask, the upper portion of the contact hole 150 may be etched widely. In particular, when the contact holes are densely populated, the upper portions of the contact holes are etched widely, which may cause a problem in that the upper portions of the interlayer insulating layers positioned between neighboring contact holes are lost and the contact holes are connected to each other.

그 다음, 도 1c에 도시한 바와 같이, 상기 콘택홀(150) 내에 텅스텐 등과 같은 금속 물질을 매립하여 금속 콘택(185)을 형성한다. 여기서, 미설명한 도면부호 160은 오믹 접촉층, 170은 접착력 향상층을 지칭한다.Next, as shown in FIG. 1C, a metal material such as tungsten is embedded in the contact hole 150 to form a metal contact 185. Here, reference numeral 160 denotes an ohmic contact layer, and 170 denotes an adhesion improving layer.

그러나, 상기와 같은 문제점이 발생된 콘택홀(150) 내에 도전물을 매립하여 금속 콘택(185)을 형성하게 되면, 도 1c의 "B" 및 도 2a와 도 2b에 나타낸 바와 같 이, 서로 이웃하는 금속 콘택이 서로 단락되어 소자의 특성 및 신뢰성이 낮아지는 문제가 있다.However, when the metal contact 185 is formed by filling the conductive material in the contact hole 150 having the above-mentioned problem, as illustrated in "B" of FIG. 1C and FIGS. 2A and 2B, the neighbors are adjacent to each other. The metal contacts are shorted to each other, resulting in a problem that the characteristics and reliability of the device are lowered.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 상기 콘택홀 식각 공정시, 식각마스크로 층간절연막과 식각 선택비가 우수한 금속 하드마스크를 사용하여, 층간 절연막의 높은 에스펙트 비(high aspect ratio)로 인하여 발생하는 콘택홀의 식각 불량을 개선할 수 있는 반도체소자의 금속 콘택 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, in the contact hole etching process, by using a metal hard mask having an excellent etch selectivity with an interlayer insulating film as an etch mask, a high aspect ratio of the interlayer insulating film (high aspect) The present invention provides a method for forming a metal contact of a semiconductor device that can improve the etching defect of the contact hole caused by the ratio.

상기 목적을 달성하기 위하여, 본 발명은 하부 금속 배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 층간절연막과 식각 선택비가 우수한 금속막을 형성하는 단계와, 상기 금속막 상에 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 하여 상기 금속막을 식각하여 금속 하드마스크를 형성하는 단계와, 상기 감광막 패턴 및 상기 금속 하드마스크를 식각마스크로 하여 상기 층간절연막을 식각하여 상기 하부 금속 배선을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 반도체 기판 전면에 도전막을 형성하는 단계 및 상기 도전막이 형성된 결과물을 상기 층간절연막 상부 표면이 드러나는 시점까지 화학기계적 연마하여 평탄화 하는 단계를 포함하는 반도체소자의 금속 콘택 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming an interlayer insulating film on a semiconductor substrate formed with a lower metal wiring, forming a metal film having an excellent etching selectivity and the interlayer insulating film on the interlayer insulating film, the metal film Forming a photoresist pattern defining a contact hole forming region on the substrate; etching the metal layer using the photoresist pattern as an etch mask to form a metal hard mask; and etching the photoresist pattern and the metal hard mask Forming a contact hole exposing the lower metal wiring by etching the interlayer insulating film, forming a conductive film on the entire surface of the semiconductor substrate on which the contact hole is formed, and forming a resultant on which the conductive film is formed. Chemical mechanical polishing and planarization to the point of appearance Provides a metal contact forming a semiconductor device.

또한, 상기 본 발명에 의한 금속 콘택 형성방법에 있어서, 상기 금속막은 100Å 내지 1000Å 두께로 형성하는 것이 바람직하다. 이는 미세 선폭의 패턴을 형성하기 위해 감광막 패턴이 ArF용 감광물질로 이루어질 경우, 낮은 감광막 패턴의 두께만으로도 금속막(190)을 안전하게 식각하여 금속막으로 이루어진 금속 하드마스크를 형성하기 위함이다.In addition, in the metal contact forming method according to the present invention, the metal film is preferably formed to a thickness of 100 kPa to 1000 kPa. This is to form a metal hard mask made of a metal film by safely etching the metal film 190 even when the photoresist pattern is made of an ArF photosensitive material to form a fine line width pattern.

또한, 상기 본 발명에 의한 금속 콘택 형성방법에 있어서, 상기 감광막 패턴은 ArF용 감광물질 또는 KrF용 감광물질을 사용하여 형성하는 것이 가능하다.In addition, in the metal contact forming method according to the present invention, the photoresist pattern may be formed using a photosensitive material for ArF or a photosensitive material for KrF.

또한, 상기 본 발명에 의한 금속 콘택 형성방법에 있어서, 상기 하부 금속 배선이 형성된 반도체 기판 상에 층간절연막을 형성하기 전에 식각정지막을 더 포함하여 상기 콘택홀을 형성시, 상기 감광막 패턴 및 상기 금속 하드마스크를 식각마스크로 하여 상기 층간절연막 및 상기 식각정지막을 순차 식각하여 상기 하부 금속 배선을 노출시키는 것이 바람직하다. 이는 상기 식각정지막을 이용하여 상기 콘택홀 형성을 위한 식각 공정시, 하부 금속 배선이 과도 식각되어 손상되는 것을 방지하기 위함이다.In the method of forming a metal contact according to the present invention, the photoresist pattern and the hard metal may be further formed when the contact hole is formed by further including an etch stop layer on the semiconductor substrate on which the lower metal wiring is formed. Preferably, the interlayer insulating film and the etch stop film are sequentially etched using a mask as an etch mask to expose the lower metal wiring. This is to prevent the lower metal wiring from being excessively etched and damaged during the etching process for forming the contact hole by using the etch stop layer.

또한, 상기 본 발명에 의한 금속 콘택 형성방법에 있어서, 상기 감광막 패턴을 형성하는 단계 이전에 상기 금속막 상에 반사방지막을 형성하여, 상기 감광막 패턴 형성을 위한 노광 공정시, 노광 공정마진을 확보할 수 있다.In the method for forming a metal contact according to the present invention, an anti-reflection film is formed on the metal film before the step of forming the photoresist pattern, so that an exposure process margin is secured during the exposure process for forming the photoresist pattern. Can be.

또한, 상기 본 발명에 의한 금속 콘택 형성방법에 있어서, 상기 감광막 패턴을 식각마스크로 하여 상기 금속막을 식각하여 금속 하드마스크를 형성하는 단계 이후에 세정 공정을 더 포함하여 금속 하드마스크 형성을 위한 식각 공정시, 발생한 금속 폴리머를 제거하는 것이 바람직하다.In addition, in the metal contact forming method according to the present invention, the etching process for forming a metal hard mask further comprises a cleaning process after the step of forming the metal hard mask by etching the metal film using the photoresist pattern as an etching mask. At the time, it is desirable to remove the generated metal polymer.

또한, 상기 본 발명에 의한 금속 콘택 형성방법에 있어서, 상기 콘택홀이 형성된 반도체 기판 전면에 도전막을 형성하는 단계 이전에 상기 콘택홀이 형성된 반도체 기판 전면에 오믹 접촉층 및 접착력 향상층을 순차 형성하는 단계를 더 포함하여 상기 하부 금속 배선과 금속 콘택 간의 오믹 저항을 최소화하는 것이 바람직하다. 이때, 상기 오믹 접촉층은 티타늄을 이용하여 형성하고, 상기 접착력 향상층은 티나늄나이트라이드를 이용하여 형성하는 것이 바람직하다.Further, in the metal contact forming method according to the present invention, prior to forming a conductive film on the entire surface of the semiconductor substrate on which the contact hole is formed, sequentially forming an ohmic contact layer and an adhesive force improving layer on the entire surface of the semiconductor substrate on which the contact hole is formed. It is preferable to further include the step of minimizing the ohmic resistance between the lower metal wiring and the metal contact. In this case, the ohmic contact layer is preferably formed using titanium, and the adhesion improving layer is preferably formed using titanium nitride.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like reference numerals designate like parts throughout the specification.

이제 본 발명의 일 실시예에 따른 반도체소자의 금속 콘택 형성방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of forming a metal contact of a semiconductor device according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 금속 콘택 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이고, 도 4a 및 도 4b는 본 발명의 실시예에 따라 제조된 금속 콘택의 평면 및 단면을 나타낸 SEM 사진이다.3A to 3E are cross-sectional views sequentially illustrating a method of forming a metal contact of a semiconductor device according to an embodiment of the present invention, and FIGS. 4A and 4B are plan views of metal contacts manufactured according to an embodiment of the present invention. And a SEM photograph showing a cross section.

우선, 도 3a에 도시한 바와 같이, 비트라인 등의 하부 금속 배선(110)과 질화막으로 이루어진 식각정지막(120)이 순차 형성되어 있는 반도체 기판(100) 상에 층간절연막(130)을 형성한다. 이때, 상기 층간절연막(130)은 일반적으로 산화막을 이용하여 형성한다.First, as shown in FIG. 3A, an interlayer insulating film 130 is formed on the semiconductor substrate 100 on which the etch stop film 120 made of a lower metal wire 110 such as a bit line and a nitride film are sequentially formed. . In this case, the interlayer insulating film 130 is generally formed using an oxide film.

그리고, 상기 층간절연막(130) 상에 소정 두께를 가지는 금속막(190)을 형성한다. 여기서, 상기 금속막(190)은 상기 층간절연막(130)과 식각 선택비가 높은 금속을 PVD 또는 CVD 증착 방법을 이용하여 증착하여 형성하는 것이 바람직하며, 예를 들어, 상기 층간절연막(130)이 산화막으로 이루어져 있을 경우에는, 산화막과 식각 선택비가 우수한 티타늄(Ti)을 이용하여 형성한다. 또한, 상기 금속막(190)은 100Å 내지 1000Å 두께를 가지게 형성하는 것이 바람직하다. 이는 미세 선폭의 패턴을 형성하기 위해 후술하는 감광막 패턴이 ArF용 감광물질로 이루어질 경우, 낮은 감광막 패턴의 두께만으로도 후속 금속 하드마스크를 형성하기 위한 금속막(190) 식각 공정시, 식각 불량없이 금속막(190)을 안전하게 식각하기 위함이다.A metal film 190 having a predetermined thickness is formed on the interlayer insulating film 130. The metal layer 190 may be formed by depositing a metal having a high etching selectivity with the interlayer insulating layer 130 by using a PVD or CVD deposition method. For example, the interlayer insulating layer 130 may be an oxide layer. In the case of consisting of, it is formed using titanium (Ti) excellent in the oxide film and the etching selectivity. In addition, the metal film 190 is preferably formed to have a thickness of 100 ~ 1000Å. This is because when the photoresist pattern described below is formed of an ArF photosensitive material to form a pattern having a fine line width, the metal film without etching failure during the etching process of the metal film 190 for forming a subsequent metal hard mask with only a low photoresist pattern thickness. This is to safely etch the (190).

그런 다음, 상기 금속막(190) 상에 콘택홀 형성 영역을 정의하는 감광막 패턴(140)을 형성한다. 이때, 상기 감광막 패턴(140)은 ArF용 감광물질 또는 KrF용 감광물질을 이용하여 형성할 수 있으며, 미세 선폭을 가지는 콘택홀을 형성할 경우에는 해상도가 높은 ArF용 감광물질을 사용하여 형성하는 것이 바람직하다.Thereafter, a photoresist pattern 140 defining a contact hole formation region is formed on the metal layer 190. In this case, the photoresist pattern 140 may be formed using an ArF photosensitive material or a KrF photosensitive material. When forming a contact hole having a fine line width, the photoresist pattern 140 may be formed using a high resolution ArF photosensitive material. desirable.

한편, 본 발명은 상기 감광막 패턴을 형성하기 이전에 상기 금속막 상에 organic Barc 또는 SiON Barc 등과 같은 반사방지막(도시하지 않음)을 형성하여, 상기 감광막 패턴 형성을 위한 노광 공정시, 노광 공정마진을 확보할 수 있다.Meanwhile, the present invention forms an anti-reflection film (not shown) such as an organic barc or a SiON barc on the metal film before forming the photoresist pattern, thereby exposing an exposure process margin during an exposure process for forming the photoresist pattern. It can be secured.

이어서, 도 3b에 도시한 바와 같이, 상기 감광막 패턴(140)을 식각마스크로 하여 상기 금속막(190)을 식각하여 금속 하드마스크(195)를 형성한 다음, 세정 공정을 진행하여 식각 공정시, 발생한 금속 폴리머(polymer)를 제거한다.Subsequently, as illustrated in FIG. 3B, the metal film 190 is etched using the photoresist pattern 140 as an etch mask to form a metal hard mask 195, and then a cleaning process is performed. Remove the generated metal polymer.

보다 상세하게, 본 발명의 실시예에서는, 상기 금속막(190)이 티타늄으로 형성되었을 경우, Cl2/N2/SF/BCl3 가스가 혼합된 혼합가스를 식각가스로 사용하여 금속막(190)을 건식식각하여 금속 하드마스크(195)를 형성하였으며, 세정 공정은 티타늄으로 이루어진 금속 하드마스크(195)가 손상되지 않는 세정액, 예를 들어 NH4OH:CH3COOH:H2O 혼합액을 이용하여 세정하였다.More specifically, in the embodiment of the present invention, when the metal film 190 is formed of titanium, the metal film 190 by using a mixed gas of Cl 2 / N 2 / SF / BCl 3 gas as an etching gas ) To form a metal hard mask 195 by dry etching, and the cleaning process is performed using a cleaning liquid in which the metal hard mask 195 made of titanium is not damaged, for example, a NH 4 OH: CH 3 COOH: H 2 O mixture. It was washed.

이에 따라, 상기 금속 하드마스크(195)는, 상기 감광막 패턴(140)과 마찬가지로 상기 층간절연막(140) 상에서 콘택홀 형성 영역을 정의한다.Accordingly, the metal hard mask 195 defines a contact hole formation region on the interlayer insulating layer 140, similarly to the photoresist pattern 140.

그런 다음, 도 3c에 도시한 바와 같이, 상기 감광막 패턴(140) 및 상기 금속 하드마스크(195)를 식각마스크로 하여 상기 층간절연막(130) 및 상기 식각정지막(120)을 순차 식각하여 하부 금속 배선(110)을 노출하는 콘택홀(150)을 형성한다. 이때, 상기 감광막 패턴(140)은, 콘택홀 형성을 위한 식각 공정시, 층간절연막(130)과 함께 식각되어 식각 공정이 종료되는 시점에는, 콘택홀(150)이 형성된 결과물 상에 존재하지 않고, 결과물 상에는 상기 층간절연막과 식각 선택비가 우수한 금속 하드마스크만 존재한다.3C, the interlayer insulating layer 130 and the etch stop layer 120 are sequentially etched using the photoresist pattern 140 and the metal hard mask 195 as etch masks. The contact hole 150 exposing the wiring 110 is formed. In this case, the photoresist layer pattern 140 is etched together with the interlayer insulating layer 130 during the etching process for forming the contact hole, and is not present on the resultant formed with the contact hole 150 when the etching process is completed. On the result, only the metal hard mask having an excellent etching selectivity with the interlayer insulating film is present.

즉, 본 발명은 도 4a 및 도 4b의 "C"에 도시한 바와 같이, 상기 콘택홀 형성을 위한 층간절연막(130) 식각 공정시, 감광막 패턴뿐만 아니라 층간절연막(130)과 식각 선택비가 우수한 금속 하드마스크 또한 식각마스크로 사용하여 식각함으로써, 식각 공정시, 감광막 패턴이 전부 제거된다 하더라도, 종래 감광막 패턴만을 식각 마스크로 사용하여 발생하던 문제점, 즉 감광막 패턴의 낮은 두께로 인하여 콘택홀의 상부가 넓게 식각됨으로서 이웃하는 콘택홀 사이에 위치하는 층간절연막의 상부가 손실되어 콘택홀이 서로 연결되는 문제(도 1c와 도 2a 및 도 2b의 "B" 참조)를 해결할 수 있다.That is, according to the present invention, as shown in FIG. 4A and FIG. 4B, in the etching process of the interlayer dielectric layer 130 for forming the contact hole, the metal having excellent etching selectivity with the interlayer dielectric layer 130 as well as the photoresist layer pattern. By using the hard mask as an etching mask as well as etching, even if all of the photoresist pattern is removed during the etching process, the problem caused by using only the photoresist pattern as the etching mask, that is, the upper part of the contact hole is widely etched due to the low thickness of the photoresist pattern As a result, the upper part of the interlayer insulating layer positioned between neighboring contact holes is lost, and the contact holes are connected to each other (see "B" in FIGS. 1C, 2A, and 2B).

이어서, 도 3d에 도시한 바와 같이, 상기 콘택홀(150)이 형성된 결과물 전면에 오믹 접촉막(160)과 접착력 향상막(170) 및 도전막(180)을 순차 적층하여 콘택홀(150)을 매립한다. 이때, 상기 오믹 접촉막(160)은 상기 하부 금속 배선(110)과 후술하는 금속 콘택 간의 오믹 저항을 최소화하기 위한 것으로, 티타늄 등과 같은 금속으로 형성하며, 상기 접착력 향상층(170)은 상기 오믹 접촉층(160)과 도전막(180)의 접착력을 우수하가 하기 위한 것으로, 티나늄나이트라이드(TiN) 등과 같은 금속으로 형성하는 것이 바람직하다. 또한, 상기 도전막(180)은 주로 텅스텐(W)을 사용하여 형성한다.Subsequently, as shown in FIG. 3D, the ohmic contact layer 160, the adhesion improving layer 170, and the conductive layer 180 are sequentially stacked on the entire surface of the resultant in which the contact hole 150 is formed, thereby forming the contact hole 150. Landfill In this case, the ohmic contact layer 160 is to minimize ohmic resistance between the lower metal wire 110 and a metal contact, which will be described later. The ohmic contact layer 160 is formed of a metal such as titanium, and the adhesion improving layer 170 is the ohmic contact. In order to improve the adhesion between the layer 160 and the conductive film 180, it is preferable to form a metal such as titanium nitride (TiN). In addition, the conductive layer 180 is mainly formed using tungsten (W).

그런 다음, 도 3e에 도시한 바와 같이, 상기 도전막(180)이 형성된 결과물, 즉 도전막(180), 접착력 향상층(170), 오믹 접촉층(160) 및 금속 하드마스크(195)를 상기 층간절연막(130)의 상부 표면이 드러나는 시점까지 화학기계적 연마하여 금속 콘택(185)을 형성한다.Next, as shown in FIG. 3E, the resulting product on which the conductive film 180 is formed, that is, the conductive film 180, the adhesion improving layer 170, the ohmic contact layer 160, and the metal hard mask 195 are described. The metal contact 185 is formed by chemical mechanical polishing until the upper surface of the interlayer insulating layer 130 is exposed.

즉, 상기와 같은, 본 발명은 최근 소자의 고집적화로 인해 높은 에스펙트 비를 가지는 층간절연막을 식각 공정시, 식각마스크로 감광막 패턴과 층간절연막과 식각 선택비가 우수한 금속으로 이루어진 금속 하드마스크 둘다 사용하여 식각함으로써, 미세 선폭을 가지는 콘택홀 형성을 위해 해상도가 높은 ArF용 감광물질로 형성된 감광막 패턴을 식각마스크로 사용하더라도, 층간 절연막의 높은 에스펙트 비(high aspect ratio)로 인하여 발생하는 콘택홀의 식각 불량할 수 있다. 또한, 콘택홀의 식각 불량이 방지되면, 콘택홀에 도전물이 매립되어 형성되는 서로 이웃하는 금속 콘택이 서로 단락되는 것을 방지할 수 있다(도 3e의 "D" 참조).That is, the present invention, as described above, in the process of etching the interlayer insulating film having a high aspect ratio due to the high integration of the device, using both the photoresist pattern and the metal hard mask made of a metal having excellent etching selectivity and the interlayer insulating film as an etching mask. By etching, even when using a photoresist pattern formed of a high resolution ArF photosensitive material as an etching mask to form a contact hole having a fine line width, the etching of the contact hole caused by the high aspect ratio of the interlayer insulating film can do. In addition, when the etching hole of the contact hole is prevented, it is possible to prevent the mutually adjacent metal contacts formed by embedding the conductive material in the contact hole from being shorted to each other (see "D" in FIG. 3E).

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

상기한 바와 같이, 본 발명은 층간절연막 식각 공정시, 층간절연막과 식각 선택비가 우수한 금속으로 이루어진 금속 하드마스크를 식각마스크로 사용하여, 층간절연막의 높은 에스펙트 비로 인해 이웃하는 콘택홀 사이에 위치하는 층간절연막의 상부가 손실되어 콘택홀이 서로 연결되는 종래 기술의 문제점을 방지할 수 있다.As described above, the present invention uses a metal hard mask made of a metal having excellent interlayer insulating film and an etch selectivity as an etching mask during the interlayer insulating film etching process, and is located between neighboring contact holes due to the high aspect ratio of the interlayer insulating film. The upper part of the interlayer insulating film is lost to prevent the problem of the prior art in which the contact holes are connected to each other.

따라서, 상기 콘택홀에 도전물을 매립하여 형성되는 금속 콘택 또한 서로 이 웃하는 금속 콘택 간에 서로 단락되는 문제를 방지 할 수 있어 소자의 특성 및 신뢰성 향상에 크게 기여할 수 있다.Therefore, a metal contact formed by filling a conductive material in the contact hole may also prevent a short circuit between the metal contacts adjacent to each other, thereby greatly contributing to the improvement of characteristics and reliability of the device.

Claims (8)

하부 금속 배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on a semiconductor substrate on which lower metal wirings are formed; 상기 층간절연막 상에 상기 층간절연막과 식각 선택비가 높은 금속막을 형성하는 단계;Forming a metal film having a high etching selectivity with the interlayer insulating film on the interlayer insulating film; 상기 금속막 상에 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern defining a contact hole formation region on the metal film; 상기 감광막 패턴을 식각마스크로 하여 상기 금속막을 식각하여 금속 하드마스크를 형성하는 단계;Etching the metal layer using the photoresist pattern as an etching mask to form a metal hard mask; 상기 감광막 패턴 및 상기 금속 하드마스크를 식각마스크로 하여 상기 층간절연막을 식각하여 상기 하부 금속 배선을 노출시키는 콘택홀을 형성하는 단계;Forming a contact hole exposing the lower metal wiring by etching the interlayer insulating layer using the photoresist pattern and the metal hard mask as an etching mask; 상기 콘택홀이 형성된 반도체 기판 전면에 도전막을 형성하는 단계; 및Forming a conductive film on an entire surface of the semiconductor substrate on which the contact hole is formed; And 상기 도전막이 형성된 결과물을 상기 층간절연막 상부 표면이 드러나는 시점까지 화학기계적 연마하여 평탄화하는 단계를 포함하는 반도체소자의 금속 콘택 형성방법.And chemically polishing the resultant of the conductive film to the point where the upper surface of the interlayer insulating film is exposed. 제1항에 있어서, The method of claim 1, 상기 금속막은 100Å 내지 1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속 콘택 형성방법.The metal film is a metal contact forming method of the semiconductor device, characterized in that formed to a thickness of 100 ~ 1000Å. 제1항에 있어서,The method of claim 1, 상기 감광막 패턴은 ArF용 감광물질 또는 KrF용 감광물질을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 금속 콘택 형성방법.The photoresist pattern is a metal contact forming method of a semiconductor device, characterized in that formed using a photosensitive material for ArF or a photosensitive material for KrF. 제1항에 있어서,The method of claim 1, 상기 하부 금속 배선이 형성된 반도체 기판 상에 층간절연막을 형성하기 전에 식각정지막을 더 포함하여 상기 콘택홀을 형성시, 상기 감광막 패턴 및 상기 금속 하드마스크를 식각마스크로 하여 상기 층간절연막 및 상기 식각정지막을 순차 식각하여 상기 하부 금속 배선을 노출시키는 것을 특징으로 하는 반도체소자의 금속 콘택 형성방법.When the contact hole is formed by further including an etch stop layer on the semiconductor substrate on which the lower metal wiring is formed, the interlayer insulating layer and the etch stop layer are formed by using the photoresist pattern and the metal hard mask as etch masks. And etching the semiconductor substrate to sequentially expose the lower metal interconnections. 제1항에 있어서,The method of claim 1, 상기 감광막 패턴을 형성하는 단계 이전에 상기 금속막 상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 금속 콘택 형성방법.And forming an anti-reflection film on the metal film before forming the photoresist pattern. 제1항에 있어서,The method of claim 1, 상기 감광막 패턴을 식각마스크로 하여 상기 금속막을 식각하여 금속 하드마스크를 형성하는 단계 이후에 세정 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 금속 콘택 형성방법.And forming a metal hard mask by etching the metal film by using the photoresist pattern as an etching mask, further comprising a cleaning process. 제1항에 있어서,The method of claim 1, 상기 콘택홀이 형성된 반도체 기판 전면에 도전막을 형성하는 단계 이전에 상기 콘택홀이 형성된 반도체 기판 전면에 오믹 접촉층 및 접착력 향상층을 순차 형성하는 단계를 더 포함하는 반도체소자의 금속 콘택 형성방법.And sequentially forming an ohmic contact layer and an adhesion improving layer on the entire surface of the semiconductor substrate on which the contact hole is formed, before forming the conductive film on the entire surface of the semiconductor substrate on which the contact hole is formed. 제7항에 있어서,The method of claim 7, wherein 상기 오믹 접촉층은 티타늄을 이용하여 형성하고, 상기 접착력 향상층은 티나늄나이트라이드를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 금속 콘택 형성방법. Wherein the ohmic contact layer is formed using titanium, and the adhesion improving layer is formed using titanium nitride.
KR1020050063095A 2005-07-13 2005-07-13 Method for forming the metal contact of semiconductor device KR20070008118A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050063095A KR20070008118A (en) 2005-07-13 2005-07-13 Method for forming the metal contact of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050063095A KR20070008118A (en) 2005-07-13 2005-07-13 Method for forming the metal contact of semiconductor device

Publications (1)

Publication Number Publication Date
KR20070008118A true KR20070008118A (en) 2007-01-17

Family

ID=38010377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050063095A KR20070008118A (en) 2005-07-13 2005-07-13 Method for forming the metal contact of semiconductor device

Country Status (1)

Country Link
KR (1) KR20070008118A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9096477B2 (en) 2012-01-06 2015-08-04 Puricore, Inc. Electrochemically treated nutrient solutions
US9126874B2 (en) 2010-07-09 2015-09-08 Puricore, Inc. Electrochemically treated nutrient solutions
US9711603B2 (en) 2014-12-10 2017-07-18 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US9818936B2 (en) 2016-02-16 2017-11-14 SK Hynix Inc. Method for fabricating semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9126874B2 (en) 2010-07-09 2015-09-08 Puricore, Inc. Electrochemically treated nutrient solutions
US9096477B2 (en) 2012-01-06 2015-08-04 Puricore, Inc. Electrochemically treated nutrient solutions
US9711603B2 (en) 2014-12-10 2017-07-18 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US10103236B2 (en) 2014-12-10 2018-10-16 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US10608091B2 (en) 2014-12-10 2020-03-31 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US9818936B2 (en) 2016-02-16 2017-11-14 SK Hynix Inc. Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
KR100739252B1 (en) Method of manufacturing a semiconductor device
JP2002026016A (en) Semiconductor device and method of manufacturing the same
US7176123B2 (en) Method for manufacturing metal line of semiconductor device
KR20070008118A (en) Method for forming the metal contact of semiconductor device
KR20070005961A (en) Method for forming a metal wiring in semiconductor device
KR101147387B1 (en) Manufacturing method of semiconductor device
KR101113768B1 (en) Method for manufacturing semiconductor device using dual damascene process
JP4023236B2 (en) Method for forming metal wiring
US7504334B2 (en) Semiconductor device and method for manufacturing same
KR100613384B1 (en) Method of forming interconnection line for semiconductor device
KR100784074B1 (en) Method of manufacturing bit line in a semiconductor device
KR100470390B1 (en) Method for minimizing space of local interconnection using damascene in fabricating SRAM device
KR100422912B1 (en) Method for forming contact or via hole of semiconductor devices
KR100866121B1 (en) Method for forming metal line of semiconductor device
KR100521453B1 (en) Method of forming multilayer interconnection line for semiconductor device
KR19990060819A (en) Metal wiring formation method of semiconductor device
KR100356482B1 (en) Method of forming a metal wiring in a semiconductor device
KR100613385B1 (en) Method of forming interconnection line for semiconductor device
KR100364811B1 (en) method for forming dual damascene of semiconductor device
KR100356788B1 (en) Method for forming multi layered metal interconnection of semiconductor device
KR100546207B1 (en) Method of forming a metal line in a semiconductor device
KR100887019B1 (en) Mask having multi overlay mark
KR20030094453A (en) Method for fabricating semiconductor device using dual damascene process
KR20100078340A (en) Method for fabricating metal layer
JP2007335547A (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application