KR100244707B1 - Method of forming interconnector in semiconductor device - Google Patents
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Abstract
본 발명은 제1금속배선에 의한 단차를 제거하여, 비아홀의 임계치수를 정확히 형성함과 더불어 제2금속배선의 형성시 노칭등을 방지할 수 있는 반도체 소자의 배선 형성방법을 제공한다.The present invention provides a method for forming a semiconductor device wiring that can remove the step by the first metal wiring, to accurately form the critical dimension of the via hole, and to prevent notching when the second metal wiring is formed.
본 발명에 따른 반도체 소자의 배선 형성방법은 상부에 제1금속배선이 형성된 반도체 기판을 제공하는 단계; 제1금속배선 상에 비교적 낮은 반사율을 갖는 물질로 이루어진 제1절연막 패턴을 상기 제1금속배선 형태로 형성하는 단계; 제1금속배선 사이의 공간이 매립되도록 기판 상에 제1금속배선의 높이로 제2절연막을 형성하는 단계; 제1절연막 패턴을 비아홀의 형태로 패터닝하는 단계; 제1절연막 패턴을 제외한 기판 전면에 제3절연막을 형성하는 단계; 제3절연막 사이의 상기 제1절연막 패턴을 제거하여 제1금속배선의 일부를 노출시키는 비아홀을 형성하는 단계; 및 비아홀에 매립되도록 금속막을 증착하고 패터닝하여 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계를 포함한다.In accordance with another aspect of the present invention, there is provided a method of forming a wiring of a semiconductor device, including: providing a semiconductor substrate having a first metal wiring formed thereon; Forming a first insulating film pattern formed of a material having a relatively low reflectance on the first metal wire in the form of the first metal wire; Forming a second insulating film on the substrate at a height of the first metal wiring so as to fill the space between the first metal wiring; Patterning the first insulating layer pattern in the form of a via hole; Forming a third insulating film on the entire surface of the substrate except for the first insulating film pattern; Forming a via hole exposing a portion of the first metal wiring by removing the first insulating pattern between the third insulating layers; And depositing and patterning a metal film to be buried in the via hole to form a second metal wiring contacting the first metal wiring.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 다층 배선의 형성시 하부 배선에 의한 단차를 제거할 수 있는 반도체 소자의 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a wiring of a semiconductor device, and more particularly, to a method of forming a wiring of a semiconductor device capable of removing a step caused by a lower wiring when forming a multilayer wiring.
반도체 소자의 집적도가 증가함에 따라 배선 설계가 자유롭고 용이하며 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 다층 금속 배선 기술에 관한 연구가 활발히 진행되고 있다.As the degree of integration of semiconductor devices increases, research on multi-layer metal wiring technologies that can freely and easily design wiring and allow setting of wiring resistance and current capacity, etc., has been actively conducted.
제1(a)도 내지 제1(d)도는 종래의 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.1 (a) to 1 (d) are cross-sectional views for explaining a wiring formation method of a conventional semiconductor device.
제1(a)도에 도시된 바와 같이, 상부에 제1금속배선(11)이 형성된 반도체 기판(10) 상에 화학기상증착(Chemical Vapor Depostion; CVD)으로 산화막(12)을 증착한다.As illustrated in FIG. 1A, an oxide film 12 is deposited by chemical vapor deposition (CVD) on the semiconductor substrate 10 having the first metal wiring 11 formed thereon.
제1(b)도를 참조하면, 산화막(12) 상에 스핀 코팅방식으로 포토레지스트막을 도포하고, 포토리소그라피로 노광 및 현상하여 포토레지스트 패턴(13)을 형성한다. 제1(c)도를 참조하면, 포토레지스트 패턴(13)을 식각 마스크로하여 제1금속배선(11)의 일부가 노출되도록 산화막(12)을 식각하여, 비아홀(14)을 형성한 후, 공지된 방법으로 포토레지스트 패턴(13)을 제거한다.Referring to FIG. 1 (b), a photoresist film is coated on the oxide film 12 by spin coating, exposed and developed by photolithography to form a photoresist pattern 13. Referring to FIG. 1C, after the oxide film 12 is etched to expose a part of the first metal wiring 11 by using the photoresist pattern 13 as an etching mask, the via hole 14 is formed. The photoresist pattern 13 is removed by a known method.
제1(d)도에 도시된 바와 같이, 비아홀(14)에 매립되도록 산화막(12) 상에 금속막을 증착하고 패터닝하여, 제1금속배선(11)과 콘택하는 제2금속배선(15)을 형성 한다.As shown in FIG. 1 (d), a metal film is deposited and patterned on the oxide film 12 so as to be filled in the via hole 14 to form the second metal wiring 15 in contact with the first metal wiring 11. Form.
그러나, 상기한 종래의 배선 형성방법에서는, 제1금속배선(11)에 의해 발생된 단차로 인하여, 비아홀(14)의 임계치수를 정확히 형성하는데 어려움이 있다. 또한, 상기한 단차로 인한 금속막의 심한 반사로 인하여, 제2금속배선(15)의 형성시 노칭(notching) 등이 발생되어 배선불량이 야기됨으로써, 결국 소자의 전기적 특성 및 수율이 저하된다.However, in the above-described conventional wiring forming method, it is difficult to accurately form the critical dimension of the via hole 14 due to the step generated by the first metal wiring 11. In addition, due to the severe reflection of the metal film due to the above step, notching, etc. are generated during the formation of the second metal wiring 15, resulting in poor wiring, resulting in a decrease in electrical characteristics and yield of the device.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 하부의 제1금속배선에 의한 단차를 방지하여 비아홀의 임계치수를 정확히 형성함과 더불어 상부의 제2금속배선의 형성시 노칭등을 방지할 수 있는 반도체 소자의 배선 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems, to prevent the step by the first metal wiring at the bottom to accurately form the critical dimension of the via hole and notching at the time of the formation of the second metal wiring on the top. It is an object of the present invention to provide a method for forming a wiring of a semiconductor device that can be prevented.
제1(a)도 내지 제1(d)도는 종래의 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.1 (a) to 1 (d) are cross-sectional views for explaining a wiring formation method of a conventional semiconductor device.
제2(a)도 내지 제2(h)도는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.2 (a) to 2 (h) are cross-sectional views for explaining a method for forming a wiring of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
20 : 반도체 기판 21A, 2lB : 제1금속배선20: semiconductor substrate 21A, 2lB: first metal wiring
22 : 제1절연막 22A, 22B : 제1절연막 패턴22: first insulating film 22A, 22B: first insulating film pattern
23 : 제2절연막 24A, 24B : 포토레지스트 패턴23: second insulating film 24A, 24B: photoresist pattern
25 : 제3절연막 26A, 26B : 비아홀25: third insulating film 26A, 26B: via hole
27A, 27B : 제1 및 제2금속배선27A, 27B: first and second metal wiring
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 배선 형성방법은 상부에 제1금속배선이 형성된 반도체 기판을 제공하는 단계; 제1금속배선 상에 비교적 낮은 반사율을 갖는 물질로 이루어진 제1절연막 패턴을 상기 제1금속배선 형태로 형성하는 단계; 제1금속배선 사이의 공간이 매립되도록 기판 상에 제1금속배선의 높이로 제2절연막을 형성하는 단계; 제1절연막 패턴을 비아홀의 형태로 패터닝하는 단계; 제1절연막 패턴을 제외한 기판 전면에 제3절연막을 형성하는 단계; 제3절연막 사이의 상기 제1절연막 패턴을 제거하여 제1금속배선의 일부를 노출시키는 비아홀을 형성하는 단계; 및 비아홀에 매립되도록 금속막을 증착하고 패터닝하여 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a wiring of a semiconductor device, the method including: providing a semiconductor substrate having a first metal wiring formed thereon; Forming a first insulating film pattern formed of a material having a relatively low reflectance on the first metal wire in the form of the first metal wire; Forming a second insulating film on the substrate at a height of the first metal wiring so as to fill the space between the first metal wiring; Patterning the first insulating layer pattern in the form of a via hole; Forming a third insulating film on the entire surface of the substrate except for the first insulating film pattern; Forming a via hole exposing a portion of the first metal wiring by removing the first insulating pattern between the third insulating layers; And depositing and patterning a metal film to be buried in the via hole to form a second metal wiring contacting the first metal wiring.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
제2(a)도 내지 제2(h)도는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.2 (a) to 2 (h) are cross-sectional views for explaining a method for forming a wiring of a semiconductor device according to an embodiment of the present invention.
제2(a)도를 참조하면, 상부에 제1금속배선(21A, 21B)이 형성된 반도체 기판(10) 상에 비교적 낮은 반사율을 갖는 제1절연막(22)을 약 800Å의 두께로 증착한다. 바람직하게, 제1절연막(22)은 질화막으로 형성한다. 그런 다음, 제1절연막(22)을 포토리소그라피 및 식각 공정으로 패터닝하여, 제2(b)도에 도시된 바와 같이, 제1금속배선(21A, 2lB) 상에 제1금속배선(21A, 21B)의 형태로 제1절연막패턴(22A, 22B)을 형성한다.Referring to FIG. 2A, a first insulating layer 22 having a relatively low reflectance is deposited on the semiconductor substrate 10 having the first metal wirings 21A and 21B formed thereon to a thickness of about 800 占 Å. Preferably, the first insulating film 22 is formed of a nitride film. Then, the first insulating film 22 is patterned by a photolithography and etching process, and as shown in FIG. 2B, the first metal wirings 21A and 21B are formed on the first metal wirings 21A and 2LB. ) To form the first insulating film patterns 22A and 22B.
제2(c)도를 참조하면, 제1금속배선(21A, 2lB) 사이의 공간이 매립되도록 기판(20) 상에 제1금속배선(21A, 2lB)의 높이까지 선택적으로 제2절연막(23)을 형성하여, 제1금속배선(21A, 21B)에 의해 발생된 단차를 제거한다. 여기서, 제2절연막(23)은 제1절연막(23)과 식각선택비가 다른 막으로서, 바람직하게 평탄화용 산화막을 이용하여 CVD로 형성한다.Referring to FIG. 2C, the second insulating layer 23 may be selectively provided to the height of the first metal wirings 21A and 2LB on the substrate 20 so that the space between the first metal wirings 21A and 2LB is filled. ) To remove the step generated by the first metal wirings 21A and 21B. Here, the second insulating film 23 is a film having a different etching selectivity from the first insulating film 23, and is preferably formed by CVD using a planarization oxide film.
제2(d)도를 참조하면, 제2(c)도의 구조 상에 포토레지스트막를 도포하고, 포토리소그라피로 노광 및 현상하여, 제1절연막 패턴(22A, 22B) 상의 소정 부분에 비아홀의 형태로 포토레지스트 패턴(24A, 24B)을 형성한다. 이때, 제1절연막 패턴(22A, 22B)의 낮은 반사율에 의해 노광시 반사가 방지된다.Referring to FIG. 2 (d), a photoresist film is coated on the structure of FIG. 2 (c), exposed and developed with photolithography, and formed in the form of via holes in predetermined portions on the first insulating film patterns 22A and 22B. Photoresist patterns 24A and 24B are formed. At this time, the reflection at the time of exposure is prevented by the low reflectance of the first insulating film patterns 22A and 22B.
제2(e)도를 참조하면, 포토레지스트 패턴(24A, 24B)을 식각 마스크로하여, 제1절연막 패턴(22A, 22B)을 제1금속배선(21A, 2lB)이 노출되도록 비아홀 형태로 식각한다. 바람직하게, 식각은 습식식각으로 진행한다. 그리고 나서, 공지된 방법으로 포토레지스트 패턴(24A, 24B)을 제거한다.Referring to FIG. 2 (e), the photoresist patterns 24A and 24B are etch masks, and the first insulating layer patterns 22A and 22B are etched in via holes so as to expose the first metal wirings 21A and 2LB. do. Preferably, the etching proceeds to wet etching. Then, the photoresist patterns 24A and 24B are removed by a known method.
제2(f)도를 참조하면, 제1절연막 패턴(22A, 22B)을 열산화 마스크로하는 열산화공정으로 제1절연막 패턴(22A, 22B)을 제외한 기판 전면에 제3절연막(25)을 형성한다. 그리고 나서, 제2(g)도에 도시된 바와 같이, 제3절연막(25) 사이의 제1절연막 패턴(22A, 22B)을 선택적으로 제거하여, 제1금속배선(21A, 2lB)을 노출시키는 비아홀(26A, 26B)을 형성한다.Referring to FIG. 2 (f), a third insulating film 25 is formed on the entire surface of the substrate except for the first insulating film patterns 22A and 22B by a thermal oxidation process using the first insulating film patterns 22A and 22B as a thermal oxidation mask. Form. Then, as shown in FIG. 2 (g), the first insulating film patterns 22A and 22B between the third insulating films 25 are selectively removed to expose the first metal wirings 21A and 2LB. Via holes 26A and 26B are formed.
제2(h)도를 참조하면, 비아홀(26A, 26B)에 매립되도록 제3절연막(25) 상에 금속막을 증착하고 패터닝하여, 제1금속배선(21A, 2lB)과 콘택하는 제2금속배선(27A, 27B)을 형성한다. 즉, 제2절연막(23)에 의해 제1금속배선(21A, 2lB)의 단차가 제거되고, 평탄한 제3절연막(25)에 의해 금속막의 패터닝시 노칭등의 발생이 방지되어, 제2금속배선(27A, 27B)의 불량이 방지된다.Referring to FIG. 2 (h), a second metal wire contacting the first metal wires 21A and 2IB is deposited and patterned by depositing and patterning a metal film on the third insulating layer 25 so as to be filled in the via holes 26A and 26B. (27A, 27B) are formed. That is, the step of the first metal wirings 21A and 2LB is removed by the second insulating film 23, and the notching, etc., during patterning of the metal film is prevented by the flat third insulating film 25, so that the second metal wiring is prevented. The defects of 27A and 27B are prevented.
상기한 본 발명에 의하면, 평탄한 제1금속배선 상에서 비아홀의 형태로 제1절연막 패턴을 형성한 후 제1절연막 패턴을 제거하여 비아홀을 형성하기 때문에, 비아홀의 임계치수를 정확하게 형성할 수 있다. 또한, 제1금속배선에 의한 단차를 제거한 후 제2금속배선을 형성하기 때문에 노칭등의 발생이 방지되어, 배선의 전도성이 향상됨으로써, 결국 소자의 특성 및 신뢰성이 향상된다.According to the present invention, since the via hole is formed by removing the first insulating layer pattern after forming the first insulating layer pattern in the form of via hole on the first flat metal wire, the critical dimension of the via hole can be accurately formed. In addition, since the second metal wiring is formed after the step difference caused by the first metal wiring is removed, the occurrence of notching or the like is prevented, and the conductivity of the wiring is improved, thereby improving the characteristics and reliability of the device.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960057808A KR100244707B1 (en) | 1996-11-27 | 1996-11-27 | Method of forming interconnector in semiconductor device |
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| KR1019960057808A KR100244707B1 (en) | 1996-11-27 | 1996-11-27 | Method of forming interconnector in semiconductor device |
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|---|---|
| KR19980038868A KR19980038868A (en) | 1998-08-17 |
| KR100244707B1 true KR100244707B1 (en) | 2000-10-02 |
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| KR1019960057808A KR100244707B1 (en) | 1996-11-27 | 1996-11-27 | Method of forming interconnector in semiconductor device |
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| KR (1) | KR100244707B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710186B1 (en) * | 2005-11-15 | 2007-04-20 | 동부일렉트로닉스 주식회사 | Method for forming metal line of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136130A (en) * | 1991-11-12 | 1993-06-01 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH07122638A (en) * | 1993-10-26 | 1995-05-12 | Fujitsu Ltd | Fabrication of semiconductor device |
-
1996
- 1996-11-27 KR KR1019960057808A patent/KR100244707B1/en not_active IP Right Cessation
Patent Citations (2)
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| JPH05136130A (en) * | 1991-11-12 | 1993-06-01 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH07122638A (en) * | 1993-10-26 | 1995-05-12 | Fujitsu Ltd | Fabrication of semiconductor device |
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| KR100710186B1 (en) * | 2005-11-15 | 2007-04-20 | 동부일렉트로닉스 주식회사 | Method for forming metal line of semiconductor device |
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