KR100457338B1 - Semiconductor memory device with control circuit controlling low power consumption mode, especially synchronizing chip selection signal with clock signal - Google Patents

Semiconductor memory device with control circuit controlling low power consumption mode, especially synchronizing chip selection signal with clock signal Download PDF

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Abstract

PURPOSE: A semiconductor memory device with a control circuit controlling a low power consumption mode is provided to reduce power consumption by blocking a clock signal from being delivered to a portion of internal circuits under a standby mode. CONSTITUTION: A semiconductor device includes a control circuit for controlling internal circuits(20) to operate in a standby mode in response to a chip select signal(CSN). The semiconductor device further includes a first buffer circuit(12), a second buffer circuit(14), and a pulse blocker(16). The first buffer circuit receives the chip select signal. The second buffer circuit receives a clock signal. The pulse blocker blocks the clock signal from being transferred to the internal circuit via the second buffer circuit in response to the chip select signal under the standby mode, thereby reducing power consumption of the internal circuit.

Description

저소모전력용 스텐바이 모드 제어 회로를 갖는 반도체 장치(SEMICONDUCTOR MEMORY DEVICE INCLUDING STANDBY MODE CONTROL CIRCUIT FOR LOW CONSUMPTION POWER)SEMICONDUCTOR MEMORY DEVICE INCLUDING STANDBY MODE CONTROL CIRCUIT FOR LOW CONSUMPTION POWER

본 발명은 스텐바이 모드에서 저소모전력으로 동작되도록 제어하는 회로를 갖는 반도체 장치에 관한 것으로, 좀 더 구체적으로 메모리 장치의 내부 회로가 스텐바이 모드에서 칩 선택 신호와 클럭 신호를 받아들여서, 클럭 신호에 의한 어떠한 동작을 발생시키는 클럭 펄스를 차단하도록 제어하는 회로를 구비한 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a circuit for controlling low power consumption in a standby mode. More specifically, an internal circuit of a memory device receives a chip select signal and a clock signal in a standby mode, thereby providing a clock signal. A memory device having a circuit for controlling to block a clock pulse that causes any operation by the present invention.

일반적으로 메모리 장치의 스텐바이 모드(stanby mode)시에는 메모리 내부 회로가 대기 상태(idle)로 유지되어 메모리의 입력단에 어떠한 클럭 펄스를 인가하지 않으면 전력 소모는 제로에 가깝게 된다.In general, in the standby mode of the memory device, the internal circuitry of the memory is maintained in an idle state, and power consumption is close to zero unless any clock pulse is applied to the input terminal of the memory.

그러나 실제에는 다수의 메모리 장치를 내장하는 반도체를 설계할 경우, 해당 메모리 장치가 칩 선택 신호(CSN)에 의해 스텐바이 모드로 동작되더라도 클럭 신호(CLK)에 의한 펄스가 유입되어 메모리 장치의 내부 회로 및 제어 회로의 다수의 소자들(에컨데 약 40여 개의 인버터 버퍼 등)로 전원이 공급되며, 이들의 동작에 의한 전력 소모가 이루어진다.In practice, however, when a semiconductor including a plurality of memory devices is designed, even when the memory device is operated in the standby mode by the chip select signal CSN, pulses generated by the clock signal CLK are introduced to the internal circuit of the memory device. And a plurality of elements (eg, about 40 inverter buffers, etc.) of the control circuit are supplied with power, resulting in power consumption by their operation.

도 1은 일반적인 스텐바이 모드를 제어하는 회로를 갖는 반도체 장치의 구성을 나타내고 있다.1 shows a configuration of a semiconductor device having a circuit for controlling a general standby mode.

도면을 참조하면, 상기 반도체 장치는 크게 내부회로(20)와 제어부(10)를 포함하고 있다.Referring to the drawings, the semiconductor device largely includes an internal circuit 20 and a controller 10.

상기 제어부는 제 1 및 제 2 인버터(12, 14)를 구비하여, 칩 선택 신호(CSN)와 클럭 신호(CLK)를 받아들인다.The control unit includes first and second inverters 12 and 14 to receive the chip select signal CSN and the clock signal CLK.

상기 제 1 인버터(12)는 메모리 장치의 하나의 메모리 셀을 선택하는 칩 선택 신호(CSN)를 받아들여서 이를 반전하고, 그 결과를 상기 내부 회로(20)로 전달한다.The first inverter 12 receives the chip select signal CSN for selecting one memory cell of the memory device, inverts it, and transfers the result to the internal circuit 20.

상기 제 2 인버터(14)는 선택된 메모리 셀의 동작을 인가하는 클럭 신호(CLK)를 받아들여서 이를 반전하고, 그 결과를 상기 내부 회로(20)로 전달한다.The second inverter 14 receives the clock signal CLK for applying the operation of the selected memory cell, inverts it, and transfers the result to the internal circuit 20.

따라서 상기 칩 선택 신호(CSN)를 하이(HIGH) 레벨로 인가하여 상기 메모리 장치의 내부 회로(20)를 대기 상태(idle)로 하여 소모 전력을 낯추는 스텐바이 모드(stanby mode)로 동작한다.Accordingly, the chip select signal CSN is applied at a high level, and the internal circuit 20 of the memory device is placed in an idle state, thereby operating in a standby mode in which power consumption is reduced.

그러나 스텐바이 모드 동안에도 해당 메모리 셀이 칩 선택 신호(CSN)에 의해 대기 상태로 동작되더라도 칩 선택 신호(CSN)와 클럭 신호(CLK)가 서로 비동기로 입력되므로, 클럭 신호(CLK)에 의한 어떠한 클럭 펄스가 내부 회로(20)로 유입되어 메모리 내부 회로의 다수의 소자들로 전원이 공급되어 불필요한 전력 소모가 발생하는 문제점이 있다.However, even when the corresponding memory cell is operated in the standby state by the chip select signal CSN even during the standby mode, the chip select signal CSN and the clock signal CLK are asynchronously input to each other. The clock pulse flows into the internal circuit 20 to supply power to a plurality of elements of the memory internal circuit, thereby causing unnecessary power consumption.

본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 스텐바이 모드에서 클럭 신호에 의한 반도체 장치의 내부 회로에서 어떠한 클럭 펄스에 의한 동작에 따른 전력 소모를 줄여주는 제어 회로를 갖는 반도체 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and to provide a semiconductor device having a control circuit which reduces power consumption due to any clock pulse in an internal circuit of the semiconductor device by a clock signal in the standby mode. have.

도 1은 일반적인 메모리 장치의 구성을 나타내는 블럭도;1 is a block diagram showing a configuration of a general memory device;

도 2는 본 발명에 따른 메모리 장치의 구성을 나타내는 블록도;2 is a block diagram showing a configuration of a memory device according to the present invention;

도 3은 도 2에 도시한 본 발명의 실시예에 따른 제어부의 구성을 나타내는 회로도.3 is a circuit diagram showing the configuration of a control unit according to the embodiment of the present invention shown in FIG.

*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

10, 10a : 제어부 12 : 제 1 버퍼10, 10a: control unit 12: the first buffer

12a : 제 1 인버터 14 : 제 2 버퍼12a: first inverter 14: second buffer

14a : 제 2 인버터 16 : 펄스 차단 회로14a: 2nd inverter 16: pulse interruption circuit

16a : 낸드 게이트 20 : 내부 회로16a: NAND gate 20: internal circuit

상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 는 반도체 장치에 있어서: 상기 칩 선택 신호를 받아들이는 제 1의 버퍼 회로와; 클럭 신호를 받아들이는 제 2의 버퍼 회로 및; 상기 스텐바이 모드 동안에 상기 제 1의 버퍼로부터의 상기 칩 선택 신호에 응답해서, 상기 클럭 신호가 상기 제 2의 버퍼를 통해 상기 내부 회로로 전달되는 것을 차단하는 펄스 차단 수단을 포함해서; 상기 내부 회로에서의 상기 클럭 신호로 인한 전력 소모를 막는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, a semiconductor device having a circuit for controlling internal circuits to operate in a standby mode in response to a chip select signal, the semiconductor device comprising: a first receiving the chip select signal; A buffer circuit; A second buffer circuit for receiving a clock signal; And pulse blocking means for blocking the clock signal from passing through the second buffer to the internal circuit in response to the chip select signal from the first buffer during the standby mode; It is characterized in that the power consumption due to the clock signal in the internal circuit is prevented.

이 특징의 바람직한 실시예에 있어서, 상기 펄스 차단 수단은 낸드 게이트로 구성된다.In a preferred embodiment of this aspect, the pulse blocking means is constituted by a NAND gate.

상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 는 반도체 장치에 있어서: 상기 칩 선택 신호를 받아들이기 위한 입력 단자와 상기 칩 선택 신호의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 1의 인버터 버퍼와; 클럭 신호를 받아들이기 위한 입력 단자와 상기 클럭 신호의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 2의 인버터 버퍼 및; 상기 제 1 및 제 2의 인버터 버퍼들의 출력 단자들에 각각 접속되는 입력 단자들과 상기 내부 회로에 접속되는 출력 단자를 갖는 낸드 게이트 회로를 포함하여; 상기 스텐바이 모드 동안에 상기 클럭 신호가 상기 내부 회로로 전달되는 것을 차단한다.According to another aspect of the present invention for achieving the above object, a semiconductor device having a circuit for controlling internal circuits to operate in a standby mode in response to a chip select signal, comprising: an input for accepting the chip select signal A first inverter buffer having a terminal and an output terminal for outputting an inverted signal of the chip select signal; A second inverter buffer having an input terminal for receiving a clock signal and an output terminal for outputting an inverted signal of the clock signal; A NAND gate circuit having input terminals connected to output terminals of the first and second inverter buffers, respectively, and an output terminal connected to the internal circuit; It prevents the clock signal from being transferred to the internal circuit during the standby mode.

이 회로에 의하면, 칩 선택 신호의 하이 레벨 신호에 응답하여 상기 반도체 장치의 내부 회로들이 스텐바이 모드로 동작된다. 그리고 칩 선택 신호와 클럭 신호를 낸드 게이트가 받아들여서 이들을 동기시킨다. 그러므로 낸드 게이트는 스텐바이 모드에서 클럭 신호의 어떠한 클럭 펄스에 대해서 이를 차단한다.According to this circuit, the internal circuits of the semiconductor device are operated in the standby mode in response to the high level signal of the chip select signal. The NAND gate accepts the chip select signal and the clock signal to synchronize them. Therefore, the NAND gate blocks any clock pulses of the clock signal in standby mode.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 스텐바이 모드에서 저소모전력으로 동작하도록 제어하는 회로를 갖는 메모리 장치의 개략적인 구성을 나타내고 있다.Figure 2 shows a schematic configuration of a memory device having a circuit for controlling to operate at low power consumption in a standby mode according to the present invention.

도면을 참조하면, 상기 메모리 장치는 크게 내부 회로(20)와 제어부(10)를 구비하고 있다.Referring to the drawings, the memory device is largely provided with an internal circuit 20 and a controller 10.

상기 제어부는 제 1 및 제 2 버퍼(12, 14)와 신규한 펄스 차단 회로(16)를 포함하고 있다.The control unit includes first and second buffers 12 and 14 and a novel pulse interrupt circuit 16.

그리고 칩 선택 신호(CSN)와 클럭 신호(CLK)를 받아들여서 스텐바이 모드로 동작되도록 제어한다.The chip select signal CSN and the clock signal CLK are received and controlled to operate in the standby mode.

상기 제 1 버퍼(12)는 상기 칩 선택 신호(CSN)를 받아들여서 이를 반전하여 상기 내부 회로(20)로 전달하고, 또한 상기 펄스 차단 회로(16)로 제공한다.The first buffer 12 receives the chip select signal CSN, inverts it, transfers it to the internal circuit 20, and also provides the pulse blocking circuit 16.

상기 제 2 버퍼(14)는 상기 클럭 신호(CLK)를 받아들여서 이를 반전하고, 그 결과를 상기 펄스 차단 회로(16)로 전달한다.The second buffer 14 receives the clock signal CLK, inverts it, and transfers the result to the pulse blocking circuit 16.

그리고 상기 펄스 차단 회로(16)는 상기 제 1 및 제 2 버퍼(12, 14)의 출력을 받아들여서, 상기 스텐바이 모드 동안에 상기 제 1 버퍼(12)로부터의 상기 칩 선택 신호(CSN)에 응답하여, 상기 클럭 신호(CLK)의 펄스가 상기 제 2 버퍼(14)를 통해 상기 내부 회로(20)로 전달되는 것을 차단한다.And the pulse blocking circuit 16 accepts the outputs of the first and second buffers 12 and 14 and responds to the chip select signal CSN from the first buffer 12 during the standby mode. Thus, the pulse of the clock signal CLK is blocked from being transferred to the internal circuit 20 through the second buffer 14.

구체적으로 도 3을 참조하면, 상기 제어부(10a)는 제 1 및 제 2 인버터(12a, 14a)와 낸드 게이트(16a)를 포함하여, 칩 선택 신호(CSN)에 응답해서 내부 회로(20)들이 스텐바이 모드로 동작되도록 제어한다.In detail, referring to FIG. 3, the controller 10a includes first and second inverters 12a and 14a and a NAND gate 16a so that the internal circuits 20 may respond to the chip select signal CSN. Control to operate in standby mode.

상기 제 1 인버터(12a)는 상기 칩 선택 신호(CSN)를 받아들이기 위한 입력 단자와 상기 칩 선택 신호(CSN)의 반전 신호를 출력하기 위한 출력 단자를 갖는다.The first inverter 12a has an input terminal for receiving the chip select signal CSN and an output terminal for outputting an inverted signal of the chip select signal CSN.

제 2 인버터(14a)는 클럭 신호(CLK)를 받아들이기 위한 입력 단자와 상기 클럭 신호(CLK)의 반전 신호를 출력하기 위한 출력 단자를 갖는다.The second inverter 14a has an input terminal for receiving the clock signal CLK and an output terminal for outputting the inverted signal of the clock signal CLK.

또항 상기 낸드 게이트(16a)는 상기 제 1 및 제 2 인버터(12a, 14a)들의 출력 단자들에 각각 접속되는 입력 단자들과 상기 내부 회로(20)에 접속되는 출력 단자를 갖고, 상기 스텐바이 모드 동안에 상기 클럭 신호(CLK)가 상기 내부 회로(20)로 전달되는 것을 차단한다.The NAND gate 16a has input terminals connected to output terminals of the first and second inverters 12a and 14a, respectively, and an output terminal connected to the internal circuit 20, and in the standby mode. While the clock signal CLK is blocked from being transferred to the internal circuit 20.

따라서 상기 메모리 장치는 칩 선택 신호(CSN)의 하이(HIGH) 레벨에 의하여 상기 메모리가 스텐바이 모드로 동작된다.Therefore, the memory device is operated in the standby mode by the high level of the chip select signal CSN.

그리고 상기 스텐바이 모드로 수행되는 동안에 상기 칩 선택 신호(CSN)와 클럭 신호(CLK)를 낸드 게이트(16a)에 의해서, 클럭 신호(CLK)에 의한 내부 회로(20)가 동작되도록 야기시키는 어떠한 클럭 펄스가 유입되어도 상기 칩 선택 신호(CSN)와 클럭 신호(CLK)가 동기되어 상기 낸드 게이트(16a)에 입력되므로서, 상기 낸드 게이트(16a)의 출력 신호는 하이(HIGH) 레벨 상태로 일정하게 내부 회로(20)로 전달된다.Any clock causing the internal circuit 20 by the clock signal CLK to be operated by the NAND gate 16a through the chip select signal CSN and the clock signal CLK while performing the standby mode. Even when a pulse is introduced, the chip select signal CSN and the clock signal CLK are synchronized with each other and input to the NAND gate 16a, so that the output signal of the NAND gate 16a is constantly at a high level. It is delivered to the internal circuit 20.

따라서 상기 메모리 장치의 스텐바이 모드에서는 상기 제 2 인버터(14a)의 동작에 따른 전력 소모가 이루어지며 메모리 내부 회로(20)의 기능은 그대로 수행되고, 또한 내부 회로(20)의 구성에 따른 소자(미도시됨)들의 동작에 대한 전원 공급량의 변화도 제거된다.Therefore, in the standby mode of the memory device, power is consumed according to the operation of the second inverter 14a, and the function of the memory internal circuit 20 is performed as it is, and according to the configuration of the internal circuit 20 ( Changes in power supply to the operation of the " not shown " are also eliminated.

상술한 바와 같이, 본 발명은 반도체 장치의 스텐바이 모드가 수행되는 동안에 칩 선택 신호를 클럭 신호와 동기시킴으로서 클럭 신호의 어떠한 변화를 발생시키는 클럭 펄스에 대해서 제 1 인버터 버퍼에만 전력 소모가 이루어져서 메모리 내부 회로로 공급되는 전력 소모를 줄여준다.As described above, the present invention consumes power only in the first inverter buffer for a clock pulse that generates any change in the clock signal by synchronizing the chip select signal with the clock signal during the standby mode of the semiconductor device. It reduces power consumption to the circuit.

Claims (3)

칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 반도체 장치에 있어서:A semiconductor device having circuitry for controlling internal circuits to operate in a standby mode in response to a chip select signal: 상기 칩 선택 신호(CSN)를 받아들이는 제 1의 버퍼 회로(12)와;A first buffer circuit (12) for receiving said chip select signal (CSN); 클럭 신호(CLK)를 받아들이는 제 2의 버퍼 회로(14) 및;A second buffer circuit 14 which receives a clock signal CLK; 상기 스텐바이 모드 동안에 상기 제 1의 버퍼(12)로부터의 상기 칩 선택 신호(CSN)에 응답해서, 상기 클럭 신호(CLK)가 상기 제 2의 버퍼(14)를 통해 상기 내부 회로(20)로 전달되는 것을 차단하는 펄스 차단 수단(16)을 포함해서;In response to the chip select signal CSN from the first buffer 12 during the standby mode, the clock signal CLK passes through the second buffer 14 to the internal circuit 20. Pulse blocking means 16 to block transmission; 상기 내부 회로(20)에서의 상기 클럭 신호(CLK)로 인한 전력 소모를 막는 것을 특징으로 하는 반도체 장치.A semiconductor device, characterized in that to prevent power consumption due to the clock signal (CLK) in the internal circuit (20). 제 1 항에 있어서,The method of claim 1, 상기 펄스 차단 수단(16)은 논리 게이트로 구성되는 것을 특징으로 하는 반도체 장치.The pulse blocking means (16) is constituted by a logic gate. 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 반도체 장치에 있어서:A semiconductor device having circuitry for controlling internal circuits to operate in a standby mode in response to a chip select signal: 상기 칩 선택 신호(CSN)를 받아들이기 위한 입력 단자와 상기 칩 선택 신호(CSN)의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 1의 인버터 버퍼(12a)와;A first inverter buffer (12a) having an input terminal for accepting said chip select signal (CSN) and an output terminal for outputting an inverted signal of said chip select signal (CSN); 클럭 신호(CLK)를 받아들이기 위한 입력 단자와 상기 클럭 신호(CLK)의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 2의 인버터 버퍼(14a) 및;A second inverter buffer 14a having an input terminal for receiving a clock signal CLK and an output terminal for outputting an inverted signal of the clock signal CLK; 상기 제 1 및 제 2의 인버터 버퍼(12a, 14a)들의 출력 단자들에 각각 접속되는 입력 단자들과 상기 내부 회로(20)에 접속되는 출력 단자를 갖는 낸드 게이트 회로(16a)를 포함하여;A NAND gate circuit (16a) having input terminals connected to output terminals of the first and second inverter buffers (12a, 14a), respectively, and an output terminal connected to the internal circuit (20); 상기 스텐바이 모드 동안에 상기 클럭 신호(CLK)가 상기 내부 회로(20)로 전달되는 것을 차단하는 것을 특징으로 하는 반도체 장치.And preventing the clock signal (CLK) from being transmitted to the internal circuit (20) during the standby mode.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4096584A (en) * 1977-01-31 1978-06-20 Intel Corporation Low power/high speed static ram
US4905199A (en) * 1987-08-07 1990-02-27 Mitsubishi Denki Kabushiki Kaisha Method of and apparatus for reducing current of semiconductor memory device
JPH07177015A (en) * 1993-12-17 1995-07-14 Nec Corp Power cut circuit for synchronous type semiconductor device
KR19980060891A (en) * 1996-12-31 1998-10-07 김영환 Power saving semiconductor memory device and its implementation method
KR19990002972A (en) * 1997-06-24 1999-01-15 윤종용 Internal Power Supply Control Circuit of Semiconductor Device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4096584A (en) * 1977-01-31 1978-06-20 Intel Corporation Low power/high speed static ram
US4905199A (en) * 1987-08-07 1990-02-27 Mitsubishi Denki Kabushiki Kaisha Method of and apparatus for reducing current of semiconductor memory device
JPH07177015A (en) * 1993-12-17 1995-07-14 Nec Corp Power cut circuit for synchronous type semiconductor device
KR19980060891A (en) * 1996-12-31 1998-10-07 김영환 Power saving semiconductor memory device and its implementation method
KR19990002972A (en) * 1997-06-24 1999-01-15 윤종용 Internal Power Supply Control Circuit of Semiconductor Device

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