KR100451991B1 - Internal power voltage generating circuit - Google Patents
Internal power voltage generating circuit Download PDFInfo
- Publication number
- KR100451991B1 KR100451991B1 KR10-2002-0040586A KR20020040586A KR100451991B1 KR 100451991 B1 KR100451991 B1 KR 100451991B1 KR 20020040586 A KR20020040586 A KR 20020040586A KR 100451991 B1 KR100451991 B1 KR 100451991B1
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- supply voltage
- high power
- output
- voltage level
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Abstract
본 발명은 내부 전원전압 발생 회로에 관한 것으로, 전원전압의 상태에 따라 내부 전압 드라이버를 선택적으로 구동함으로써 안정된 내부 전압원을 발생할 수 있도록 하는 내부 전원전압 발생 회로에 관한 것이다. 이를 위해 본 발명은 전원전압의 레벨을 검출하여, 로우 전원전압인 경우에는 응답속도가 빠르고 구동 능력이 좋은 CMOS 스윙 구동부를 구동시키고, 고 전원전압인 경우에는 과도한 내부전압 스윙에 의한 노이즈 발생이 유발되지 않도록 아날로그 구동부를 구동시킴으로써 디램의 모든 셀 동작시 큰 진폭이 없는 안정한 내부 전원전압원을 발생할 수 있도록 한다.The present invention relates to an internal power supply voltage generation circuit, and more particularly, to an internal power supply voltage generation circuit capable of generating a stable internal voltage source by selectively driving an internal voltage driver according to a state of the power supply voltage. To this end, the present invention detects the level of the power supply voltage, and drives the CMOS swing driver having a high response speed and good driving capability in the case of a low power supply voltage, and induces noise generation due to excessive internal voltage swing in the case of a high power supply voltage. By driving the analog driver, it is possible to generate a stable internal power supply voltage source with no large amplitude during operation of all cells of the DRAM.
Description
본 발명은 내부 전원전압 발생 회로에 관한 것으로, 전원전압의 레벨에 따라 내부 전압 드라이버를 선택적으로 구동함으로써 안정된 내부 전압원을 발생할 수 있도록 하는 내부 전원전압 발생 회로에 관한 것이다.The present invention relates to an internal power supply voltage generation circuit, and more particularly, to an internal power supply voltage generation circuit capable of generating a stable internal voltage source by selectively driving an internal voltage driver according to a level of the power supply voltage.
반도체 메모리 회로가 고집적화 저전력화됨에 따라 반도체 공정의 선폭이 줄어들고, 이로 인해 신뢰성을 보장하기 위해서 저전력을 소모하는 안정한 내부 전압원 발생 장치가 필요하게 되었다. 이에 따라, 안정한 내부전압원을 발생하기 위해서는 필수적으로 안정한 내부전압원 드라이버단 회로가 필요하다.As semiconductor memory circuits are highly integrated and low in power, line widths of semiconductor processes are reduced, which requires a stable internal voltage source generator that consumes low power to ensure reliability. Accordingly, in order to generate a stable internal voltage source, an essentially stable internal voltage source driver stage circuit is required.
또한, 디램은 셀에 내부 전압원을 써서 저전력을 소모하도록 한다. 그런데, 이러한 디램 셀이 모두 동작하는 뱅크 동작시에 내부전압원이 크게 흔들려서 칩 동작시 에러가 발생하게 되는 문제점이 있다. 여기서, 모든 뱅크의 동작시 내부전압원이 크게 흔들리는 이유는 내부전압원을 발생하는 드라이버단이 불안하기 때문이다.In addition, DRAM uses an internal voltage source in the cell to consume low power. However, there is a problem that an error occurs during chip operation because the internal voltage source is greatly shaken during the bank operation in which all of the DRAM cells operate. Here, the reason why the internal voltage source is greatly shaken during the operation of all the banks is because the driver stage generating the internal voltage source is unstable.
즉, 종래의 CMOS(Complementary MOS) 스윙 구동부는 내부 전압 구동에 관한 응답속도를 빠르게 하기 위해 CMOS 스윙을 수행한다. 그런데, 전원 레벨이 고 전원전압인 경우에 내부전압원이 크게 흔들려서 다른 전원까지 흔들리게 함으로써 칩동작시 에러가 발생하게 되는 문제점이 있다.That is, the conventional Complementary MOS (CMOS) swing driver performs a CMOS swing in order to increase the response speed with respect to the internal voltage driving. However, when the power level is a high power supply voltage, the internal voltage source is greatly shaken to shake other power supplies, thereby causing an error in chip operation.
이에 따라, 전원 레벨이 고 전원전압 일 때의 내부 전압원의 흔들림을 방지하기 위해서 아날로그로 동작하는 아날로그 구동부를 사용한다.Accordingly, in order to prevent the shaking of the internal voltage source when the power supply level is a high power supply voltage, an analog driver that operates in analog is used.
그런데, 이러한 아날로그 구동부는 전원 레벨이 로우 전원전압인 경우에 응답속도가 느리고 디램 셀의 센싱 동작시 내부전압원 레벨이 너무 떨어지게 되므로 리프레쉬 특성이 저하되는 문제점이 있다.However, such an analog driver has a problem in that the response speed is slow when the power supply level is a low power supply voltage and the refresh voltage is degraded because the internal voltage source level is too low during the sensing operation of the DRAM cell.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 전원전압의 레벨에 따라 CMOS스윙 구동부와 아날로그 구동부를 선택적으로 사용함으로써 모든 디램 셀의 동작시 안정한 내부 전압원을 발생할 수 있도록 하는데 그 목적이 있다.The present invention has been made to solve the above problems, and its purpose is to generate a stable internal voltage source during operation of all DRAM cells by selectively using the CMOS swing driver and the analog driver according to the level of the power supply voltage. .
도 1은 본 발명에 따른 내부 전원전압 발생 회로의 구성도.1 is a block diagram of an internal power supply voltage generation circuit according to the present invention.
도 2는 도 1의 고 전원전압 레벨 검출부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the high power supply voltage level detector of FIG. 1. FIG.
도 3은 도 1의 CMOS 스윙 구동부의 상세 회로도.3 is a detailed circuit diagram of the CMOS swing driver of FIG. 1.
도 4는 도 3의 CMOS 스윙 구동부의 전압 상태를 나타내는 파형도.4 is a waveform diagram illustrating a voltage state of the CMOS swing driver of FIG. 3.
도 5는 도 1의 아날로그 구동부의 상세 회로도.FIG. 5 is a detailed circuit diagram of the analog driver of FIG. 1. FIG.
도 6은 도 5의 아날로그 구동부의 전압 상태를 나타내는 파형도.6 is a waveform diagram illustrating a voltage state of the analog driver of FIG. 5.
도 7은 본 발명의 개선된 전압 파형을 나타내는 파형도.7 is a waveform diagram illustrating an improved voltage waveform of the present invention.
상기한 목적을 달성하기 위한 본 발명의 내부 전원전압 발생 회로는, 전원전압의 레벨을 검출하여 고 전원전압 레벨 검출 신호를 출력하는 고 전원전압 레벨 검출부와, 고 전원전압 레벨 검출신호와 엑티브시 입력되는 엑티브 동작 신호를 논리연산하여, 엑티브 상태에서 상기 고 전원전압 레벨 검출 신호의 상태에 따라 CMOS 인에이블 신호와 아날로그 인에이블 신호를 선택적으로 출력하는 논리부와, 전원전압의 레벨이 저 전원전압일 경우 CMOS인에이블 신호에 따라 구동되어 내부 전원전압을 공급하는 CMOS스윙 구동부 및 전원전압의 레벨이 고 전원전압일 경우 아날로그 인에이블 신호에 따라 구동되어 내부 전원전압을 공급하는 아날로그 구동부를 구비함을 특징으로 한다.An internal power supply voltage generation circuit of the present invention for achieving the above object includes a high power supply voltage level detection unit for detecting a level of the power supply voltage and outputting a high power supply voltage level detection signal, and a high power supply voltage level detection signal and an active input. A logic unit configured to logically operate the active operation signal, and selectively output a CMOS enable signal and an analog enable signal in accordance with the state of the high power supply voltage level detection signal in an active state; In the case of the CMOS enable signal is driven according to the CMOS enable signal to supply the internal power supply voltage and if the power supply voltage level is a high power supply voltage is provided according to the analog enable signal is driven according to the analog enable signal to supply the internal power supply voltage It is done.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 1은 본 발명에 따른 내부 전원전압 발생 회로의 구성도이다.1 is a block diagram of an internal power supply voltage generation circuit according to the present invention.
본 발명은 엑티브 명령의 입력 상태에 따라 엑티브 동작 신호 Act_low를 출력하는 엑티브 제어부(10)와, 전원전압 VCC의 레벨을 검출하여 고 전원전압 레벨 검출 신호 HV_det를 출력하는 고 전원전압 레벨 검출부(20)와, 엑티브 동작신호 Act_low 및 고 전원전압 레벨 검출신호 HV_det를 논리연산하여 CMOS인에이블 신호 C_en 또는 아날로그 인에이블 신호 Ag_en를 선택적으로 출력하는 논리부(30)를 구비한다.According to the present invention, the active control unit 10 outputs the active operation signal Act_low according to the input state of the active command, and the high power supply voltage level detection unit 20 which detects the level of the power supply voltage VCC and outputs the high power supply voltage level detection signal HV_det. And a logic unit 30 for logically operating the active operation signal Act_low and the high power supply voltage level detection signal HV_det to selectively output the CMOS enable signal C_en or the analog enable signal Ag_en.
또한, 본 발명은 논리부(30)로부터 인가되는 CMOS인에이블 신호 C_en에 따라 구동되어 디램 셀(60)에 내부 전원전압을 공급하는 CMOS스윙 구동부(40)와, 아날로그 인에이블 신호 Ag_en에 따라 구동되어 디램 셀(60)에 내부 전원전압을 공급하는 아날로그 구동부(50)를 구비한다.In addition, the present invention is driven according to the CMOS enable signal C_en applied from the logic unit 30 to supply an internal power supply voltage to the DRAM cell 60 and to the analog enable signal Ag_en. And an analog driver 50 for supplying an internal power supply voltage to the DRAM cell 60.
여기서, 논리부(30)는 고 전원전압 레벨 검출 신호 HV_det를 반전하여 출력하는 인버터 IV1와, 엑티브 동작 신호 Act_low 및 인버터 IV1의 출력신호를 낸드연산하여 CMOS인에이블 신호 C_en를 출력하는 낸드게이트 ND1와, 엑티브 동작 신호 Act_low 및 고 전원전압 레벨 검출 신호 HV_det를 낸드연산하여 아날로그 인에이블 신호 Ag_en를 출력하는 낸드게이트 ND2를 구비한다.Here, the logic unit 30 performs NAND operation on the inverter IV1 inverting the high power supply voltage level detection signal HV_det and outputs the active operation signal Act_low and the output signal of the inverter IV1, and the NAND gate ND1 outputting the CMOS enable signal C_en. And a NAND gate ND2 for NAND-operating the active operation signal Act_low and the high power supply voltage level detection signal HV_det to output the analog enable signal Ag_en.
도 2는 도 1의 고 전원전압 레벨 검출부(20)에 관한 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the high power supply voltage level detector 20 of FIG. 1.
고 전원전압 레벨 검출부(20)는 내부 전원전압 VINT 및 저항부(22)의 출력 전압을 비교하여 출력하는 차동증폭기(21)와, 외부 전원전압 VEXT을 전압 분배하여 출력하는 저항부(22) 및 차동증폭기(21)의 출력을 지연하여 고 전원전압 레벨 검출신호 HV_det를 출력하는 지연부(23)를 구비한다.The high power supply voltage level detecting unit 20 includes a differential amplifier 21 for comparing and outputting the output voltage of the internal power supply voltage VINT and the resistor unit 22, a resistor unit 22 for voltage-dividing and outputting the external power supply voltage VEXT, and And a delay unit 23 for delaying the output of the differential amplifier 21 and outputting the high power supply voltage level detection signal HV_det.
상술된 차동증폭기(21)는 내부 전원전압 VINT 인가단에 각각 소스 단자가 연결되고 게이트 단자가 공통 연결된 PMOS트랜지스터 P1 및 PMOS트랜지스터 P2를 구비한다. PMOS트랜지스터 P1의 드레인 단자 및 게이트 단자는 NMOS트랜지스터 N1의 드레인 단자와 공통 연결되고, NMOS트랜지스터 N1의 게이트에 내부 전원전압 VINT가 인가된다.The above-described differential amplifier 21 includes a PMOS transistor P1 and a PMOS transistor P2 having a source terminal connected to the internal power supply voltage VINT and a gate terminal connected to each other. The drain terminal and the gate terminal of the PMOS transistor P1 are commonly connected to the drain terminal of the NMOS transistor N1, and an internal power supply voltage VINT is applied to the gate of the NMOS transistor N1.
그리고, NMOS트랜지스터 N2는 출력단인 노드 b와 NMOS트랜지스터 N3의 드레인 단자 사이에 연결되어 게이트가 저항부(22)의 노드 a와 연결된다. NMOS트랜지스터 N3은 NMOS트랜지스터 N1 및 NMOS트랜지스터 N2의 공통 소스 단자와 접지전압단 사이에 연결되어 게이트를 통해 내부 전원전압 VINT가 인가된다.The NMOS transistor N2 is connected between the node b, which is an output terminal, and the drain terminal of the NMOS transistor N3, so that the gate is connected to the node a of the resistor unit 22. The NMOS transistor N3 is connected between the common source terminal of the NMOS transistor N1 and the NMOS transistor N2 and the ground voltage terminal, and an internal power supply voltage VINT is applied through the gate.
또한, 저항부(22)는 외부 전원전압 VEXT인가단과 접지전압단 사이에 직렬 연결되어 외부 전원전압 VEXT를 전압 분배하는 저항들 R1~R3와, 옵션 저항부 R을 구비한다. 여기서, 옵션 저항부 R은 저항 R1과 노드 a사이에 직렬 연결된 복수개의 저항들의 값을 조절하여 내부전압원의 흔들림을 최소화 시키기 위해 검출하고자 하는 고 전원전압 레벨을 생성한다.In addition, the resistor unit 22 includes resistors R1 to R3 and an optional resistor unit R connected in series between the external power supply voltage VEXT applying terminal and the ground voltage terminal to divide the external power supply voltage VEXT. Here, the option resistor R generates a high power supply voltage level to be detected in order to minimize shaking of the internal voltage source by adjusting values of a plurality of resistors connected in series between the resistor R1 and the node a.
또한, 지연부(23)는 차동증폭기(21)의 출력단인 노드 b의 출력신호를 일정시간 지연하여 고 전원전압 레벨 검출신호 HV_det를 출력하는 인버터들 IV2~IV4를 구비한다.In addition, the delay unit 23 includes inverters IV2 to IV4 that output the high power supply voltage level detection signal HV_det by delaying the output signal of the node b, which is the output terminal of the differential amplifier 21, for a predetermined time.
도 3은 도 1의 CMOS스윙 구동부(40)의 상세 회로도이다.3 is a detailed circuit diagram of the CMOS swing driver 40 of FIG. 1.
CMOS스윙 구동부(40)는 외부 전원전압 VEXT 인가단과 각각 소스 단자가 연결된 PMOS트랜지스터들 P3~P6을 구비한다. 여기서, PMOS트랜지스터 P3 및 PMOS트랜지스터 P6은 각각 게이트를 통해 CMOS인에이블 신호 C_en가 인가되고, PMOS트랜지스터 P4 및 PMOS트랜지스터 P5는 게이트가 공통 연결되어 PMOS트랜지스터 P5의 드레인 단자와 연결된다.The CMOS swing driver 40 includes PMOS transistors P3 to P6 to which an external power supply voltage VEXT applied terminal and a source terminal are respectively connected. Here, the CMOS enable signal C_en is applied to the PMOS transistor P3 and the PMOS transistor P6 through the gate, and the gates of the PMOS transistor P4 and the PMOS transistor P5 are connected to the drain terminal of the PMOS transistor P5.
그리고, NMOS트랜지스터 N4는 PMOS트랜지스터 P4의 드레인 단자와 NMOS트랜지스터 N6의 드레인 단자 사이에 연결되어 게이트를 통해 기준전압 Vref이 인가된다. NMOS트랜지스터 N5는 PMOS트랜지스터 P5의 드레인 단자와 NMOS트랜지스터 N6의 드레인 단자 사이에 연결되어 게이트를 통해 코어전압 VDD_CORE가 인가된다.The NMOS transistor N4 is connected between the drain terminal of the PMOS transistor P4 and the drain terminal of the NMOS transistor N6 so that the reference voltage Vref is applied through the gate. The NMOS transistor N5 is connected between the drain terminal of the PMOS transistor P5 and the drain terminal of the NMOS transistor N6 so that the core voltage VDD_CORE is applied through the gate.
또한, NMOS트랜지스터 N6은 NMOS트랜지스터 N4 및 NMOS트랜지스터 N5의 소스단자와 접지전압단 사이에 연결되어 게이트를 통해 기준전압 Vref가 인가된다. PMOS트랜지스터 P7은 외부 전원전압 VEXT 인가단과 NMOS트랜지스터 N5의 게이트 단자 사이에 연결되어 게이트를 통해 인버터 IV5,IV6의 출력신호가 인가된다.In addition, the NMOS transistor N6 is connected between the source terminal of the NMOS transistor N4 and the NMOS transistor N5 and the ground voltage terminal, and a reference voltage Vref is applied through the gate. The PMOS transistor P7 is connected between the external power supply voltage VEXT applying terminal and the gate terminal of the NMOS transistor N5 so that the output signals of the inverters IV5 and IV6 are applied through the gate.
도 4는 도 3의 CMOS스윙 구동부(40)의 시간에 따른 내부전압 파형을 나타낸다.4 illustrates an internal voltage waveform of the CMOS swing driver 40 of FIG. 3 with time.
도 4를 보면, CMOS스위칭 구동부(40)는 외부전원전압 Vext가 저 전원전압 VCC 레벨인 경우 안정된 파형을 갖게 되어 구동 능력이 좋고 응답속도가 빠르게 된다. 하지만, 외부전원전압 Vext가 고 전원전압 VCC 레벨인 경우 진폭 변화가 심하게 되어 불안정한 파형을 갖게 됨으로써 칩에 많이 노이즈를 유발하게 됨을 알 수 있다.Referring to FIG. 4, the CMOS switching driver 40 has a stable waveform when the external power supply voltage Vext is at a low power supply voltage VCC level, so that the driving capability is good and the response speed is high. However, it can be seen that when the external power supply voltage Vext is at the high power supply voltage VCC level, the amplitude is severely changed to have an unstable waveform, which causes a lot of noise to the chip.
도 5는 도 1의 아날로그 구동부(50)의 상세 회로도이다.5 is a detailed circuit diagram of the analog driver 50 of FIG. 1.
아날로그 구동부(50)는 외부 전원전압 VEXT 인가단과 각각 소스 단자가 연결된 PMOS트랜지스터들 P8~P11을 구비한다. 여기서, PMOS트랜지스터 P8 및 PMOS트랜지스터 P11은 각각 게이트를 통해 아날로그 인에이블 신호 Ag_en가 인가되고, PMOS트랜지스터 P9 및 PMOS트랜지스터 P10는 게이트가 공통 연결되어 PMOS트랜지스터 P10의 드레인 단자와 연결된다.The analog driver 50 includes PMOS transistors P8 to P11 to which an external power supply voltage VEXT applied terminal and a source terminal are respectively connected. Here, the PMOS transistor P8 and the PMOS transistor P11 are respectively supplied with an analog enable signal Ag_en through a gate, and the gates of the PMOS transistor P9 and the PMOS transistor P10 are commonly connected to the drain terminal of the PMOS transistor P10.
그리고, NMOS트랜지스터 N7은 PMOS트랜지스터 P9의 드레인 단자와 NMOS트랜지스터 N9의 드레인 단자 사이에 연결되어 게이트를 통해 기준전압 Vref이 인가된다. NMOS트랜지스터 N8는 PMOS트랜지스터 P10의 드레인 단자와 NMOS트랜지스터 N9의 드레인 단자 사이에 연결되어 게이트를 통해 코어전압 VDD_CORE이 인가된다.The NMOS transistor N7 is connected between the drain terminal of the PMOS transistor P9 and the drain terminal of the NMOS transistor N9 so that the reference voltage Vref is applied through the gate. The NMOS transistor N8 is connected between the drain terminal of the PMOS transistor P10 and the drain terminal of the NMOS transistor N9 so that the core voltage VDD_CORE is applied through the gate.
또한, NMOS트랜지스터 N9은 NMOS트랜지스터 N7 및 NMOS트랜지스터 N8의 소스 단자와 접지전압단 사이에 연결되어 게이트를 통해 기준전압 Vref이 인가된다. PMOS트랜지스터 P12은 외부 전원전압 VEXT 인가단과 NMOS트랜지스터 N8의 게이트 단자 사이에 연결되어 게이트가 PMOS트랜지스터 P8 및 PMOS트랜지스터 P9의 드레인 단자와 연결된다.In addition, the NMOS transistor N9 is connected between the source terminal of the NMOS transistor N7 and the NMOS transistor N8 and the ground voltage terminal, and a reference voltage Vref is applied through the gate. The PMOS transistor P12 is connected between the external power supply voltage VEXT applied terminal and the gate terminal of the NMOS transistor N8 so that the gate is connected to the drain terminals of the PMOS transistor P8 and the PMOS transistor P9.
도 6은 도 5의 아날로그 구동부(50)의 시간에 따른 내부전압 파형을 나타낸다.6 illustrates an internal voltage waveform of the analog driver 50 of FIG. 5 with time.
도 6을 보면, 아날로그 구동부(50)는 외부전원전압 Vext이 저 전원전압 VCC 레벨인 경우 전압레벨이 떨어지고 진폭이 큰 불안정한 파형을 갖게 되어 리프레쉬 특성이 저하되고 응답속도가 느려지게 된다. 하지만, 외부전원전압 Vext가 고 전원전압 VCC 레벨인 경우 진폭 변화가 심하지 않아서 안정한 파형을 갖게 됨을 알 수 있다.Referring to FIG. 6, when the external power supply voltage Vext is a low power supply voltage VCC level, the analog driver 50 has an unstable waveform having a large amplitude and a low amplitude, resulting in a low refresh characteristic and a slow response time. However, it can be seen that when the external power supply voltage Vext is at the high power supply voltage VCC level, the amplitude change is not so severe that a stable waveform is obtained.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the present invention having such a configuration as follows.
먼저, 전원전압 VCC의 레벨이 저 전원전압 레벨일 경우 도 2의 차동증폭기(21)는 내부 전원전압 VINT과 저항부(22)의 노드 a를 비교하여, 노드 a의 전압이 낮을 경우 로우의 신호를 출력한다. 그리고, 차동증폭기(21)에서 출력된 로우의 신호는 지연부(23)에 의해 반전 지연되어 고 전원전압 레벨 검출 신호 HV_det가 하이로 출력된다.First, when the level of the power supply voltage VCC is a low power supply voltage level, the differential amplifier 21 of FIG. 2 compares the internal power supply voltage VINT and the node a of the resistor unit 22, and a low signal when the voltage of the node a is low. Outputs The low signal output from the differential amplifier 21 is inverted and delayed by the delay unit 23 so that the high power supply voltage level detection signal HV_det is output high.
논리부(30)는 엑티브 제어부(10)의 출력신호인 엑티브 동작 신호 Act_low와 고 전원전압 레벨 검출 신호 HV_det 낸드연산하여 CMOS인에이블 신호 C_en를 활성화시킨다.The logic unit 30 performs a NAND operation of the active operation signal Act_low which is an output signal of the active control unit 10 and the high power supply voltage level detection signal HV_det to activate the CMOS enable signal C_en.
여기서, CMOS 인에이블 신호 C_en이 활성화 될 경우 응답속도가 빠르고 구동 능력이 좋은 CMOS스윙 구동부(40)가 동작하게 된다. 도 4를 보면, CMOS 스윙 구동부(40)는 전원전압 레벨이 저 전원전압 VCC인 경우 안정된 내부 전압원을 제공하게 됨을 알 수 있다.In this case, when the CMOS enable signal C_en is activated, the CMOS swing driver 40 having a fast response speed and good driving capability operates. Referring to FIG. 4, it can be seen that the CMOS swing driver 40 provides a stable internal voltage source when the power supply voltage level is a low power supply voltage VCC.
따라서, 전원전압 레벨이 저 전원전압일 경우, 저 전원전압 레벨에서 응답속도가 빠르고 구동능력이 좋으며 안정된 특성을 나타내는 CMOS 스윙 구동부(40)를 동작시킴으로써, 디램 셀(60)에 안정된 내부 전압원을 공급할 수 있게 된다.Therefore, when the power supply voltage level is a low power supply voltage, by operating the CMOS swing driver 40 having a fast response speed, good driving capability, and stable characteristics at the low power supply voltage level, a stable internal voltage source can be supplied to the DRAM cell 60. It becomes possible.
한편, 전원전압 VCC의 레벨이 고 전원전압 레벨일 경우 도 2의 차동증폭기(21)는 내부 전원전압 VINT과 저항부(22)의 노드 a를 비교하여, 노드 a의 전압이 높을 경우 하이의 신호를 출력한다. 그리고, 차동증폭기(21)에서 출력된 하이의 신호는 지연부(23)에 의해 반전 지연되어 고 전원전압 레벨 검출 신호 HV_det가 로우로 출력된다.On the other hand, when the level of the power supply voltage VCC is a high power supply voltage level, the differential amplifier 21 of FIG. 2 compares the internal power supply voltage VINT and the node a of the resistor unit 22, and a high signal when the voltage of the node a is high. Outputs The high signal output from the differential amplifier 21 is inverted and delayed by the delay unit 23 so that the high power supply voltage level detection signal HV_det is output low.
논리부(30)는 엑티브 제어부(10)의 출력신호인 엑티브 동작 신호 Act_low와 고 전원전압 레벨 검출 신호 HV_det 낸드연산하여 아날로그 인에이블 신호 Ag_en를 활성화시킨다.The logic unit 30 performs a NAND operation on the active operation signal Act_low, which is an output signal of the active control unit 10, and the high power supply voltage level detection signal HV_det, to activate the analog enable signal Ag_en.
여기서, 아날로그 인에이블 신호 Ag_en가 활성화 될 경우 노이즈가 적게 발생되는 아날로그 구동부(50)를 사용하여 디램 셀(60)이 모두 동작하여도 큰 진폭 변화가 없는 안정된 내부전압원을 생성할 수 있다. 도 6을 보면, 아날로그 구동부(50)는 전원전압 레벨이 고 전원전압 VCC인 경우 진폭 변화가 적은 안정된내부 전압원을 제공하게 됨을 알 수 있다.Here, when the analog enable signal Ag_en is activated, a stable internal voltage source without a large amplitude change can be generated even when all of the DRAM cells 60 are operated using the analog driver 50 which generates less noise. Referring to FIG. 6, it can be seen that the analog driver 50 provides a stable internal voltage source with a small amplitude change when the power supply voltage level is a high power supply voltage VCC.
따라서, 전원전압 레벨이 고 전원전압일 경우, 고 전원전압 레벨에서 안정된 특성을 나타내고 노이즈 발생을 감소시킬 수 있는 아날로그 구동부(50)를 동작시킴으로써, 디램 셀(60)에 진폭 변화가 적은 안정된 내부 전압원을 공급할 수 있게 된다.Therefore, when the power supply voltage level is a high power supply voltage, a stable internal voltage source having a small amplitude change in the DRAM cell 60 by operating the analog driver 50 capable of exhibiting stable characteristics at a high power supply voltage level and reducing noise generation. Can be supplied.
도 7은 본 발명에서 모든 뱅크의 동작시 저 전원전압 레벨 및 고 전원전압 레벨 모든 영역에서 안정된 내부전압원을 제공하게 됨을 나타내는 파형도이다.FIG. 7 is a waveform diagram illustrating a stable internal voltage source in all regions of a low power supply voltage level and a high power supply voltage level during operation of all banks in the present invention.
따라서, 본 발명은 전원전압 레벨에 따라 서로 다른 동작 특성을 나타내는 CMOS스윙 구동부(40)와 아날로그 구동부(50)를 선택적으로 사용함으로써 디램 셀(60)에 안정적인 내부전압원을 공급할 수 있도록 한다.Therefore, the present invention enables the supply of a stable internal voltage source to the DRAM cell 60 by selectively using the CMOS swing driver 40 and the analog driver 50 having different operating characteristics according to the power supply voltage level.
이상에서 설명한 바와 같이, 본 발명은 전원전압 레벨에 따라 서로 다른 동작 특성을 나타내는 CMOS스윙 구동부와 아날로그 구동부를 선택적으로 사용함으로써 디램 셀에 진폭 변화가 적은 안정적인 내부전압원을 공급할 수 있도록 한다.As described above, the present invention enables the supply of a stable internal voltage source having a small amplitude change to the DRAM cell by selectively using a CMOS swing driver and an analog driver having different operating characteristics according to the power supply voltage level.
따라서, 전원전압원의 노이즈 발생을 감소시킴과 동시에 디램 셀의 리프레쉬 특성을 향상시킬 수 있도록 하는 효과를 제공한다.Accordingly, the present invention provides an effect of reducing noise generation of the power supply voltage source and improving refresh characteristics of the DRAM cell.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040586A KR100451991B1 (en) | 2002-07-12 | 2002-07-12 | Internal power voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040586A KR100451991B1 (en) | 2002-07-12 | 2002-07-12 | Internal power voltage generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040006336A KR20040006336A (en) | 2004-01-24 |
| KR100451991B1 true KR100451991B1 (en) | 2004-10-08 |
Family
ID=37316243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0040586A KR100451991B1 (en) | 2002-07-12 | 2002-07-12 | Internal power voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100451991B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436128B1 (en) * | 2002-07-16 | 2004-06-14 | 주식회사 하이닉스반도체 | Device for controlling voltage generator |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274084A (en) * | 1991-02-27 | 1992-09-30 | Toshiba Corp | Device for adjusting substrate potential |
| KR940016235A (en) * | 1992-12-02 | 1994-07-22 | 김광호 | Semiconductor memory device |
| KR19980073027A (en) * | 1997-03-11 | 1998-11-05 | 문정환 | Internal voltage generation circuit |
| KR19990054302A (en) * | 1997-12-26 | 1999-07-15 | 구본준 | Internal voltage generator |
| JP2000050621A (en) * | 1998-07-31 | 2000-02-18 | Nippon Steel Corp | Power circuit for semiconductor integrated circuit |
-
2002
- 2002-07-12 KR KR10-2002-0040586A patent/KR100451991B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274084A (en) * | 1991-02-27 | 1992-09-30 | Toshiba Corp | Device for adjusting substrate potential |
| KR940016235A (en) * | 1992-12-02 | 1994-07-22 | 김광호 | Semiconductor memory device |
| KR19980073027A (en) * | 1997-03-11 | 1998-11-05 | 문정환 | Internal voltage generation circuit |
| KR19990054302A (en) * | 1997-12-26 | 1999-07-15 | 구본준 | Internal voltage generator |
| JP2000050621A (en) * | 1998-07-31 | 2000-02-18 | Nippon Steel Corp | Power circuit for semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040006336A (en) | 2004-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6385127B1 (en) | Synchronous semiconductor device and method for latching input signals | |
| KR100231951B1 (en) | Semiconductor integrated circuit | |
| JP3945791B2 (en) | Semiconductor device power-up detection circuit | |
| US7262637B2 (en) | Output buffer and method having a supply voltage insensitive slew rate | |
| JPH06259967A (en) | Address transition detector for semiconductor memory device | |
| JPH05101658A (en) | Dynamic random access memory device | |
| KR100386085B1 (en) | High voltage generating circuit | |
| US6778460B1 (en) | Semiconductor memory device and method for generation of core voltage | |
| US6445226B2 (en) | Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus | |
| JP2007095286A (en) | Voltage generator | |
| JPH0962423A (en) | Input buffer circuit | |
| KR100448246B1 (en) | Device for controlling high voltage | |
| US20070030066A1 (en) | Data amplifying circuit controllable with swing level according to operation mode and output driver including the same | |
| KR920000962B1 (en) | Circuit controlling out-put voltage level of data in semiconductor | |
| US5523978A (en) | Supply voltage detecting circuit of a semiconductor memory device | |
| KR100451991B1 (en) | Internal power voltage generating circuit | |
| US9001610B2 (en) | Semiconductor device generating internal voltage | |
| US7042794B2 (en) | Address input buffer of differential amplification type in semiconductor memory device | |
| US20060202724A1 (en) | Comparator circuit assembly, in particular for semiconductor components | |
| US20030101374A1 (en) | Semiconductor device with reduced terminal input capacitance | |
| US6335902B1 (en) | Semiconductor memory device provided with generating means for internal clock signal for special mode | |
| KR100439104B1 (en) | Anti fuse control circuit | |
| JP2002245795A (en) | Semiconductor device | |
| JPH06309867A (en) | Word line driving circuit for semiconductor integrated circuit and its power supply supply method | |
| KR0125301B1 (en) | Data output buffer for 5v and 3.3v |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |