JPH06309867A - Word line driving circuit for semiconductor integrated circuit and its power supply supply method - Google Patents
Word line driving circuit for semiconductor integrated circuit and its power supply supply methodInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ワード線を駆動するワード線駆動回路及びその電
源供給方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a word line drive circuit for driving a word line and a power supply method thereof.
【０００２】[0002]
【従来の技術】半導体集積回路の超高集積化は、定めら
れたチップ面積内でセルトランジスタのような構成素子
を極めて微細化することで進められる。このような高集
積化の実現についてはその製造工程などに高度の技術を
必要とするが、近年の絶え間ない技術開発と研究によっ
て、半導体集積回路の超高集積化は急速な発展を遂げて
いる。2. Description of the Related Art Ultra-high integration of a semiconductor integrated circuit is promoted by extremely miniaturizing constituent elements such as cell transistors within a predetermined chip area. Achieving such a high degree of integration requires a high level of technology in the manufacturing process, etc., but with the recent continuous technological development and research, ultra-high integration of semiconductor integrated circuits has made rapid progress. .
【０００３】しかしながら、１チップ内に集積されるセ
ルトランジスタのような各構成素子を極めて微細化する
につれ、例えば４Ｍ（ｍｅｇａ＝２20）級の半導体集積
回路においては起きなかったような問題が、６４Ｍや２
５６Ｍ級の半導体集積回路で発生してきている。これ
は、セルトランジスタのような各構成素子の微細化に加
えて動作電源電圧の低電圧化及びデータアクセス動作の
高速化などが行われることにより必然的に発生するよう
になった問題である。However, as each component such as a cell transistor integrated in one chip is extremely miniaturized, a problem which has not occurred in a semiconductor integrated circuit of 4M (mega = 2 20 ) class, for example, has been encountered. 64M or 2
It is occurring in 56M class semiconductor integrated circuits. This is a problem that is inevitably caused by the reduction of the operating power supply voltage and the speeding up of the data access operation in addition to the miniaturization of each component such as the cell transistor.
【０００４】例えば、特に、セルトランジスタ数の増加
に伴ってワード線数も増加するためにワード線の幅も極
めて微細化されている。しかし、ワード線に加えられる
電圧は、セルトランジスタのストレージキャパシタに記
憶されたデータを伝送するアクセストランジスタのチャ
ネルを十分に導通させる必要があるため、チップに供給
される電源電圧以上の電圧としなければならない。その
結果、極めて微細化された線幅のワード線に対する高電
圧の印加により、ワード線にかかる負荷は一層大きくな
り、そのために所定のワード線の選択動作時に大きな雑
音が発生したり、さらには選択されたワード線に電圧が
加えられた際の隣り合ったワード線間との結合性雑音が
発生し、大きな問題になる。このようなワード線の雑音
については、“１９９０ Symposium on VLSI Circuit
s”の８１及び８２頁にある“WORDLINE COUPLING NOISE
REDUCTION TECHNIQUES FOR SCALED DRAMS ”という論
文に詳しい。For example, in particular, the number of word lines increases as the number of cell transistors increases, so that the width of word lines is extremely miniaturized. However, the voltage applied to the word line must be sufficiently higher than the power supply voltage supplied to the chip because the channel of the access transistor that transmits the data stored in the storage capacitor of the cell transistor must be sufficiently conductive. I won't. As a result, the application of a high voltage to a word line having an extremely miniaturized line width further increases the load applied to the word line. When a voltage is applied to the selected word line, coupling noise occurs between adjacent word lines, which is a serious problem. For such noise on the word line, refer to "1990 Symposium on VLSI Circuit".
"WORDLINE COUPLING NOISE" on pages 81 and 82 of "s"
For more information on the paper "REDUCTION TECHNIQUES FOR SCALED DRAMS".
【０００５】図４の回路図に、従来技術における一般的
なワード線とワード線駆動回路（ドライバ）との接続関
係を示す。同図に示す構成は、４ＭのＣＭＯＳダイナミ
ックＲＡＭ製品に適用されたもので、この分野で一般的
に用いられるものである。The circuit diagram of FIG. 4 shows the connection relationship between a general word line and a word line drive circuit (driver) in the prior art. The configuration shown in the figure is applied to a 4M CMOS dynamic RAM product, and is generally used in this field.
【０００６】図４に示す構成においては、１つのチップ
内の各ワード線ごとにワード線駆動回路がそれぞれ接続
されるようになっており、またプルアップ手段及びプル
ダウン手段としてトランジスタが用いられている。１つ
のワード線駆動回路ＷＤ１（ＷＤ１１）は、ワード線ブ
ースティング電圧φＸを電源として受けるプルアップト
ランジスタＰＵ１（ＰＵ１１）と、接地電圧ＧＮＤ端に
つながれたプルダウントランジスタＰＤ１（ＰＤ１２）
とを有する構成とされており、これは他のワード線駆動
回路も同様である。プルアップトランジスタＰＵ１（Ｐ
Ｕ１１）とプルダウントランジスタＰＤ１（ＰＤ１２）
との接続点にワード線ＷＬ１（ＷＬ１１）が接続され、
ワード線が選択される場合にワード線ブースティング電
圧φＸが供給される。ワード線ブースティング電圧φＸ
は、チップ内に備えられるワード線ブースティング電圧
φＸの発生回路（昇圧回路）から出力されるもので、こ
れは電源電圧Ｖｃｃレベルより高い電圧レベルを有して
いる。また、信号Ｄ１、Ｄ１１はチップ内のプリデコー
ダ（図示を省略）を通じてプリデコーディングされた行
アドレスの組合せから発生する信号であり、この信号Ｄ
１、Ｄ１１により、行デコーダ（図示を省略）内のワー
ド線駆動回路ＷＤ１、ＷＤ１１が駆動される。すなわ
ち、行デコーダの出力端に構成される回路が、図４に示
すようなワード線駆動回路となる。In the configuration shown in FIG. 4, word line drive circuits are connected to each word line in one chip, and transistors are used as pull-up means and pull-down means. . One word line drive circuit WD1 (WD11) includes a pull-up transistor PU1 (PU11) that receives a word line boosting voltage φX as a power source and a pull-down transistor PD1 (PD12) connected to a ground voltage GND terminal.
And the other word line drive circuits have the same configuration. Pull-up transistor PU1 (P
U11) and pull-down transistor PD1 (PD12)
The word line WL1 (WL11) is connected to the connection point with
When the word line is selected, the word line boosting voltage φX is supplied. Word line boosting voltage φX
Is output from a word line boosting voltage φX generation circuit (boosting circuit) provided in the chip, which has a voltage level higher than the power supply voltage Vcc level. The signals D1 and D11 are signals generated from a combination of row addresses predecoded by a predecoder (not shown) in the chip.
1 and D11 drive word line drive circuits WD1 and WD11 in a row decoder (not shown). That is, the circuit configured at the output end of the row decoder becomes the word line drive circuit as shown in FIG.
【０００７】図５に、図４のような回路構成において発
生するワード線の結合性雑音を説明する波形図を示す。
これを参照して図４の回路の動作特性を次に説明する。FIG. 5 is a waveform diagram for explaining the word line coupling noise generated in the circuit configuration shown in FIG.
The operating characteristics of the circuit of FIG. 4 will be described below with reference to this.
【０００８】信号Ｄ１が論理“ロウ”になると、ワード
線駆動回路ＷＤ１のプルアップトランジスタＰＵ１のゲ
ートは電圧Ｖｃｃ−Ｖｔｎ（ＶｔｎはＮＭＯＳトランジ
スタ２のしきい電圧）レベルとされる。このとき、プル
ダウントランジスタＰＤ１はＯＦＦになる。その後、ワ
ード線ブースティング電圧φＸが入力されると、プルア
ップトランジスタＰＵ１において自己昇圧（self−boos
ting）が発生するので、ワード線ＷＬ１には電源電圧Ｖ
ｃｃ以上の高い電圧が印加され、セルトランジスタＭ１
が完全導通のＯＮとなる。そして、ストレージキャパシ
タＳＣ１に記憶されたデータはビット線バーＢＬへ伝達
され、センスアンプ２０により図５に示すように電圧増
幅が行われる。When the signal D1 becomes logic "low", the gate of the pull-up transistor PU1 of the word line drive circuit WD1 is set to the voltage Vcc-Vtn (Vtn is the threshold voltage of the NMOS transistor 2) level. At this time, the pull-down transistor PD1 is turned off. After that, when the word line boosting voltage φX is input, the self-boosting (self-boos) in the pull-up transistor PU1 is input.
is generated, the power supply voltage V is applied to the word line WL1.
A voltage higher than cc is applied to the cell transistor M1.
Turns on for full conduction. Then, the data stored in the storage capacitor SC1 is transmitted to the bit line bar BL, and the sense amplifier 20 amplifies the voltage as shown in FIG.
【０００９】一方、このようなワード線ＷＬ１の選択時
における隣接したワード線ＷＬ１１は、プルダウントラ
ンジスタＰＤ１２を通じて電圧０Ｖの状態となることに
より、セルトランジスタＭ１１のアクセスを遮断しなけ
ればならいない。ところが、隣接したワード線ＷＬ１及
びワード線ＷＬ１１の間に図４中に示すＣ１＊２のよう
なカップリングキャパシタンスが存在するために、選択
によりワード線ＷＬ１に電圧が印加された際、一時的に
ワード線ＷＬ１１の電圧レベルも上昇して結合性雑音が
生じる。このようなワード線ＷＬ１１の電圧上昇幅は、
ワード線ＷＬ１の電圧上昇幅を△ＷＬ１とすると、（△
ＷＬ１・Ｃ１＊２）／（Ｃ１＊２＋Ｃ２）になる。つま
り、ワード線ＷＬ１に印加される電圧が高いほど、それ
に比例して、ワード線ＷＬ１１においてカップリングキ
ャパシタンスにより発生する雑音も上昇する。そしてそ
の上昇幅が、例えば図４におけるセルトランジスタＭ１
１のしきい電圧より高くなる場合には、ストレージキャ
パシタＳＣ１１に記憶されているデータがビット線ＢＬ
へ伝達されてしまい、ストレージキャパシタＳＣ１１は
正確な“１”のデータを記憶できなくなる。すなわち、
ストレージキャパシタＳＣ１１に記憶されたデータの電
圧レベルが低くなってしまう。On the other hand, when such a word line WL1 is selected, the adjacent word line WL11 is brought to a voltage of 0 V through the pull-down transistor PD12, so that access to the cell transistor M11 must be blocked. However, since a coupling capacitance such as C1 * 2 shown in FIG. 4 exists between the adjacent word line WL1 and word line WL11, when a voltage is applied to the word line WL1 by selection, it is temporarily changed. The voltage level of the word line WL11 also rises, causing coupling noise. The voltage rise width of the word line WL11 is
If the voltage rise width of the word line WL1 is ΔWL1, (Δ
WL1 · C1 * 2) / (C1 * 2 + C2). That is, as the voltage applied to the word line WL1 is higher, the noise generated by the coupling capacitance in the word line WL11 is proportionally increased. The rising width is, for example, the cell transistor M1 in FIG.
If the threshold voltage is higher than 1, the data stored in the storage capacitor SC11 is the bit line BL.
Therefore, the storage capacitor SC11 cannot store the correct data “1”. That is,
The voltage level of the data stored in the storage capacitor SC11 becomes low.
【００１０】さらに、上記のようにしてワード線ＷＬ１
の選択動作が完了した後、再度ワード線ＷＬ１の選択動
作が行われる場合にも、同様にして結合性雑音により再
度ワード線ＷＬ１１の電圧レベルが上昇し、ストレージ
キャパシタＳＣ１１に記憶されたデータの電圧レベルを
更に降下させてしまう。当然のことながら、このような
現象はワード線ＷＬ１の選択過程を繰り返すにつれて悪
化していく。Further, as described above, the word line WL1
Even when the selection operation of the word line WL1 is performed again after the selection operation of No. 1 is completed, the voltage level of the word line WL11 again rises due to the coupling noise, and the voltage of the data stored in the storage capacitor SC11 is similarly increased. It will lower the level further. Naturally, such a phenomenon becomes worse as the selection process of the word line WL1 is repeated.
【００１１】以上の結果として、ワード線ＷＬ１１の選
択動作が行われる際には、ストレージキャパシタＳＣ１
１に記憶されたデータの電圧レベルが低下してしまって
いるため、センスアンプ２０を誤動作させてしまう可能
性がある。このような現象は、ワード線の幅が一層微細
化され、また電源電圧のレベルがより低下する超高集積
半導体集積回路の場合に更に発生しやすくなるので、高
信頼性の超高集積半導体集積回路を実現するについて解
決しておいた方がよい。As a result of the above, when the selection operation of the word line WL11 is performed, the storage capacitor SC1
Since the voltage level of the data stored in 1 has dropped, the sense amplifier 20 may malfunction. Such a phenomenon is more likely to occur in the case of an ultra-high integration semiconductor integrated circuit in which the width of the word line is further miniaturized and the power supply voltage level is further lowered. It is better to solve it before realizing the circuit.
【００１２】また、前述の“１９９０ Symposium on V
LSI Circuits”の８１及び８２頁にある論文では、ワー
ド線の配置方式について、ひねり形態のワード線（twis
tedword line）とワード線ラッチ回路とを適用して、ワ
ード線の選択時に発生する結合性雑音の問題を解決でき
るようにした技術を開示している。この技術によっても
雑音を減少し得るものの、その発生可能性は未だ残って
おり、また半導体集積回路の高集積化が進むほど技術的
に限界が生じてくる。In addition, the above-mentioned "1990 Symposium on V"
In the paper on pages 81 and 82 of "LSI Circuits", regarding the arrangement method of the word lines, the twisted form of the word lines (twis
Tedword line) and a word line latch circuit are applied to solve the problem of coupling noise generated when selecting a word line. Although noise can be reduced by this technique as well, the possibility of occurrence of noise still remains, and as the degree of integration of semiconductor integrated circuits progresses, technological limitations will occur.
【００１３】[0013]
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、高集積半導体集積回路において高信頼性
のデータアクセス動作を行い得るワード線駆動回路を提
供することにある。SUMMARY OF THE INVENTION It is, therefore, an object of the present invention to provide a word line drive circuit capable of performing highly reliable data access operation in a highly integrated semiconductor integrated circuit.
【００１４】第二に、高集積半導体集積回路について、
セルデータのアクセス動作時におけるワード線の結合性
雑音に起因する誤動作を防止できるようなワード線駆動
回路を提供することにある。Secondly, regarding the highly integrated semiconductor integrated circuit,
It is an object of the present invention to provide a word line drive circuit capable of preventing a malfunction caused by word line coupling noise during a cell data access operation.
【００１５】第三に、高集積半導体集積回路において、
ワード線駆動回路が高信頼性のセルデータアクセス動作
を遂行できるようにするワード線駆動回路の電源供給方
法を提供することにある。Thirdly, in a highly integrated semiconductor integrated circuit,
It is an object of the present invention to provide a power supply method for a word line drive circuit that enables the word line drive circuit to perform a highly reliable cell data access operation.
【００１６】第四に、高集積半導体集積回路において、
セルデータのアクセス動作時におけるワード線の結合性
雑音に起因する誤動作の防止を可能とするワード線駆動
回路の電源供給方法を提供することにある。Fourth, in the highly integrated semiconductor integrated circuit,
It is an object of the present invention to provide a power supply method for a word line drive circuit, which can prevent malfunction due to word line coupling noise during cell data access operation.
【００１７】第五に、高集積半導体集積回路について、
選択されたワード線に隣接したワード線に結合性雑音が
発生しても、その結合雑音により当該隣接ワード線の電
圧レベルがセルトランジスタのしきい電圧を越えること
のないようなワード線駆動回路を提供することにある。Fifth, regarding the highly integrated semiconductor integrated circuit,
Even if coupling noise occurs in the word line adjacent to the selected word line, the word line driving circuit prevents the voltage level of the adjacent word line from exceeding the threshold voltage of the cell transistor due to the coupling noise. To provide.
【００１８】第六に、高集積半導体集積回路において、
選択されたワード線に隣接したワード線に結合性雑音が
発生しても、その結合雑音により当該隣接ワード線の電
圧レベルがセルトランジスタのしきい電圧を越えること
のないようなワード線駆動回路の電源供給方法を提供す
ることにある。Sixth, in a highly integrated semiconductor integrated circuit,
Even if coupling noise occurs in the word line adjacent to the selected word line, the coupling noise prevents the voltage level of the adjacent word line from exceeding the threshold voltage of the cell transistor. It is to provide a power supply method.
【００１９】第七に、高集積半導体集積回路について、
ワード線を負電圧（negative voltage）にプリチャージ
するようなワード線駆動回路を提供することにある。Seventh, regarding the highly integrated semiconductor integrated circuit,
An object of the present invention is to provide a word line driving circuit that precharges a word line to a negative voltage.
【００２０】[0020]
【課題を解決するための手段】このような目的を達成す
るために本発明は、ワード線の電圧を上昇させるプルア
ップ手段と、ワード線の電圧を降下させるプルダウン手
段とを有してなり、各ワード線ごとに１つずつ設けられ
るワード線駆動回路を備える半導体集積回路について、
プルダウン手段が電流通路を形成する際のしきい電圧の
絶対値より小さい絶対値をもつ負電圧を出力する負電圧
発生回路を備え、この負電圧発生回路の出力をプルダウ
ン手段の電源として供給することで、プルアップ手段に
よりワード線の電圧上昇が行われる前に各ワード線がプ
ルダウン手段により前記負電圧にプリチャージされるよ
うにすることを１つの特徴としている。In order to achieve such an object, the present invention comprises pull-up means for increasing the voltage of the word line and pull-down means for decreasing the voltage of the word line, Regarding a semiconductor integrated circuit including a word line driving circuit provided one for each word line,
A pull-down means is provided with a negative voltage generating circuit that outputs a negative voltage having an absolute value smaller than the absolute value of the threshold voltage when forming a current path, and the output of this negative voltage generating circuit is supplied as the power source of the pull-down means. Then, one feature is that each word line is precharged to the negative voltage by the pull-down means before the voltage of the word line is raised by the pull-up means.
【００２１】また、ワード線駆動回路への電源供給方法
について、ワード線駆動回路のプルダウン手段に対し、
プルダウン手段が電流通路を形成する際のしきい電圧の
絶対値より小さい絶対値をもつ負電圧を電源として供給
することを特徴としている。Regarding the method of supplying power to the word line drive circuit, the pull-down means of the word line drive circuit is
It is characterized in that the pull-down means supplies a negative voltage having an absolute value smaller than the absolute value of the threshold voltage when forming the current path as a power source.
【００２２】本発明によるワード線駆動回路を有する半
導体集積回路に係る負電圧発生回路は、チップの周辺回
路領域に形成するようにして容易に集積できるもので、
この負電圧発生回路により、前記プルダウン手段にトラ
ンジスタが用いられた場合などにおけるしきい電圧の絶
対値より小さい絶対値をもった負電圧を発生するもので
ある。The negative voltage generating circuit according to the semiconductor integrated circuit having the word line driving circuit according to the present invention can be easily integrated by being formed in the peripheral circuit area of the chip.
The negative voltage generating circuit generates a negative voltage having an absolute value smaller than the absolute value of the threshold voltage when a transistor is used as the pull-down means.
【００２３】[0023]
【実施例】以下、本発明の好適な実施例を添付の図面を
参照しつつ詳細に説明する。尚、図中の同じ部分には可
能な限り共通の符号を用いるものとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will now be described in detail with reference to the accompanying drawings. It should be noted that common parts are denoted by the same reference numerals as much as possible.
【００２４】ここで使用される“ワード線駆動回路”と
は、出力端にワード線が接続されて直接的にワード線に
対し所定の電圧を供給する回路であり、“負電圧発生回
路”とは、通常のチップ内に備えられる基板電圧発生器
とは異なる回路であって、ワード線駆動回路のプルダウ
ントランジスタのしきい電圧の絶対値より小さい絶対値
の負電圧を出力する回路を意味する。The "word line drive circuit" used herein is a circuit in which a word line is connected to the output terminal and which directly supplies a predetermined voltage to the word line, and is referred to as a "negative voltage generation circuit". Means a circuit different from a substrate voltage generator provided in a normal chip and outputting a negative voltage having an absolute value smaller than the absolute value of the threshold voltage of the pull-down transistor of the word line drive circuit.
【００２５】図１は、本発明に係る電源供給方法を用い
たワード線駆動回路の実施例を示す回路図である。その
構成上の特徴は、ワード線駆動回路ＷＤ１、ＷＤ１１の
プルダウントランジスタＰＤ１、ＰＤ２が図４に示した
従来例のように接地電圧ＧＮＤ端に接続されるのではな
く、負電圧発生回路１００の出力電圧Ｖｔｇ端に接続さ
れている点にある。この負電圧発生回路１００の出力電
圧Ｖｔｇは、ワード線駆動回路のプルダウントランジス
タＰＤ１（ＰＤ２）のしきい電圧より絶対値の小さい値
をもつ電圧である。尚、この図１には代表的に１チップ
内の相互に隣接した２本のワード線を示しているが、こ
のようなワード線は集積度に比例してチップ内に多数存
在しており、そして各ワード線にはワード線駆動回路が
それぞれ接続されている。また、図１においては１本の
ワード線に１つのメモリセルが接続されているように代
表的に示しているが、実際には行方向で多数のメモリセ
ルがワード線に接続されている。加えて、図１に示す負
電圧発生回路１００の出力電圧Ｖｔｇは、１チップ内に
備えられたすべてのワード線駆動回路に対し供給され
る。FIG. 1 is a circuit diagram showing an embodiment of a word line drive circuit using the power supply method according to the present invention. The characteristic of the configuration is that the pull-down transistors PD1 and PD2 of the word line drive circuits WD1 and WD11 are not connected to the ground voltage GND terminal as in the conventional example shown in FIG. 4, but the output of the negative voltage generation circuit 100. It is connected to the voltage Vtg end. The output voltage Vtg of the negative voltage generation circuit 100 is a voltage whose absolute value is smaller than the threshold voltage of the pull-down transistor PD1 (PD2) of the word line drive circuit. Although FIG. 1 typically shows two word lines adjacent to each other in one chip, many such word lines are present in the chip in proportion to the degree of integration. A word line drive circuit is connected to each word line. In addition, in FIG. 1, one memory cell is representatively shown as being connected to one word line, but in reality, many memory cells are connected to the word line in the row direction. In addition, the output voltage Vtg of the negative voltage generating circuit 100 shown in FIG. 1 is supplied to all the word line driving circuits provided in one chip.
【００２６】図２は、図１に示した負電圧発生回路１０
０の詳細な回路例を示す。この負電圧発生回路１００
は、発振動作を行って一定周期の矩形波を出力する発振
回路１００Ａと、発振回路１００Ａの出力信号を入力と
してポンピング動作（pumpingoperation）を遂行し、接
地電圧ＧＮＤより低い電圧レベルをもつ負電圧Ｖｔｇを
出力するチャージポンプ（charge pumping）回路１００
Ｂと、チャージポンプ回路１００Ｂから出力される負電
圧Ｖｔｇの電圧レベルを検出して発振回路１００Ａの発
振動作を制御する電圧レベル検出回路１００Ｃとから構
成される。FIG. 2 shows the negative voltage generating circuit 10 shown in FIG.
A detailed circuit example of 0 is shown. This negative voltage generating circuit 100
Is a negative voltage Vtg having a voltage level lower than the ground voltage GND, which performs an oscillating operation and outputs a rectangular wave of a constant cycle, and an output signal of the oscillating circuit 100A as an input to perform a pumping operation. Charge pumping circuit 100 for outputting
B, and a voltage level detection circuit 100C that detects the voltage level of the negative voltage Vtg output from the charge pump circuit 100B and controls the oscillation operation of the oscillation circuit 100A.
【００２７】発振回路１００Ａは、インバータチェーン
１０４、…、１１２を用いて構成され、制御線１３８か
ら検出信号φＤＥＴを受けるトランジスタ１０２、１４
４のＯＮ・ＯＦＦ動作に従って発振する。また、チャー
ジポンプ回路１００Ｂは当該技術分野において一般的に
使用される公知の回路構成とされている。そして、電圧
レベル検出回路１００Ｃは、負電圧Ｖｔｇの出力端にダ
イオード接続されたトランジスタ１３２と、このトラン
ジスタ１３２の出力側（信号線１３３）にチャネルが接
続され、ワード線駆動回路のプルダウントランジスタの
しきい電圧に対応した抵抗値とされる抵抗トランジスタ
１３４と、トランジスタ１３２の出力側（信号線１３
３）に入力端子が接続され、発振回路１００Ａに対して
検出信号φＤＥＴを出力するインバータ１３６とから構
成される。The oscillator circuit 100A is formed by using inverter chains 104, ..., 112, and receives the detection signal φDET from the control line 138.
It oscillates according to the ON / OFF operation of 4. The charge pump circuit 100B has a known circuit configuration generally used in the art. The voltage level detection circuit 100C has a transistor 132 diode-connected to the output terminal of the negative voltage Vtg and a channel connected to the output side (signal line 133) of the transistor 132, and serves as a pull-down transistor of the word line drive circuit. The resistance transistor 134 having a resistance value corresponding to the threshold voltage and the output side of the transistor 132 (the signal line 13
3) is connected to the input terminal and is composed of an inverter 136 that outputs a detection signal φDET to the oscillation circuit 100A.
【００２８】このような負電圧Ｖｔｇを出力する負電圧
発生回路１００については、チップのレイアウトを考慮
して周辺回路の１つとして配置するのが集積上の容易性
からすると好ましい。It is preferable that the negative voltage generating circuit 100 that outputs the negative voltage Vtg is arranged as one of the peripheral circuits in consideration of the chip layout in terms of integration.
【００２９】次に、図１〜図３を参照してこの実施例の
動作特性を詳細に説明する。Next, the operating characteristics of this embodiment will be described in detail with reference to FIGS.
【００３０】まず、本発明による電源供給方法を用いた
ワード線駆動回路ＷＤ１（ＷＤ１１）により、ワード線
ＷＬ１（ＷＬ１１）は負電圧Ｖｔｇにプリチャージされ
る。すなわち、本発明によるワード線駆動回路の電源供
給方法の特徴は、ワード線駆動回路ＷＤ１（ＷＤ１１）
のプルダウントランジスタＰＤ１（ＰＤ２）に対する電
源として負電圧発生回路１００による負電圧Ｖｔｇが供
給されることにある。この負電圧Ｖｔｇの絶対値をαと
すると、すべてのワード線のプリチャージレベルはＧＮ
Ｄ−α（ＧＮＤは接地電圧を示す）になる。したがっ
て、ワード線駆動回路ＷＤ１（ＷＤ１１）を通じてワー
ド線ＷＬ１に駆動電圧が供給される際、この例における
ワード線ＷＬ１（ＷＬ１１）の電圧は、図３に示すよう
に負電圧Ｖｔｇから上昇することになる。これに対し、
図４に示した従来例におけるワード線の電圧は０Ｖ（Ｇ
ＮＤ）から上昇している。First, the word line drive circuit WD1 (WD11) using the power supply method according to the present invention precharges the word line WL1 (WL11) to the negative voltage Vtg. That is, the feature of the power supply method of the word line drive circuit according to the present invention is that the word line drive circuit WD1 (WD11).
The negative voltage Vtg from the negative voltage generation circuit 100 is supplied as a power source to the pull-down transistor PD1 (PD2). If the absolute value of this negative voltage Vtg is α, the precharge level of all word lines is GN.
D-α (GND indicates the ground voltage). Therefore, when the drive voltage is supplied to the word line WL1 through the word line drive circuit WD1 (WD11), the voltage of the word line WL1 (WL11) in this example rises from the negative voltage Vtg as shown in FIG. Become. In contrast,
In the conventional example shown in FIG. 4, the voltage of the word line is 0 V (G
ND).
【００３１】ワード線ＷＬ１とワード線ＷＬ１１との間
のカップリングキャパシタンスをＣ１＊２、ワード線Ｗ
Ｌ１１自信の有するキャパシタンスをＣ２、ワード線Ｗ
Ｌ１の電圧上昇幅を△ＷＬ１とすると、ワード線ＷＬ１
の電圧上昇時におけるワード線ＷＬ１１の電圧上昇幅
は、〔（△ＷＬ１・Ｃ１＊２）／（Ｃ１＊２＋Ｃ２）〕
−αになる。つまり、図４に示した回路に比べてαほど
低い、セルトランジスタＭ１１（Ｍ１）のしきい電圧を
考慮した上昇幅となることによって、ワード線ＷＬ１１
に接続されたセルトランジスタＭ１１（Ｍ１）のＯＮを
防止し、データのビット線ＢＬへの漏れを防止すること
ができる。このことは、図３に示す波形図において電圧
ＶＳ２の降下のないことから容易に分かる。仮にビット
線ＢＬへ漏洩するデータがあったとしても、その量は極
めて微々たるものとなる。The coupling capacitance between the word line WL1 and the word line WL11 is C1 * 2, and the word line W
L11 Self-assured capacitance is C2, word line W
Assuming that the voltage rise width of L1 is ΔWL1, the word line WL1
The voltage rise width of the word line WL11 when the voltage rises is [(ΔWL1 · C1 * 2) / (C1 * 2 + C2)]
-Α. That is, as compared with the circuit shown in FIG. 4, the rise width is as low as α considering the threshold voltage of the cell transistor M11 (M1), so that the word line WL11
It is possible to prevent the cell transistor M11 (M1) connected to the switch from being turned on and prevent data from leaking to the bit line BL. This can be easily understood from the fact that the voltage VS2 does not drop in the waveform diagram shown in FIG. Even if there is data leaking to the bit line BL, the amount thereof is extremely small.
【００３２】ただしこのとき、負電圧発生回路１００か
ら出力される負電圧Ｖｔｇのレベルは、ワード線駆動回
路ＷＤ１（ＷＤ１１）のプルダウントランジスタＰＤ１
（ＰＤ２）のしきい電圧Ｖｔより絶対値が小さくなけれ
ばならない。なぜならば、絶対値αがＶｔの絶対値より
大きいと、プルダウントランジスタＰＤ１（ＰＤ２）の
ゲート−ソース間の電圧Ｖｇｓ＝αであるので、Ｖｇｓ
がＶｔより大きくなってしまい、プルダウントランジス
タＰＤ１（ＰＤ２）が導通してワード線駆動電圧のレベ
ルを降下させてしまうからである。However, at this time, the level of the negative voltage Vtg output from the negative voltage generation circuit 100 is the pull-down transistor PD1 of the word line drive circuit WD1 (WD11).
The absolute value must be smaller than the threshold voltage Vt of (PD2). This is because when the absolute value α is larger than the absolute value of Vt, the voltage Vgs between the gate and the source of the pull-down transistor PD1 (PD2) = α, so that Vgs
Is larger than Vt, and the pull-down transistor PD1 (PD2) becomes conductive to lower the level of the word line drive voltage.
【００３３】このように、負電圧発生回路１００から出
力される負電圧Ｖｔｇについてはプルダウントランジス
タのしきい電圧よりその絶対値を小さくする必要がある
が、もし、この条件を満足していないようであれば、図
２に示す負電圧発生回路１００の電圧レベル検出回路１
００Ｃによって検出信号φＤＥＴが論理“ロウ”になっ
て、発振回路１００Ａの発振動作により負電圧Ｖｔｇの
値を前述のように維持するようになっている。As described above, the absolute value of the negative voltage Vtg output from the negative voltage generating circuit 100 needs to be smaller than the threshold voltage of the pull-down transistor, but if this condition is not satisfied, it does not seem to be satisfied. If so, the voltage level detection circuit 1 of the negative voltage generation circuit 100 shown in FIG.
The detection signal .phi.DET becomes logic "low" by 00C, and the value of the negative voltage Vtg is maintained as described above by the oscillation operation of the oscillation circuit 100A.
【００３４】この実施例によれば、ワード線のエネーブ
ル時に選択されたワード線に対して駆動電圧が供給さ
れ、当該ワード線に隣接したワード線に好ましくない電
圧上昇、すなわち結合性雑音が発生したとしても、その
上昇幅はセルトランジスタのしきい電圧を越えないの
で、安定したデータのアクセス動作を行えるようにな
る。According to this embodiment, the drive voltage is supplied to the selected word line when the word line is enabled, and an undesired voltage rise, that is, coupling noise is generated in the word line adjacent to the word line. Even so, since the rising width does not exceed the threshold voltage of the cell transistor, a stable data access operation can be performed.
【００３５】図１及び図２に示した実施例は本発明の思
想に立脚した最適の実施例であって、これに限られるも
のではなく、本発明の技術的な範囲内において同様の効
果を得られるような各種変形を行うことも可能である。
例えば、ワード線駆動回路の電源供給方法について図１
に示すような回路構成に限らずとも、プルアップトラン
ジスタをＰＭＯＳトランジスタで構成したワード線駆動
回路としても、同じ効果を得ることは可能である。さら
には、図２に示した負電圧発生回路１００の負電圧Ｖｔ
ｇがワード線駆動回路のプルダウントランジスタのしき
い電圧より絶対値の小さい範囲内にあるのであれば、他
にも多様に変形した回路構成で実施することも考えられ
よう。The embodiment shown in FIGS. 1 and 2 is an optimum embodiment based on the idea of the present invention, and is not limited to this, and the same effect can be obtained within the technical scope of the present invention. It is also possible to carry out various modifications as obtained.
For example, FIG. 1 shows a method of supplying power to the word line drive circuit.
It is possible to obtain the same effect not only by the circuit configuration as shown in (4) but also by a word line drive circuit in which the pull-up transistor is a PMOS transistor. Furthermore, the negative voltage Vt of the negative voltage generation circuit 100 shown in FIG.
If g is within a range in which the absolute value is smaller than the threshold voltage of the pull-down transistor of the word line drive circuit, various other modified circuit configurations can be considered.
【００３６】[0036]
【発明の効果】以上述べてきたように、本発明によるワ
ード線駆動回路及びその電源供給方法は、ワード線駆動
回路のプルダウン手段にトランジスタが用いられる場合
などのしきい電圧の絶対値より小さい絶対値をもった負
電圧をそのプルダウン手段用の電源として用い、選択ワ
ード線をその負電圧レベルにプリチャージするようにし
たことにより、当該選択ワード線に隣接したワード線の
結合性雑音により発生するデータアクセス時の誤動作を
防止することができる。これは、電圧レベルの変動に一
層敏感となる超高集積半導体集積回路において更に有効
となる。またそれにより、高集積半導体集積回路の信頼
性をより一層高められるようにもなる。As described above, the word line driving circuit and the power supply method therefor according to the present invention have an absolute value smaller than the absolute value of the threshold voltage when a transistor is used as the pull-down means of the word line driving circuit. A negative voltage having a value is used as a power supply for the pull-down means and the selected word line is precharged to the negative voltage level, which is caused by the coupling noise of the word line adjacent to the selected word line. It is possible to prevent a malfunction during data access. This is even more effective in an ultra-high-integrated semiconductor integrated circuit, which is more sensitive to voltage level fluctuations. Further, by doing so, the reliability of the highly integrated semiconductor integrated circuit can be further enhanced.
【図１】本発明の実施例を示す半導体集積回路の要部回
路図。FIG. 1 is a circuit diagram of a main part of a semiconductor integrated circuit showing an embodiment of the present invention.
【図２】図１に示す負電圧発生回路の具体例を示す回路
図。FIG. 2 is a circuit diagram showing a specific example of the negative voltage generating circuit shown in FIG.
【図３】本発明の実施例における主要部分での電位状態
を示す波形図。FIG. 3 is a waveform diagram showing a potential state in a main part in the embodiment of the present invention.
【図４】従来技術による半導体集積回路の要部回路図。FIG. 4 is a circuit diagram of a main part of a semiconductor integrated circuit according to a conventional technique.
【図５】図４に示す回路における主要部分での電位状態
を示す波形図。5 is a waveform diagram showing a potential state in a main part of the circuit shown in FIG.
１００ 負電圧発生回路 １００Ａ 発振回路 １００Ｂ チャージポンプ回路 １００Ｃ 電圧レベル検出回路 ＷＤ１、ＷＤ１１ ワード線駆動回路 ＰＵ１、ＰＵ２ プルアップトランジスタ（プルアップ
手段） ＰＤ１、ＰＤ２ プルダウントランジスタ（プルダウン
手段） ＷＬ１、ＷＬ１１ ワード線 φＸ ワード線ブースティング電圧（駆動電圧） Ｖｔｇ 負電圧100 Negative voltage generation circuit 100A Oscillation circuit 100B Charge pump circuit 100C Voltage level detection circuit WD1, WD11 Word line drive circuit PU1, PU2 Pull-up transistor (pull-up means) PD1, PD2 Pull-down transistor (pull-down means) WL1, WL11 Word line φX Word line boosting voltage (driving voltage) Vtg Negative voltage
Claims (9)
手段と、ワード線の電圧を降下させるプルダウン手段と
を有してなり、各ワード線ごとに１つずつ設けられるワ
ード線駆動回路を備える半導体集積回路において、 プルダウン手段が電流通路を形成する際のしきい電圧の
絶対値より小さい絶対値をもつ負電圧を出力する負電圧
発生回路を備え、この負電圧発生回路の出力をプルダウ
ン手段の電源として供給することで、プルアップ手段に
よりワード線の電圧上昇が行われる前に各ワード線がプ
ルダウン手段により前記負電圧にプリチャージされるよ
うにしたことを特徴とする半導体集積回路。1. A semiconductor comprising a pull-up means for raising the voltage of a word line and a pull-down means for lowering the voltage of the word line, and comprising a word line drive circuit provided for each word line. The integrated circuit is provided with a negative voltage generating circuit that outputs a negative voltage having an absolute value smaller than the absolute value of the threshold voltage when the pull-down means forms a current path, and the output of the negative voltage generating circuit is the power supply of the pull-down means. The semiconductor integrated circuit is characterized in that each word line is precharged to the negative voltage by the pull-down means before the voltage of the word line is raised by the pull-up means.
周期の矩形波を出力する発振回路と、この発振回路の出
力信号によりポンピング動作を遂行して負電圧を出力す
るチャージポンプ回路と、このチャージポンプ回路から
出力される負電圧のレベルを検出して発振回路の発振動
作を制御する電圧レベル検出回路と、から構成される請
求項１記載の半導体集積回路。2. An oscillation circuit in which a negative voltage generation circuit outputs a rectangular wave of a constant cycle by an oscillation operation, a charge pump circuit which performs a pumping operation by an output signal of the oscillation circuit and outputs a negative voltage, and The semiconductor integrated circuit according to claim 1, further comprising a voltage level detection circuit that detects the level of the negative voltage output from the charge pump circuit and controls the oscillation operation of the oscillation circuit.
れ、選択ワード線に駆動電圧を供給するワード線駆動回
路において、 正電圧レベルをもつ第１電源及び負電圧レベルをもつ第
２電源と、第１電源に対して電流通路の形成されるプル
アップ手段及び第２電源に対して電流通路の形成される
プルダウン手段とを備え、プルアップ手段とプルダウン
手段との接続点にワード線が接続されてワード線を第２
電源の負電圧レベルから第１電源の正電圧レベルへ上昇
させて駆動電圧とすることを特徴とするワード線駆動回
路。3. A word line drive circuit which is provided in a row decoder of a semiconductor integrated circuit and supplies a drive voltage to a selected word line, comprising: a first power supply having a positive voltage level and a second power supply having a negative voltage level; A pull-up means in which a current path is formed for one power source and a pull-down means in which a current path is formed for a second power source; and a word line is connected to a connection point between the pull-up means and the pull-down means. Second word line
A word line drive circuit, wherein a drive voltage is obtained by increasing a negative voltage level of a power supply to a positive voltage level of a first power supply.
ン手段における電流通路の形成のためのしきい電圧の絶
対値より小さくされている請求項３記載のワード線駆動
回路。4. The word line drive circuit according to claim 3, wherein the absolute value of the negative voltage level is made smaller than the absolute value of the threshold voltage for forming the current path in the pull-down means.
負電圧発生回路からの電源である請求項４記載のワード
線駆動回路。5. The word line drive circuit according to claim 4, wherein the second power supply is a power supply from a negative voltage generating circuit formed in the peripheral circuit region.
周期の矩形波を出力する発振回路と、この発振回路の出
力信号によりポンピング動作を遂行して第２電源として
の電圧を発生するチャージポンプ回路と、このチャージ
ポンプ回路から出力される電圧のレベルを検出して発振
回路の発振動作を制御する電圧レベル検出回路と、から
構成される請求項５記載のワード線駆動回路。6. An oscillating circuit in which a negative voltage generating circuit outputs a rectangular wave of a constant cycle by an oscillating operation, and a charge pump which performs a pumping operation by an output signal of the oscillating circuit to generate a voltage as a second power supply. 6. The word line drive circuit according to claim 5, comprising a circuit and a voltage level detection circuit that detects the level of the voltage output from the charge pump circuit and controls the oscillation operation of the oscillation circuit.
路において、 ワード線ブースティング電圧を電源とするプルアップト
ランジスタと、このプルアップトランジスタに直列接続
され、プルアップトランジスタに対し相補的にＯＮ・Ｏ
ＦＦ動作するプルダウントランジスタとを備えてなり、 周辺回路領域に形成された負電圧発生回路から出力さ
れ、プルダウントランジスタのしきい電圧の絶対値より
小さい絶対値をもつ負電圧がプルダウントランジスタの
電源として供給され、そしてプルアップトランジスタと
プルダウントランジスタとの接続部にワード線が接続さ
れるようになっていることを特徴とするワード線駆動回
路。7. A word line drive circuit in a semiconductor integrated circuit, comprising: a pull-up transistor using a word line boosting voltage as a power supply; and a pull-up transistor connected in series and ON / O complementary to the pull-up transistor.
A pull-down transistor that operates in FF mode is provided, and a negative voltage that is output from the negative voltage generation circuit formed in the peripheral circuit area and has an absolute value smaller than the absolute value of the threshold voltage of the pull-down transistor is supplied as the power source of the pull-down transistor. And a word line driving circuit connected to a connection portion of the pull-up transistor and the pull-down transistor.
電圧にプリチャージするようにした請求項７記載のワー
ド線駆動回路。8. The word line drive circuit according to claim 7, wherein all the word lines are precharged to a negative voltage during a read operation.
ダウン手段とを有してなり、ワード線選択時にプルアッ
プ手段により駆動電圧を供給するようにして各ワード線
ごとに１つずつ備えられたワード線駆動回路に対する電
源供給方法であって、 負電圧発生回路を用いてプルダウン手段の電流通路形成
のためのしきい電圧の絶対値より小さい絶対値をもつ負
電圧を発生し、そしてこの負電圧を各ワード線駆動回路
のプルダウン手段に対する電源として供給することで、
ワード線選択に際してすべてのワード線を前記負電圧で
プリチャージできるようにしたことを特徴とする電源供
給方法。9. Complementary pull-up means and pull-down means are provided, and a drive voltage is supplied by the pull-up means when a word line is selected, one for each word line. A method for supplying power to a word line driving circuit, wherein a negative voltage generating circuit is used to generate a negative voltage having an absolute value smaller than an absolute value of a threshold voltage for forming a current path of a pull-down means, and the negative voltage is generated. Is supplied as the power supply to the pull-down means of each word line drive circuit,
A power supply method, wherein all word lines can be precharged with the negative voltage when selecting the word line.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930005889A KR950009204B1 (en) | 1993-04-08 | 1993-04-08 | The circuit of word-line driver and the supply method of source voltage in semiconductor integrated circuit |
| KR1993P5889 | 1993-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309867A true JPH06309867A (en) | 1994-11-04 |
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ID=19353648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068720A Pending JPH06309867A (en) | 1993-04-08 | 1994-04-06 | Word line driving circuit for semiconductor integrated circuit and its power supply supply method |
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|---|---|
| JP (1) | JPH06309867A (en) |
| KR (1) | KR950009204B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002635A (en) * | 1997-09-03 | 1999-12-14 | Nec Corporation | Semiconductor memory device with control for auxiliary word lines for memory cell selection |
| US6249477B1 (en) | 1998-08-13 | 2001-06-19 | Nec Corporation | Semiconductor memory device |
| EP1176604A2 (en) * | 2000-05-26 | 2002-01-30 | Infineon Technologies AG | Method for testing a plurality of word lines in a semiconductor memory device |
| KR100406658B1 (en) * | 2000-05-22 | 2003-11-20 | 마쯔시다덴기산교 가부시키가이샤 | Semiconductor integrated circuit and method for testing the same, and recording apparatus and communicating apparatus having the semiconductor integrated circuit |
-
1993
- 1993-04-08 KR KR1019930005889A patent/KR950009204B1/en not_active IP Right Cessation
-
1994
- 1994-04-06 JP JP6068720A patent/JPH06309867A/en active Pending
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| KR100406658B1 (en) * | 2000-05-22 | 2003-11-20 | 마쯔시다덴기산교 가부시키가이샤 | Semiconductor integrated circuit and method for testing the same, and recording apparatus and communicating apparatus having the semiconductor integrated circuit |
| EP1176604A2 (en) * | 2000-05-26 | 2002-01-30 | Infineon Technologies AG | Method for testing a plurality of word lines in a semiconductor memory device |
| EP1176604A3 (en) * | 2000-05-26 | 2002-05-29 | Infineon Technologies AG | Method for testing a plurality of word lines in a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009204B1 (en) | 1995-08-16 |
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