KR100441433B1 - 평판 표시 장치 및 그 제조 방법 - Google Patents

평판 표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100441433B1
KR100441433B1 KR10-2001-0019639A KR20010019639A KR100441433B1 KR 100441433 B1 KR100441433 B1 KR 100441433B1 KR 20010019639 A KR20010019639 A KR 20010019639A KR 100441433 B1 KR100441433 B1 KR 100441433B1
Authority
KR
South Korea
Prior art keywords
electrode
source
gate
semiconductor layer
drain
Prior art date
Application number
KR10-2001-0019639A
Other languages
English (en)
Other versions
KR20020080201A (ko
Inventor
소우영
유경진
박상일
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR10-2001-0019639A priority Critical patent/KR100441433B1/ko
Priority to CNB021058199A priority patent/CN1215567C/zh
Priority to US10/120,425 priority patent/US6646308B2/en
Publication of KR20020080201A publication Critical patent/KR20020080201A/ko
Priority to US10/662,393 priority patent/US6805602B2/en
Application granted granted Critical
Publication of KR100441433B1 publication Critical patent/KR100441433B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 평판 표시장치에 관한 것으로, 투명한 금속과 소스/드레인 메탈을 차례대로 증착한 후에 투명한 금속과 소스/드레인 메탈을 하나의 마스크로 패터닝하여 평판 표시장치의 화소용 전극과 소스/드레인 전극을 한번에 형성하고, 소스/드레인 전극의 상부면에 게이트 절연막을 형성하고 드레인 전극의 외부로 화소용 전극을 노출시키기 위해서 게이트 절연막 중 화소용 전극과 대응되는 부분에 화소용 컨택홀을 형성하며, 게이트 절연막의 상부면 중에서 반도체층의 중앙과 대응되는 부분에 소정크기를 갖는 게이트 전극을 형성한다.
그러면, 소스/드레인 전극과 화소용 전극이 직접 접촉되고, 소스/드레인 전극이 반도체층이 직접 접촉되기 때문에 이들을 연결시키기 위해 컨택홀을 뚫는데 사용되던 마스크가 필요 없게 된다.
따라서, 평판 표시장치의 공정시간이 단축되고, 제조 공정 수가 줄어들어 제품의 수율이 향상될 수 있다.

Description

평판 표시 장치 및 그 제조 방법{flat panel display device and method for fabricating thereof}
본 발명은 평판 표시장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 박막 트랜지스터를 제조하는데 사용되는 마스크의 개수를 줄이고, 자기 정렬방식으로 오프 셋(또는 LDD)을 쉽게 형성하여 제품의 수율 및 신뢰성을 향상시키기 위한 평판 표시장치 및 그 제조 방법에 관한 것이다.
일반적으로 사용되고 있는 표시장치들 중의 하나인 음극선관(CRT:cathoderay tube)은 텔레비전을 비롯해서 계측기기, 정보 단말기기 등의 모니터에 주로 이용되고 있으나, CRT 자체의 무게와 크기로 인하여 전자 제품의 소형화, 경량화의 요구에 적극 대응할 수 없다.
이러한 CRT를 대체하기 위해 소형, 경량화의 장점을 가지고 있는 평판 표시 장치가 주목받고 있다. 평판 표시장치 중에서도 LCD 패널 내부에 주입된 액정의 전기 광학적 성질을 이용하여 정보를 표시하는 액정표시장치(Liquid Crystal Display) 및 전류의 흐름에 의해 유기 물질이 자체 발광하는 유기 전계 발광 표시장치 등이 활발하게 개발되고 있으며, 현대 사회가 정보 사회화 되어감에 따라 액정표시장치 및 유기 전계 발광 표시장치의 중요성은 점차 증대되는 추세에 있다.
최근에는 액정 표시장치의 뒤를 이은 차세대 평판 표시장치로 전류의 흐름에 의해 빛을 자체 발광시키는 유기 전계 발광 표시장치가 주목받고 있다. 이는 유기 전계 발광 소자는 스스로 발광하기 때문에 액정표시장치에서 필요한 백라이트 어셈블리가 필요 없고 액정표시장치보다 유기 전계 발광 표시장치를 경량화 박형화시킬 수 있으며, 시야각에도 제한이 없기 때문이다.
최근에는 이러한 장점을 갖는 유기 전계 발광 소자와 이를 구동시키는 박막 트랜지스터를 접목시킨 유기 전계 발광 표시장치의 개발이 활발히 진행되고 있다.
이와 같이 유기 전계 발광 소자와 스위칭 소자인 박막 트랜지스터(이하, TFT라 함)를 구비한 유기 전계 발광 표시소자는 크게 매트릭스 형태로 배열되는 신호선들과, 신호선들의 교차영역에 형성되는 제 1 및 제 2 TFT와, 충전용 캐패시터 및 빛을 자체적으로 발산하는 유기 전계 발광 소자로 구성된다.
여기서, 신호선들은 데이터선들과, 각 데이터선들에 평행하게 형성되는 전원인가선들 및 데이터선들과 전원인가선에 교차되도록 형성되는 게이트선들로 구성되고, 제 1 및 제 2 TFT는 크게 반도체층, 게이트 전극, 소스/드레인 전극으로 구성된다. 그리고, 충전용 캐패시터는 제 1 전극, 유전체 및 제 2 전극으로 구성되며, 유기 전계 발광 소자는 애노드 전극, 발광 소자층 및 캐소드 전극으로 구성된다.
이와 같이 구성된 유기 전계 발광 표시소자의 제조 방법을 도 1을 참조하여 설명하면 다음과 같다. 도 1은 제 2 TFT와 유기 전계 발광 소자만을 도시한 도면이다.
도 1에 도시된 바와 같이 먼저, 유리나 합성 수지 등으로 이루어진 투명한 기판(5) 상에 버퍼층(2)을 형성하고, 버퍼층(2)의 상부면에 실리콘을 도포한 후에 이를 패터닝하여 제 1 TFT와 제 2 TFT가 형성될 소정부분에 반도체층(10)을 형성한다. 그리고 반도체층(10)이 형성되면 반도체층(10)의 상부에 제 1 절연막(15)을 형성한다.
이후에, 제 1 절연막(15)의 상부면에 게이트 메탈을 증착시키고 이를 패터닝함으로써, 제 1 절연막(15)의 상부면 중에서 반도체층(10)과 대응되는 소정부분에 게이트 전극(20)을 형성하고, 충전용 캐패시터가 형성될 부분에 제 1 전극(도시 안됨)을 형성한다.
이어, 게이트 전극(20)을 마스크 삼아 게이트 전극(20)을 중심으로 반도체층(10)의 양쪽에 이온주입을 하여 반도체층(10)의 전기적 특성을 향상시킨다.
이와 같이 게이트 전극(20)을 기준으로 반도체층(10)의 양쪽에 이온이 주입되면 게이트 전극(20)의 상부에 제 2 절연막(30)을 도포하고, 제 2 절연막(30) 중에서 반도체층(10)의 양측 단부와 대응되는 부분과 제 1 전극의 일측단부와 대응되는 부분에 컨택홀을 형성함으로써, 반도체층(10)과 제 1 전극을 게이트 및 제 2 절연막(15,30)의 외부로 노출시킨다.
계속해서, 제 2 절연막(30)의 상부면에 소스/드레인 메탈을 증착시키고, 이를 패터닝하여 소스/드레인 전극(50,55) 및 제 2 전극(도시 안됨)을 형성한다. 여기서, 소스/드레인 메탈이 증착될 때 컨택홀이 채워지므로 소스/드레인 전극(50,55)과 반도체층(10)이 전기적으로 연결되고, 제 1 전극은 제 1 TFT의 드레인 전극과 전기적으로 연결된다. 그리고, 제 2 전극은 제 1 전극이 형성된 부분에 형성되며, 제 1 및 제 2 전극 사이에 형성된 제 2 절연막(30)이 충전용 캐패시터의 유전체 역할을 한다.
소스/드레인 전극(50,55) 및 제 2 전극이 형성되면, 이들 상부에 제 3 절연막(40)을 형성하고, 제 3 절연막(40) 중에서 제 2 TFT의 드레인 전극(55)과 대응되는 소정부분에만 컨택홀을 형성하여 제 2 TFT의 드레인 전극(55)의 소정 부분을 제 3 절연막(40)의 외부로 노출시킨다.
이후에, 투명한 금속을 제 3 절연막(40)의 상부면에 증착시킨 후에 투명한 금속을 패터닝하여 화소에서 유기 전계 발광 소자가 형성될 부분에 플러스 전원이 인가되는 애노드 전극(60)을 형성한다. 이때, 컨택홀을 통해서 제 2 TFT의 드레인 전극(55)과 애노드 전극(60)이 전기적으로 연결된다.
이와 같이 애노드 전극(60)이 형성되면, 애노드 전극(60)의 상부에 평탄화 절연막(70)을 형성하고, 평탄화 절연막(70) 중에서 애노드 전극(60)과 대응되는 부분에 소정 크기를 갖는 화소용 컨택홀을 형성하여 애노드 전극(60)을 평탄화 절연막(70)의 외부로 노출시킨다.
이후에, 화소용 컨택홀이 형성된 부분에 소정의 색을 갖는 유기 물질을 증착함으로써 전류의 흐름에 의해 적색, 녹색, 청색의 빛을 자체적으로 발산시키는 발광 소자층(80)을 형성한다.
이어, 발광 소자층(80)의 상부에 캐소드 메탈을 증착시켜 마이너스 전원이 공급되는 캐소드 전극(90)을 형성한다.
한편, 신호선들 중에서 게이트선은 게이트 전극(20)이 형성될 때 함께 형성되고, 데이터선들 및 전원인가선들은 소스/드레인 전극(50,55)이 형성될 때 함께 형성된다.
이러한 과정을 진행하여 TFT 및 유기 전계 발광 소자를 형성하려면 최소 7매의 마스크가 필요하다.
즉, 반도체층(10)을 형성하는 공정, 게이트 전극(20) 및 제 1 전극을 형성하는 공정, 제 1 절연막(15)과 제 2 절연막(30)의 소정부분에 컨택홀을 형성하는 공정, 소스/드레인 전극(50,55)과 제 2 전극을 형성하는 공정, 제 3 절연막(40)의 소정부분에 컨택홀을 형성하는 공정, 애노드 전극(60)을 형성하는 공정 및 평탄화 절연막(70)에 화소용 컨택홀을 형성하는 공정 등에서 마스크가 사용된다.
이와 같이 많은 개수의 마스크가 사용되고 제 1 내지 제 3 절연막(15,30,40)과 평탄화 절연막(70)을 뚫어 컨택홀 및 화소용 컨택홀을 형성하는 공정이 반드시 수반되기 때문에 유기 전계 발광 표시장치(1)의 공정 수 및 공정시간이 길어지고, 마스크 제작비용으로 인해 제품의 가격이 상승되는 문제점이 있다.
또한, 소스/드레인 전극(50,55)과 반도체층(10)의 접촉저항이 증가되는 문제점이 있다.
그리고, 반도체층(10)에 이온주입 공정을 진행할 경우 마스크로 사용되는 게이트 전극이 주입되는 이온으로 인해 손상되는 문제점이 있다.
또한, 도 1에 도시된 바와 같이 반도체층(10)의 이온주입 부분이 게이트 전극(20)의 측면과 너무 인접해 있기 때문에 TFT의 게이트 전극(20)이 오프되었을 때 누설되는 전류의 양이 많아진다.
이를 방지하기 위해서 종래에는 포토레지스트를 도포하고 이를 사진 식각하여 게이트 전극을 포토레지스트로 감싼 후에 이온주입 공정을 진행함으로써, 이온 주입된 영역과 게이트 전극의 측면을 소정간격 이격시켜 누설전류를 차단하는 오프 셋(off set) 영역을 형성하였다.
그러나, 이 방식으로 오프 셋 영역을 형성할 경우에 게이트 전극을 감싸는 포토레지스트를 노광하는 공정에서 마스크를 정확하게 정렬할 수 없어 게이트 전극을 기준으로 게이트 전극의 양쪽에 동일한 넓이의 포토레지스트를 형성하기 어렵다. 따라서 균일한 전기적 특성을 얻기 어렵다.
또한, 게이트 전극을 감싸는 포토레지스트를 패터닝하는데 또 하나의 마스크가 추가로 사용된다.
포토레지스트를 이용하여 오프 셋 영역을 형성할 때 발생되는 문제점을 해결하기 위해서 알루미늄으로 형성된 게이트 전극을 산화시켜 게이트 전극 위에 Al2O3막을 형성한 후에 이온을 주입함으로써, 게이트 전극의 측면과 이온 주입된 부분을 소정간격 이격시키는 오프 셋 영역을 형성한다.
그러나 게이트 전극의 상부면에 산화막을 형성하여 오프 셋 영역을 형성할 경우 게이트 전극을 산화시키는 설비가 추가적으로 필요하다.
따라서, 본 발명의 목적은 적어도 1개 이상의 TFT를 갖는 평판 표시 장치를 형성할 때 사용되는 마스크의 개수를 줄이는데 있다.
본 발명의 다른 목적은 이온주입 공정에서 전극들이 손상되는 것을 방지하는데 있다.
본 발명의 또 다른 목적은 새로운 설비 투자와 마스크의 사용 없이 자기 정렬 방식(전극의 양쪽 측면에 동일한 넓이의 도핑 차단막을 형성하는 방식)으로 반도체층에 간단하게 오프 셋 또는 LDD를 형성하여 누설 전류의 양을 최소화시키는데 있다.
본 발명의 또 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.
도 1은 종래의 유기 전계 발광 표시장치의 구조를 개략적으로 나타낸 단면도.
도 2는 본 발명에 의한 유기 전계 발광 표시장치의 구조를 개념적으로 도시한 개념도.
도 3은 도 2의 픽셀영역을 확대하여 개념적으로 도시한 요부 확대도.
도 4a와 도 4b는 본 발명에 의한 버퍼층과 반도체층을 형성하는 과정을 나타낸 단면도.
도 5는 본 발명에 의한 반도체층에 고농도의 P타입 이온을 주입하는 과정을 나타낸 단면도.
도 6a 및 도 6b는 본 발명에 의한 애노드 전극과 소스/드레인 전극 및 보호층과 제 2 전극을 형성하는 과정을 나타낸 단면도.
도 7a 및 도 7b는 본 발명에 의한 제 1 이온 차단벽을 형성하는 과정을 나타낸 단면도.
도 8은 본 발명에 의한 반도체층에 고농도의 N타입 이온을 주입하는 과정을 나타낸 단면도.
도 9는 본 발명에 의한 게이트 절연막 및 애노드 전극을 드레인 전극의 외부로 노출시키기 위해 게이트 절연막에 화소용 컨택홀을 형성하는 과정을 나타낸 단면도.
도 10a와 도 10b는 본 발명에 게이트 전극과 게이트 보호층 및 제 2 전극을 형성하는 과정을 나타낸 단면도.
도 11a와 도 11b는 본 발명에 의한 게이트 전극과 게이트 보호층의 측면에 제 2 이온 차단벽을 형성하고, 제 2 전극의 측면에 절연막을 형성하는 과정을 나타낸 단면도.
도 12는 도 3을 B-B선으로 절단하였을 때 나타나는 단면으로, 본 발명에 의한 발광 소자층과 캐소드 전극이 형성된 것을 도시한 도면이다.
도 13은 도 3을 ⅩⅡ-ⅩⅡ선으로 절단한 단면도.
도 14는 본 발명의 다른 실시예를 나타낸 단면도이다.
이와 같은 목적을 달성하기 위해서 본 발명은 기판의 상부면 소정부분에 반도체층을 형성하고, 반도체층의 상부면에 투명한 금속과 소스/드레인 메탈을 차례대로 증착하고 하나의 마스크를 이용하여 투명한 금속과 소스/드레인 메탈을 패터닝함으로 화소용 전극 및 반도체층의 양단과 화소용 전극과 직접 접촉되는 소스/드레인 전극을 형성하고, 소스/드레인 전극을 덮도록 소스/드레인 전극의 상부에 게이트 절연막을 형성하고, 화소용 전극과 대응되는 게이트 절연막의 소정부분에 컨택홀을 형성하여 화소용 전극을 드레인 전극의 외부로 노출시키며, 게이트 절연막의 상부면 중에서 반도체층의 중앙부분과 대응되는 부분에 게이트 전극을 형성한다.
이하, 적어도 하나 이상의 TFT를 갖는 평판 표시 장치들 중에서 빛을 자체적으로 발산하는 유기 전계 발광 표시소자를 예로 들어 그 구조 및 제조 방법에 대해서 첨부된 도면 도 1 내지 도 14를 참조하여 설명하면 다음과 같다.
본 발명에 의한 유기 전계 발광 표시장치(100)는 도 2와 도 3에 도시된 바와 같이 크게 빛을 투과시키는 기판(110)과, 기판(110)의 상부면에 매트릭스 형태로 배열되는 복수개의 신호선들(120,130,135)과, 신호선들(120,130,135)의 교차영역에 각각 형성되는 화소영역들(140)로 구성된다.
신호선들은 도 2에 도시된 바와 같이 데이터 전압을 인가하는 데이터선들(130)과, 각 데이터선들(130)에 인접하여 데이터선들(130)과 평행하게 형성되고 유기 전계 발광 표시장치(100)가 구동하는 동안에 항상 전원이 인가되는 전원인가선들(135) 및 데이터선들(130)과 전원인가선들(135)에 수직으로 교차되며 TFT 온/오프 신호를 인가하는 게이트선들(120)로 구성된다.
데이터선들(130)과 전원인가선들(135) 및 게이트선들(120)의 교차영역에 형성되는 각 화소영역들(140)의 내부에는 2개의 TFT(150,200)와 충전용 캐패시터(190) 및 빛을 자체적으로 발산하는 유기 전계 발광 소자(300)로 구성된다.
도 3에 도시된 바와 같이 2개의 TFT(150,200) 중 제 1 TFT(150)는 게이트선들(120)에 인접하여 형성되는 것으로, 유기 전계 발광 표시장치(100)가 한 프레임 동안 그 화상을 유지할 수 있도록 충전용 캐패시터(190)를 충전시키는 부분이다.
그리고, 제 2 TFT(200)는 충전용 캐패시터(190)와 전기적으로 연결되며, 위치적으로는 도 3에 도시된 바와 같이 충전용 캐패시터(190)의 하부에 형성되는 것으로, 유기 전계 발광 소자(300)를 구동시키는 전류를 제 2 TFT(200)에 공급하는 부분이다.
이러한, 제 1 TFT(150) 및 제 2 TFT(200)는 도 3과 도 12 및 도 13에 도시된 바와 같이 반도체층(160,210)과, 반도체층(160,210)의 양측 단부 소정부분에 투명한 금속과 함께 접촉되는 소스/드레인 전극(170,175)(230,235), 소스/드레인 전극(170,175)(230,235)의 상부면을 덮어 반도체층(160,210)에 이온을 주입할 때 이온으로부터 소스/드레인 전극(170,175)(230,235)을 보호하는 소스/드레인 보호층(240), 반도체층(160,210)과 접촉되는 소스/드레인 보호층(240)의 일측면으로부터 투명한 금속의 측면까지 감싸는 호 형상의 제 1 이온 차단벽(250), 소스/드레인 보호층(240)을 덮어 상부 전극과 소스/드레인 전극(170,175)(230,235)을 절연시키는 게이트 절연막(260), 게이트 절연막(260)의 상부면 중에서 상기반도체층(160,210)의 중앙과 대응되는 부분에 소정크기로 형성되는 게이트 전극(180,270), 게이트 전극(180,270)의 상부면을 덮으며 반도체층(160,210)에 이온을 주입할 때 이온으로부터 게이트 전극(180,270)을 보호하는 게이트 보호층(280) 및 게이트 보호층(280)의 양측면으로부터 게이트 전극(180,270)의 측면까지 감싸는 돔형상의 제 2 이온 차단벽(290)으로 구성된다.
여기서, 제 2 이온 차단벽(290)은 게이트 보호층(280)이 덮고 있지 않은 게이트 전극(270)의 측면을 감싸 게이트 보호층(280)의 상부에 형성되는 캐소드 전극(330)으로부터 게이트 전극(270)을 완전히 절연시킨다.
일예로 반도체층(160,210)은 도 12와 도 13에 도시된 바와 같이 3개의 영역으로 구분되는데, 게이트 전극(180,270) 및 제 2 이온 차단벽(290)과 대응되는 면적에 형성되는 제 1 영역(166,216)과, 제 1 이온 차단벽(250)과 제 2 이온 차단벽(290) 사이의 영역과 대응되는 면적에 형성되며 저농도 이온이 도핑된 저농도 도핑영역(164,214) 및 제 1 이온 차단벽(250)과 대응되는 부분으로부터 반도체층(160,210)의 단부까지의 면적에 형성되며 저농도 도핑영역(172b,214)보다 농도가 높은 고농도 이온이 주입된 고농도 도핑영역(162,212)으로 구분된다.
도면에 도시되지는 않았지만 다른 예로 반도체층(160,210)은 게이트 전극(180,270)과 대응되는 면적에 형성되는 제 1 영역과, 게이트 전극(180,270)의 측면으로부터 제 1 이온 차단벽(250)까지의 영역과 대응되는 면적에 형성되는 오프 셋 영역 및 제 1 이온 차단벽(250)으로부터 반도체층(160,210)의 단부까지의 면적에 형성되며 이온이 주입된 도핑영역으로 구분된다.
여기서, 저농도 도핑영역(164,214)과 오프 셋 영역은 게이트 전극(180,270)의 측면과 고농도 도핑영역(162,212) 또는 도핑영역을 소정간격 이격시켜 게이트 전극(180,270)이 오프되었을 때 누설전류를 차단하는 역할을 한다.
한편, 충전용 캐패시터(190)는 도 3에 도시된 바와 같이 제 1 TFT(150)와 제 2 TFT(200) 사이의 소정 공간에 형성되는 것으로, 한 프레임 동안 제 2 TFT(200)를 구동시키는데 필요한 구동전압을 유지한다. 이러한, 충전용 캐패시터(190)는 도 13에 도시된 바와 같이 크게 소스/드레인 전극(170,175)(230,235)과 함께 형성되며 제 1 TFT(150)의 드레인 전극(175)에 연결되는 제 1 전극(193), 제 1 전극(193)의 상부면에 소스/드레인 보호층(240)과 함께 형성되는 유전층(195; 도 13참조) 및 유전층(195)의 상부면에 게이트 전극(180,270)과 함께 형성되며 컨택홀을 통해 전원인가선(135)과 연결되는 제 2 전극(197)과, 게이트 보호층(280)제 2 이온 차단벽(290)과 함께 형성되며 캐소드 전극(330)으로부터 제 2 전극(197)을 절연시키기 위해 제 2 전극(197)의 상부면과 측면을 감싸는 절연막으로 구성된다.
마지막으로, 유기 전계 발광 소자(300)는 화소영역(140) 중에서 제 1 및 제 2 TFT(150,200)와 충전용 캐패시터(190)가 형성된 영역을 제외한 나머지 영역에 형성되는 것으로, 전류의 흐름에 의해 적색, 녹색, 청색의 빛을 자체적으로 발산시켜 소정의 화상 정보를 표시하는 부분이다. 이러한, 유기 전계 발광 소자(100)는 도 3과 도 12에 도시된 바와 같이 제 2 TFT(200)의 드레인 전극(235)의 하부면에 형성되어 드레인 전극(235)과 직접 연결되며 제 2 TFT(200)로부터 플러스 전원을 공급받는 애노드 전극(310), 화소영역(140)을 덮으며 마이너스 전원이 공급되는 캐소드전극(330; 도 12참조) 및 애노드 전극(310)과 캐소드 전극(330) 사이에 형성되어 전류의 흐름에 의해 소정 색의 빛을 발산하는 발광 소자층(320)으로 구성된다.
바람직하게, 본 발명에 의한 유기 전계 발광 표시소자(100)에는 제 1, 제 2 TFT(150,200) 및 충전용 캐패시터(190)를 외부환경으로부터 보호하기 위한 평탄화 보호막(340)이 도 14에 도시된 바와 같이 게이트 절연막(260), 게이트 보호층(280) 및 제 2 전극(193)의 상부면을 덮도록 더 형성될 수도 있다.
이와 같이 평탄화 보호막(340)이 형성된 경우, 평탄화 보호막(340) 중에서 애노드 전극(310)과 대응되는 소정부분에 화소용 컨택홀이 형성되고, 화소용 컨택홀에 발광 소자층(320)이 형성되며, 발광 소자층(320)과 평탄화 보호막(340)을 덮도록 캐소드 전극(330)이 형성된다.
이와 같이 구성된 유기 전계 발광 표시장치의 제조 방법을 첨부된 도면 도 4 내지 도 13을 참조하여 설명하면 다음과 같다.
도 4 내지 도 12는 도 3을 B-B선으로 절단하였을 때 나타나는 제 2 TFT와 유기 전계 발광 소자의 제조 과정을 도시한 것이고, 도 13은 도 3을 ⅩⅡ-ⅩⅡ선을 따라 절단한 도면으로, 이하 제 2 TFT와 유기 전계 발광 소자의 제조 과정을 중심으로 설명하며, 도면 번호도 제 2 TFT와 유기 전계 발광 소자를 중심으로 부여한다.
먼저, 도 4a에 도시된 바와 같이 기판(110)의 상부면 전체에 SIO2물질과 비정질 실리콘을 차례대로 도포한 후에 소정의 공정을 거쳐 비정질 실리콘을 폴리 실리콘(poly-Si; 210a)으로 만들고, 도 4b에 도시된 바와 같이 폴리 실리콘(210a)을 패터닝하여 제 1 TFT(150)와 제 2 TFT(200)가 형성될 소정부부에만 반도체층(210)을 형성한다.
여기서, 기판(110)의 상부면에 도포된 SIO2물질은 절연기판에서 발생되는 나트륨 이온과 같은 불순물들이 반도체층(210)으로 유입되는 것을 차단시켜 주는 버퍼층(202)이 된다.
반도체층(210)이 형성되면, 반도체층(210)의 전기적 특성을 향상시키기 위해서 도 5에 도시된 바와 같이 예를 들어, 고농도의 P타입 이온을 반도체층(210)의 전면에 도핑시킨다.
이후에 도 6a에 도시된 바와 반도체층(210)이 형성된 기판(110)의 전면에 투명한 금속(310a)과 소스/드레인 메탈(230a) 및 소정의 절연물질(240a)을 차례대로 증착시킨다. 이어, 도 6b에 도시된 바와 같이 반도체층(210)의 중앙부분 소정영역이 외부로 노출되도록 절연물질(240a)과 소스/드레인 메탈(230a) 및 투명한 금속(310a)을 차례대로 패터닝한다.
여기서, 소스/드레인 메탈(230a)을 패터닝하면 도 6b에 도시된 바와 같이 반도체층(210)의 일측단부 소정부분으로부터 전원인가선(135)까지 연장되는 소스 전극(230)과, 반도체층(210)의 타측단부 소정부분으로부터 유기 전계 발광 소자(300)가 형성되는 소정부분까지 연장되는 드레인 전극(235)이 형성된다.
또한, 제 1 TFT(150)가 형성되는 부분에도 도 13에 도시된 바와 같이 제 1TFT(150)의 소스/드레인 전극(170,175)이 형성되는데, 제 1 TFT(150)의 소스 전극(170)은 반도체층(160)의 일측단부로부터 데이터선(130)까지 연장되며, 제 1 TFT(150)의 드레인 전극(175)은 반도체층(160)의 타측단부로부터 충전용 캐패시터(190)까지 연장된다.
패터닝된 소스/드레인 메탈(230a)은 소스/드레인 전극(170,175)(230,235)과 함께 도 3과 도13에 도시된 바와 같이 제 1 TFT(150)의 드레인 전극(175)으로부터 연장되는 제 1 전극(193)을 형성한다.
한편, 절연물질(240a)과 투명한 금속은(310a)은 소스/드레인 메탈(230a)과 동일한 형태로 패터닝되는데, 패터닝되어 소스/드레인 전극(170,175)(230,235)을 덮는 절연물질(240a)은 이온의 충돌로부터 소스/드레인 전극(170,175)(230,235)을 보호하는 소스/드레인 보호층(240)이 되며, 제 1 전극(193)을 덮는 절연물질(240a)은 유전층(195)이 된다. 또한, 패터닝된 투명한 금속(310a) 중에서 제 2 TFT(200)의 드레인 전극(235) 하부면에 패터닝된 투명한 금속(310a)의 일부분은 후속공정에서 애노드 전극(310; 도 12참조)이 된다.
바람직하게, 투명한 금속(310a)은 ITO 금속이거나 IZO 금속이다.
이와 같이 소스/드레인 전극(170,175)(230,235)과 소스/드레인 보호층(240)이 형성되면, 도 7a에 도시된 바와 같이 기판(110)의 전면에 소정의 절연물질(250a)을 도포한 후에 절연물질(250a)을 식각한다.
그러면, 소스/드레인 보호층(240)의 상부면과 반도체층(210)의 상부면에 도포된 절연물질(250a)의 두께보다 소스/드레인 보호층(240)의 측벽을 따라 도포되는절연물질(250a)의 두께가 더 두껍게 도포되는 스텝 커버리지로 인해 절연물질(250a)이 비등방성으로 식각된다. 따라서, 절연물질(250a)을 식각하면, 도 7b에 도시된 바와 같이 반도체층(210)과 접하는 소스/드레인 보호층(240)의 일측면으로부터 소스/드레인 전극(230,235)의 일측면에만 절연물질(250a)이 남아 제 1 이온 차단벽(250)을 형성하게 된다.
절연물질(250a)이 식각되어 소스/드레인 보호층(240)의 일측면에서부터 소스/드레인 전극(230,235)의 일측면을 감싸는 제 1 이온 차단벽(250)이 형성되면, 반도체층(210)에 주입된 P타입 이온의 농도와 동일한 농도를 갖는 N타입 이온을 도 8에 도시된 바와 같이 소스/드레인 전극(230,235)과 제 1 이온 차단벽(250)의 외부로 노출된 반도체층(210)에 주입한다.
그러면, 고농도의 P타입 이온으로 도핑된 반도체층(210)이 주입된 N타입 이온에 의해 중화(상쇄)되어 전기적으로는 이온이 도핑되지 않은 상태와 동일한 상태가 된다. 그러므로, 반도체층(210) 중에서 소스/드레인 전극(230,235)과 제 1 이온 차단벽(250)이 덮고 있는 부분에 고농도 도핑영역(212)이 만들어진다.
여기서, 제 1 이온 차단벽(250)은 고농도 도핑영역의 면적을 제어하기 위해 형성되는 것으로, 제 1 이온 차단벽(250)을 형성하는 공정을 생략하고 반도체층(210)에 고농도의 P타입 이온을 주입하는 공정을 진행하여도 무방하다.
상술한 N타입 이온 주입 공정에서 소스/드레인 보호층(240)이 소스/드레인 전극(230,235)을 보호하여 주입되는 이온 입자들의 충돌로 인해 소스/드레인 전극(230,235)에 힐락이나 크랙 같은 불량이 발생되는 것을 방지한다.
N타입의 이온 주입이 완료되면, 소스/드레인 보호층(240)과 반도체층(210)을 덮도록 기판(110)의 전면에 절연물질을 도포하여 게이트 절연막(260)을 형성한다. 여기서, 제 1 전극의 상부에 도포되는 게이트 절연막(260)은 소스/드레인 보호층(250)을 형성하는 절연물질(250a)과 함께 유전층(195)이 된다.
이와 같이 게이트 절연막(250)이 형성되면, 도 9에 도시된 바와 같이 게이트 절연막(260) 중에서 유기 전계 발광소자(300)가 형성될 부분에 화소용 컨택홀(265)을 형성하여 게이트 절연막(260)과 제 2 TFT(200)의 드레인 전극(235)의 외부로 투명한 금속(310a)을 노출시키는데, 이 부분이 앞에서 설명한 애노드 전극(310)이 된다.
한편, 화소용 컨택홀(265)을 형성할 때 도 3에 도시된 바와 같이 제 1 전극(193)과 대응되는 소정부분과 도 13에 도시된 바와 같이 전원인가선(135)의 소정부분에 컨택홀도 함께 형성한다.
게이트 절연막(260)에 화소용 컨택홀(265)을 포함한 복수개의 컨택홀들이 형성되면, 도 10a에 도시된 바와 같이 게이트 절연막(260)의 상부면에 게이트 메탈(270a)과 소정의 절연물질(280a)을 차례대로 적층시킨다. 이후에, 도 10b에 도시된 바와 같이 절연물질(280a)과 게이트 메탈(270a)을 패터닝하여 반도체층(210)의 중앙과 대응되는 부분에 게이트 전극(270)과 게이트 보호층(280)을 형성하고, 도 13에 도시된 바와 같이 제 1 전극(193)과 대응되는 부분에 제 2 전극(197)을 형성한다.
여기서, 제 2 TFT의 게이트 전극(270)은 게이트 절연막(260) 중 제 1전극(193)과 대응되는 부분에 형성된 컨택홀을 통해서 제 1 전극(193)과 연결되며, 제 2 전극(197)은 게이트 절연막(260) 중에서 전원인가선(135)과 대응되는 부분에 형성된 컨택홀을 통해서 전원인가선(135)과 연결된다.
게이트 전극(270)과 게이트 보호층(280) 및 제 2 전극(197)이 패터닝되면, 도 11a에 도시된 바와 같이 게이트 보호층(280)의 상부에 소정의 절연물질(290a)을 도포한 후에 절연물질(290a)을 식각한다. 그러면, 게이트 보호층(280)의 상부면과 게이트 절연막(260)의 상부면에 도포된 절연물질(290a)의 두께보다 게이트 전극(270) 및 게이트 보호층(285)의 측면에 도포되는 절연물질(290a)의 두께가 더 두껍게 형성되는 스텝 커버리지로 인해 절연물질(290a)이 비등방성으로 식각된다. 따라서, 도 11b에 도시된 바와 같이 게이트 보호층(280) 및 게이트 전극(270)의 측면과, 제 2 전극(197)의 측면 및 화소용 컨택홀(265)의 측면에만 절연물질(290a)이 돔 형상으로 남는다. 여기서, 게이트 보호층(280)을 포함하여 게이트 전극(270)의 측면을 감싸는 절연물질(290a)은 반도체층(210)에 이온이 주입되는 것을 차단함과 아울러 상부전극과 게이트 전극(270)을 절연시키는 제 2 이온 차단벽(290)이 되고, 제 2 전극(197)의 측면에 형성된 절연물질(290a)과 게이트 보호층(280)을 형성하는 절연물질(290a)은 상부전극과 제 2 전극(197)을 전기적으로 절연시키는 절연막이 된다.
제 2 이온 차단벽(290)이 형성되면, 도 11b에 도시된 바와 같이 반도체층(210)에 저농도의 P타입 이온을 주입하여 반도체층(210) 중에서 제 1 이온 차단벽(250)과 제 2 이온 차단벽(290) 사이와 대응되는 면적에 저농도도핑영역(214)을 형성한다.
여기서, 제 2 이온 차단벽(290)은 게이트 전극(270)과 제 2 전극(197)을 상부전극으로부터 절연시켜주는 역할도 함께 수행한다.
상술한 저농도의 P타입 이온 주입 공정에서 게이트 보호층(280)이 게이트 전극(270)을 보호하여 주입되는 이온 입자들의 충돌로 인해 게이트 전극(270)에 힐락이나 크랙 같은 불량이 발생되는 것을 방지한다.
바람직하게는 저농도의 P타입 이온의 주입공정은 진행하지 않고 앞에서 설명한 고농도의 P타입 이온과, 고농도의 N타입 이온을 반도체층(210)에 주입하는 공정만 진행하여도 무방하다. 그러면, 반도체층(210)은 게이트 전극(270)과 대응되는 부분에 형성되는 제 1 영역, 제 2 이온 차단벽(290)의 측면과 제 1 이온 차단벽(250) 사이의 영역과 대응되는 부분에 형성되는 오프 셋 영역 및 제 1 이온 차단벽(250)과 소스/드레인 전극이 덮고 있는 부분에 형성되는 도핑영역으로 구분된다.
한편, 반도체층(210) 중에서 제 1 이온 차단벽(250)과 제 2 이온 차단벽(290) 사이의 영역에 저농도의 P타입 이온이 주입되면, 도 12에 도시된 바와 같이 화소용 컨택홀(265)에 전류의 흐름에 의해 소정 색의 빛을 발산하는 유기 물질을 도포하여 발광 소자층(320)을 형성한다.
도 12에는 상세하게 도시되어 있지 않지만 발광 소자층(310)은 정공 수송층과 발광층 및 전자 수송층으로 구성된다.
여기서, 정공 수송층은 애노드 전극(310)으로부터 주입된 정공을 발광층으로전달하고, 전자 수송층은 후술될 캐소드 전극에서 주입된 전자를 발광층으로 전달하며, 발광층은 수송된 정공과 전자를 재결합시켜 빛을 발산시킨다. 즉, 정공과 전자가 재결합하면 발광층을 형성하는 유기 분자들이 여기되면서 여기자가 방사되고, 방사된 여기자가 비활성화되면서 발광층으로부터 빛이 발산되는 것이다.
이러한 구성을 갖는 발광 소자층(320)이 형성되면, 기판(110)의 전면을 덮도록 발광 소자층(320)의 상부에 애노드 전극(310)보다 일함수가 작은 캐소드 메탈을 증착함으로써, 마이너스 전원이 인가되어 발광 소자층(320)에 전자를 공급하는 캐소드 전극(330)을 형성한다.
한편, 앞에서 설명한 신호선들 중에서 게이트선들(120)은 게이트 전극(270)이 형성될 때 함께 형성되고, 데이터선들(130) 및 전원인가선들(135)은 소스/드레인 전극(230,235)이 형성될 때 함께 형성된다.
이상에서 설명한 과정을 거쳐 유기 전계 발광 표시장치(100)를 제조할 경우에, 반도체층(160,210)의 상부면에 애노드 전극(310; 액정표시장치에서는 화소전극이 된다.)과 소스/드레인 전극(170,175)(230,235)이 한꺼번에 형성되기 때문에 반도체층(160,210)과 소스/드레인 전극(170,175)(230,235)을 전기적으로 연결시키기 위한 컨택홀 형성 공정과, 드레인 전극(175,235)과 애노드 전극(310)을 연결시키기 위한 컨택홀 형성공정이 생략된다. 따라서, 본 발명을 적용하여 유기 전계 발광 표시장치(100)를 제조할 경우에 총 4매의 마스크가 사용된다.
즉, 반도체층(160,210)을 형성하는 공정, 소스/드레인 전극(170,175)(230,235)과 소스/드레인 보호층(240) 및 제 1 전극(193)을 형성하는공정, 게이트 절연막(260)에 화소용 컨택홀(265)을 포함한 복수개의 컨택홀을 형성하는 공정 및 게이트 전극(180,270)과 게이트 보호층(280) 및 제 2 전극(197)을 형성하는 공정에서 마스크가 사용된다.
한편, 도 14에 도시된 바와 같이 제 1 및 제 2 TFT(150,200)와 충전용 캐패시터(190)를 덮어 외부환경으로부터 이들을 보호하기 위해 평탄화 보호막(340)을 형성하는 경우에는 평탄화 보호막(340)의 외부로 애노드 전극(310)을 노출시키기 위한 화소용 컨택홀을 추가로 형성해야 하기 때문에 5매의 마스크가 사용된다.
여기서, 유기 전계 발광 표시장치에 평판화 보호막(340)을 형성할 경우 제 2 이온 차단벽(290)을 형성하는 공정을 생략하여도 무방하다.
이상에서 설명한 바와 같이 본 발명에서는 소스/드레인 전극과 평판 표시장치의 화소용 전극이 한꺼번에 패터닝되고, 소스/드레인 전극이 반도체층의 상부면에 곧바로 형성되기 때문에 마스크의 개수가 줄어든다. 따라서, 평판 표시장치의 공정시간이 단축되고, 제조 공정 수가 줄어들어 제품의 수율을 향상시킬 수 있는 효과가 있다.
또한, 소스/드레인 전극의 상부면과 게이트 전극의 상부면에 보호층이 형성되므로, 반도체층의 전기적 특성을 향상시키기 위해서 반도체층에 이온을 주입하는 공정에서 이온의 충돌에 의해 소스/드레인 전극과 게이트 전극이 손상되는 것을 방지할 수 있는 효과가 있다.
그리고, 소정 막의 스텝 커버리지에 의한 식각차를 이용하여 이온 방지벽을자기정렬 방식으로 형성하므로 추가적인 설비 및 마스크 공정 없이 누설전류를 방지하는 오프셋 및 LDD를 쉽게 형성할 수 있는 효과가 있다.

Claims (19)

  1. 기판 상에 매트릭스 형태로 배열되는 신호선들과, 상기 신호선들의 교차영역에 형성되어 정보를 표시하는 화소영역 및 상기 화소영역 내에 형성되며 상기 신호선들과 전기적으로 연결되는 적어도 1개 이상 형성되는 TFT 및 상기 TFT와 전기적으로 연결되어 빛을 투과시키는 화소용 전극을 포함하는 평판 표시 장치에 있어서,
    상기 TFT는
    상기 신호선들과 인접한 상기 화소영역의 소정부분에 형성되는 반도체층;
    상기 반도체층의 양측 단부 각각에 상기 화소용 전극을 형성하는 금속과 함께 형성되고, 상기 신호선들 및 상기 화소용 전극에 연결되는 소스/드레인 전극;
    상기 소스/드레인 전극을 덮으며 상기 반도체층과 상기 소스/드레인 전극을 상부전극을 절연시키는 게이트 절연막;
    상기 게이트 절연막 중의 상부면 중에서 상기 반도체층의 중앙부분과 대응되는 부분에 소정크기로 형성되는 게이트 전극을 포함하며,
    상기 화소용 전극은 상기 게이트 절연막 중 상기 드레인 전극의 소정부분에 형성되어 상기 화소용 전극을 형성하는 금속을 상기 드레인 전극과 상기 게이트 절연막의 외부로 노출시키는 화소용 컨택홀에 의해 형성되는 것을 특징으로 하는 평판 표시 장치.
  2. 기판 상에 매트릭스 형태로 배열되는 게이트선들과 데이터선들 및 전원인가선들로 구성되는 신호선들과, 상기 신호선들의 교차영역에 형성되어 정보를 표시하는 화소영역 및 상기 화소영역 내에 형성되며 상기 신호선들과 전기적으로 연결되는 제 1, 제 2 TFT와, 상기 제 1, 제 2 TFT와 전기적으로 연결되는 충전용 캐패시터 및 상기 제 2 TFT와 전기적으로 연결되며 전류의 흐름에 의해 빛을 자체적으로 발산하는 유기 전계 발광 표시 소자를 포함하는 평판 표시 장치에 있어서,
    상기 제 1 및 제 2 TFT는
    상기 신호선들과 인접한 상기 화소영역의 소정부분에 형성되는 반도체층;
    상기 반도체층의 양측 단부 각각에 투명한 금속과 함께 형성되고, 상기 신호선들과 상기 유기 전계 발광 소자 및 충전용 캐패시터에 전기적으로 연결되는 소스/드레인 전극;
    상기 소스/드레인 전극을 덮으며 상기 반도체층과 상기 소스/드레인 전극을 상부전극을 절연시키며 화소용 컨택홀을 포함한 복수개의 컨택홀이 형성되는 게이트 절연막;
    상기 게이트 절연막 중의 상부면 중에서 상기 반도체층의 중앙부분과 대응되는 부분에 소정크기로 형성되는 게이트 전극 및
    상기 게이트 전극을 감싸는 절연막을 포함하며,
    상기 충전용 캐패시터는
    상기 제 1 TFT의 드레인 전극과 일체로 형성되며 상기 컨택홀을 통해 상기 제 2 TFT의 게이트 전극이 연결되는 제 1 전극;
    상기 제 1 전극의 상부면에 절연물질로 형성되는 유전층 및
    상기 유전층의 상부면에 상기 게이트 전극과 함께 형성되며, 상기 컨택홀을 통해 상기 전원인가선에 연결되는 제 2 전극 및
    상기 제 2 전극을 감싸는 절연막으로 구성되며,
    상기 유기 전계 발광 소자는
    상기 소스/드레인 전극의 하부면에 상기 투명한 금속으로 형성되며, 상기 제 2 TFT의 드레인 전극의 소정부분과 대응되는 부분에 형성된 상기 화소용 컨택홀을 통해 상기 제 2 TFT의 드레인 전극의 외부로 노출되는 애노드 전극;
    상기 화소용 컨택홀에 형성되어 상기 애노드 전극과 접촉되며, 전류의 흐름에 의해 소정 색의 빛을 발광시키는 발광 소자층 및
    상기 발광 소자층의 상부면에 형성되는 캐소드 전극을 포함하는 것을 특징으로 하는 평판 표시 장치.
  3. 제 2 항에 있어서, 상기 반도체층은
    상기 게이트 전극과 대응되는 부분에 형성되는 제 1 영역;
    상기 소스/드레인 전극이 접촉되는 부분과 대응되는 영역에 형성되며 이온이 주입되는 도핑영역 및
    상기 게이트 전극의 측면으로부터 상기 소스/드레인 전극의 측면까지의 영역과 대응되는 부분에 형성되어 상기 게이트 전극의 측면과 상기 도핑영역을 소정간격 이격시키는 오프 셋 영역으로 나누어지는 것을 특징으로 하는 평판 표시장치.
  4. 제 2 항에 있어서, 상기 반도체층은
    상기 게이트 전극과 대응되는 부분에 형성되는 제 1 영역;
    상기 소스/드레인 전극이 접촉되는 부분과 대응되는 영역에 형성되며 고농도의 이온이 주입된 고농도 도핑영역 및
    상기 게이트 전극의 측면으로부터 상기 소스/드레인 전극의 측면까지의 영역과 대응되는 부분에 형성되며, 저농도 이온이 도핑되어 누설전류가 발생되는 것을 방지하는 저농도 도핑영역으로 나누어지는 것을 특징으로 하는 평판 표시장치.
  5. 제 3 또는 제 4 항에 있어서, 상기 반도체층에서 각 영역의 면적을 제어하고 상기 게이트 전극과 상기 제 2 전극을 상기 캐소드 전극과 절연시키기 위해서 상기 반도체층과 접하는 상기 소스/드레인 전극의 측면을 감싸는 제 1 이온 차단벽과 상기 게이트 전극의 양측면을 감싸는 제 2 이온 차단벽이 더 형성되는 것을 특징으로 하는 평판 표시 장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 차단벽이 형성된 경우에
    상기 제 1 영역은 상기 제 2 이온 차단벽을 포함한 상기 게이트 전극과 대응되는 부분에 형성되고,
    상기 오프셋 영역과 상기 저농도 도핑영역은 상기 제 2 이온 차단벽으로부터 상기 제 1 이온 차단벽까지의 영역과 대응되는 부분에 형성되며,
    상기 도핑영역과 상기 고농도 도핑영역은 상기 제 1 이온 차단벽과 대응되는부분으로부터 상기 반도체층의 단부까지의 영역에 형성되는 것을 특징으로 하는 평판 표시장치.
  7. 제 3 항 또는 제 4 항에 있어서, 상기 반도체층에 주입되는 이온의 충돌에 의해 상기 소스/드레인 전극과 상기 게이트 전극이 손상되는 것을 방지하기 위해서 상기 소스/드레인 전극의 상부면과 상기 게이트전극의 상부면에는 보호층이 더 형성되는 것을 특징으로 하는 평판 표시 장치.
  8. 제 2 항에 있어서, 상기 유전층은 상기 소스/드레인 전극을 보호하는 보호층을 형성하는 물질과 상기 게이트 절연막으로 형성되는 것을 특징으로 하는 평판 표시 장치.
  9. 제 2 항에 있어서, 상기 게이트 전극과 상기 제 2 전극과 상기 보호층이 형성된 상기 기판의 전면에는 상기 제 1 및 제 2 TFT와 상기 충전용 캐패시터를 외부환경으로부터 보호하기 위한 보호막이 더 형성되며, 상기 보호막 중에서 상기 화소용 컨택홀과 대응되는 부분에는 컨택홀이 형성되는 것을 특징으로 하는 평판 표시 장치.
  10. 신호선들과, 적어도 1개 이상의 TFT 및 화소용 전극을 구비하는 평판 표시 장치의 제조방법에 있어서,
    기판의 상부면에 도포된 폴리 실리콘을 패터닝하여 상기 신호선들과 인접한 부분에 반도체층을 형성하는 단계;
    상기 반도체층이 형성된 상기 기판의 전면에 투명한 금속과 소스/드레인 메탈을 차례대로 증착하고, 상기 소스/드레인 메탈과 상기 투명한 금속을 패터닝하여 상기 화소용 전극과, 상기 반도체층의 양단부 소정부분과 상기 화소용 전극에 직접 접촉되는 소스/드레인 전극을 형성하는 단계;
    상기 소스/드레인 전극이 형성된 기판의 전면에 소정의 절연물질을 도포하여 상기 소스/드레인 전극과 상부 전극을 절연시키는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 소정부분에 화소용 컨택홀을 형성하여 상기 드레인 전극과 상기 게이트 절연막의 외부로 상기 화소용 전극을 노출시키는 단계;
    상기 게이트 절연막의 상부면에 게이트 메탈을 증착시키고, 상기 게이트 메탈을 패터닝하여 상기 게이트 절연막의 상부면 중 상기 반도체층의 중앙과 대응되는 부분에 소정크기를 갖는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조방법.
  11. 제 10 항에 있어서, 상기 TFT와 상기 신호선들을 외부환경으로부터 보호하기 위해서 상기 게이트 전극이 형성된 기판의 전면에 소정의 절연물질을 도포하여 보호막을 형성하는 공정과, 상기 보호막 중에서 상기 화소용 전극과 대응되는 부분에 상기 화소용 전극을 상기 보호막의 외부로 노출시키기 위한 컨택홀을 형성하는 공정을 더 진행하는 것을 특징으로 하는 평판 표시장치의 제조 방법.
  12. 게이트선들과 데이터선들 및 전원인가선들로 구성되는 신호선들과, 제 1, 제 2 TFT와, 충전용 캐패시터 및 유기 전계 발광 표시 소자를 구비하는 평판 표시 장치의 제조방법에 있어서,
    상기 기판의 상부면에 도포된 폴리 실리콘을 패터닝하여 상기 제 1 TFT가 형성될 부분과 상기 제 2 TFT가 형성될 부분 각각에 반도체층을 형성하는 단계;
    상기 반도체층이 형성된 상기 기판의 전면에 투명한 금속과 소스/드레인 메탈을 차례대로 증착하고, 상기 소스/드레인 메탈과 상기 투명한 금속을 패터닝하여 상기 제 1 전극과, 애노드 전극 및 각 상기 반도체층의 양단부 소정부분과 상기 애노드 전극 및 제 1 전극에 직접 접촉되는 소스/드레인 전극을 형성하는 단계;
    상기 소스/드레인 전극과 상기 제 1 전극이 형성된 기판의 전면에 소정의 절연물질을 증착하여 상기 소스/드레인 전극과 상기 제 1 전극을 상부전극과 절연시키고 상기 충전용 캐패시터의 유전체로 사용되는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 중에서 상기 제 2 TFT의 드레인 전극과 대응되는 소정부분에 화소용 컨택홀을 형성하여 상기 제 2 TFT의 드레인 전극의 외부로 상기 애노드 전극을 노출시키고, 상기 제 1 전극과 대응되는 소정부분 및 상기 전원인가선과 대응되는 소정부분에 컨택홀을 형성하는 단계;
    상기 게이트 절연막의 상부면에 게이트 메탈을 증착시키고 상기 게이트 메탈을 패터닝하여 상기 반도체층과 대응되는 소정부분에 상기 제 1 TFT의 게이트 전극과 상기 컨택홀을 통해 상기 제 1 전극과 연결되는 상기 제 2 TFT의 게이트 전극을형성하고, 상기 제 1 전극과 대응되는 부분에 컨택홀을 통해 상기 전원인가선과 연결되는 제 2 전극을 형성하는 단계;
    상기 게이트 전극과 상기 제 2 전극의 상부면에 소정의 절연물질을 도포하여 상기 절연물질로 상기 게이트 전극과 상기 제 2 전극을 감싸는 단계;
    상기 화소용 컨택홀에 소정 색의 빛을 발광시키는 유기 물질을 도포하여 발광 소자층을 형성하는 단계;
    상기 발광 소자층을 덮도록 상기 발광 소자층의 상부에 캐소드 메탈을 증착하여 캐소드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 반도체층을 게이트 전극과 대응되는 부분에 형성되는 제 1 영역과, 누설 전류를 차단하는 오프셋 영역 및 도핑영역으로 분할하기 위해서
    상기 소스/드레인 전극을 형성하는 전 단계에서 상기 반도체층에 제 1 이온을 주입하는 공정이 더 진행되고,
    상기 소스/드레인 전극을 형성하는 후에 상기 소스/드레인 전극의 외부로 노출된 상기 반도체층을 전기적으로 이온이 도핑되지 않은 상태로 만들기 위해서 상기 제 1 이온과 동일한 농도를 갖는 제 2 이온을 주입하는 공정이 더 진행되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  14. 제 12 항에 있어서, 상기 반도체층을 제 1 도핑영역과 저농도 도핑영역 및 고농도 도핑영역으로 분할하기 위해서
    상기 소스/드레인 전극을 형성하는 전 단계에 상기 반도체층에 고농도의 제 1 이온을 주입하는 공정이 더 진행되고,
    상기 게이트 절연막을 형성하는 전 단계에 상기 소스/드레인 전극의 외부로 노출된 상기 반도체층을 전기적으로 이온이 도핑되지 않은 상태로 만들기 위해서 상기 제 1 이온과 동일한 농도를 갖는 제 2 이온을 주입하는 공정이 더 진행되며,
    상기 게이트 전극을 형성한 후에 상기 게이트 전극과 상기 소스/드레인 전극의 외부로 노출된 상기 반도체층에 저농도의 제 1 이온을 주입하는 공정이 더 진행되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 제 1 이온은 P타입 이온이고, 상기 제 2 이온은 N타입 이온인 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  16. 제 13 항 또는 제 14 항에 있어서, 상기 반도체층에 주입되는 상기 제 1 및 제 2 이온으로부터 상기 소스/드레인 전극을 보호하고, 상기 게이트 전극을 보호하기 위해서
    상기 소스/드레인 전극을 형성하는 단계에서 상기 투명한 금속과 소스/드레인 메탈을 증착하고, 상기 소스/드레인 메탈의 상부면에 소정의 절연물질을 추가로 도포한 후에 상기 절연물질을 상기 투명한 금속 및 상기 소스/드레인 메탈과 함께패터닝하여 상기 소스/드레인 전극의 상부면에 소스/드레인 보호층을 더 형성하고,
    상기 게이트 전극을 형성하는 단계에서 상기 게이트 메탈의 상부면에 소정의 절연물질을 추가로 도포하고, 상기 절연물질을 상기 게이트 메탈과 함께 패터닝하여 상기 게이트 전극의 상부면에 게이트 보호층을 더 형성하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 도핑영역과 상기 고농도 도핑영역의 크기를 제어하기 위해서 상기 소스/드레인 전극을 형성하는 단계와 상기 제 2 이온을 주입하는 공정 사이에 상기 소스/드레인 전극의 상부에 소정의 절연물질을 도포하고, 도포된 상기 절연물질을 식각하여 상기 반도체층과 접하는 상기 소스/드레인 전극의 일측면에 제 1 이온 차단벽을 형성하는 단계가 더 포함되는 것을 특징으로 하는 평판 표시장치의 제조 방법.
  18. 제 16 항에 있어서, 상기 게이트 전극을 형성하는 단계 이 후에 상기 오프셋 영역과 상기 저농도 도핑영역의 크기를 제어하고, 상기 게이트 전극과 상기 제 2 전극을 상부 전극으로부터 절연시키기 위해 상기 게이트 전극의 상부에 소정의 절연물질을 도포하고, 도포된 상기 절연물질을 식각하여 상기 게이트 전극의 측벽과 상기 제 2 전극의 측벽을 감싸는 제 2 이온 차단벽을 형성하는 단계가 더 포함되는 것을 특징으로 하는 평판 표시장치의 제조 방법.
  19. 제 12 항에 있어서, 상기 기판과 상기 반도체층 사이에는 상기 기판에서 형성된 불순물들이 상기 반도체층으로 유입되는 것을 방지하기 위한 버퍼층이 더 형성되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
KR10-2001-0019639A 2001-04-12 2001-04-12 평판 표시 장치 및 그 제조 방법 KR100441433B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0019639A KR100441433B1 (ko) 2001-04-12 2001-04-12 평판 표시 장치 및 그 제조 방법
CNB021058199A CN1215567C (zh) 2001-04-12 2002-04-11 平板显示器及其制造方法
US10/120,425 US6646308B2 (en) 2001-04-12 2002-04-12 Flat panel display device
US10/662,393 US6805602B2 (en) 2001-04-12 2003-09-16 Method of manufacturing flat panel display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0019639A KR100441433B1 (ko) 2001-04-12 2001-04-12 평판 표시 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20020080201A KR20020080201A (ko) 2002-10-23
KR100441433B1 true KR100441433B1 (ko) 2004-07-22

Family

ID=19708170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0019639A KR100441433B1 (ko) 2001-04-12 2001-04-12 평판 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US6646308B2 (ko)
KR (1) KR100441433B1 (ko)
CN (1) CN1215567C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101230299B1 (ko) * 2005-01-07 2013-02-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100441435B1 (ko) * 2002-05-31 2004-07-21 삼성에스디아이 주식회사 액티브 매트릭스 타입의 유기전계발광표시장치의 제조방법
KR100441436B1 (ko) * 2002-06-17 2004-07-21 삼성에스디아이 주식회사 투과율이 향상된 평판표시장치 및 그의 제조방법
TWI258048B (en) * 2004-06-15 2006-07-11 Taiwan Tft Lcd Ass Structure of TFT electrode for preventing metal layer diffusion and manufacturing method thereof
KR100636483B1 (ko) * 2004-06-25 2006-10-18 삼성에스디아이 주식회사 트랜지스터와 그의 제조방법 및 발광 표시장치
US8026531B2 (en) * 2005-03-22 2011-09-27 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR101145146B1 (ko) * 2005-04-07 2012-05-14 엘지디스플레이 주식회사 박막트랜지스터와 그 제조방법
KR100626082B1 (ko) * 2005-07-06 2006-09-20 삼성에스디아이 주식회사 평판표시장치
KR100838082B1 (ko) * 2007-03-16 2008-06-16 삼성에스디아이 주식회사 유기발광 표시장치 및 그 제조방법
KR101191646B1 (ko) * 2010-05-26 2012-10-17 삼성디스플레이 주식회사 표시장치 및 그의 제조방법
KR102099865B1 (ko) * 2013-08-12 2020-04-13 삼성디스플레이 주식회사 표시 장치
KR102295537B1 (ko) * 2014-09-30 2021-08-31 삼성디스플레이 주식회사 유기 발광 표시 장치
WO2017043426A1 (ja) 2015-09-09 2017-03-16 Ntn株式会社 電動ブレーキ装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000214800A (ja) * 1999-01-20 2000-08-04 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
JP2000340359A (ja) * 1999-05-28 2000-12-08 Tdk Corp 有機ｅｌ素子の駆動装置および有機ｅｌ表示装置
KR20000074991A (ko) * 1999-05-27 2000-12-15 구본준 전계발광소자 및 그의 제조방법
KR20020043324A (ko) * 2000-12-02 2002-06-10 김순택 유기 전계 발광 표시장치 및 그 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19712233C2 (de) * 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000214800A (ja) * 1999-01-20 2000-08-04 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
KR20000074991A (ko) * 1999-05-27 2000-12-15 구본준 전계발광소자 및 그의 제조방법
JP2000340359A (ja) * 1999-05-28 2000-12-08 Tdk Corp 有機ｅｌ素子の駆動装置および有機ｅｌ表示装置
KR20020043324A (ko) * 2000-12-02 2002-06-10 김순택 유기 전계 발광 표시장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101230299B1 (ko) * 2005-01-07 2013-02-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판

Also Published As

Publication number Publication date
CN1215567C (zh) 2005-08-17
US6646308B2 (en) 2003-11-11
CN1380700A (zh) 2002-11-20
US6805602B2 (en) 2004-10-19
US20020149054A1 (en) 2002-10-17
US20040063374A1 (en) 2004-04-01
KR20020080201A (ko) 2002-10-23

Similar Documents

Publication Publication Date Title
US11716877B2 (en) Organic light-emitting display device and method of manufacturing the same
KR100495702B1 (ko) 유기 전계 발광 표시 장치 및 그 제조 방법
US6522079B1 (en) Electroluminescence display device
US7675232B2 (en) Display device with improved drive arrangement
US6946791B2 (en) Organic electroluminescence display panel
US6476419B1 (en) Electroluminescence display device
US7301168B2 (en) Organic light emitting diode display and manufacturing method with partition and emission regions to improve emission characteristics
US6958740B1 (en) Electroluminescence display device
US6724149B2 (en) Emissive display device and electroluminescence display device with uniform luminance
KR100678858B1 (ko) 유기전계발광 소자 및 그 제조 방법
US10170521B2 (en) Organic light-emitting diode display device
KR100513609B1 (ko) 일렉트로 루미네센스 표시 장치의 제조 방법
US7394193B2 (en) Organic electroluminescence device and method for fabricating thereof
KR100316271B1 (ko) 전계발광소자 및 그의 제조방법
KR100441433B1 (ko) 평판 표시 장치 및 그 제조 방법
US10872948B2 (en) Electroluminescent display device
US10797127B2 (en) Electroluminescent display device
KR100495701B1 (ko) 유기 전계 발광 표시장치의 제조방법
JP2004227853A (ja) エレクトロルミネッセンス表示装置
US6703992B1 (en) EL display device with inter-line insulation
KR100590255B1 (ko) 유기 전계 발광 표시장치 및 그 제조 방법
KR100490351B1 (ko) 유기전계 발광소자와 그 제조방법
EP3098856B1 (en) Active matrix electroluminescence device and method for fabricating the same
KR100571003B1 (ko) 평판 표시 장치 및 그 제조 방법
KR100739579B1 (ko) 유기 발광 표시 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 16