KR100438890B1 - 질화갈륨계 ⅲ－ⅴ족 화합물 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 질화갈륨계 III-V족 화합물 반도체 소자 및 그 제조방법을 제공한다. 상기 질화갈륨계 III-V족 화합물 반도체 소자는 기판; 상기 기판 상부에 형성된 n형 또는 p형의 GaN계 III-V족 화합물 반도체층과, 상기 GaN계 III-V족 화합물 반도체층 상부에 형성된 p형 GaN계 III-V족 화합물 반도체층; 및 상기 p형 GaN계 III-V족 화합물 반도체층 상부에 형성되며, 팔라듐(Pd) 함유층과 니켈(Ni) 함유층이 순차적으로 적층되어 이루어지고, 패턴화된 오믹 전극;을 포함하여 된 것을 특징으로 하는 한다. 본 발명의 Pd/Ni 오믹 전극은 열처리시 형성된 NiO가 Pd 갈라이드의 형성을 촉진시켜 GaN계 반도체층과 전극과의 접촉 계면에 갈륨 빈자리(gallium vacancy: VGa)가 생성되면서 접촉 저항이 보다 낮아지며, 계속된 Pd 갈라이드의 생성과 NiO의 확산 방지막으로서의 역할로 인해 전극이 열적으로 안정하다. 따라서 이러한 Pd/Ni 오믹 전극을 채용하면 신뢰성이 개선된 질화갈륨계 III-V족 화합물 반도체 소자를 얻을 수 있게 된다.
Description
본 발명은 질화갈륨계 화합물 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하기로는 낮은 접촉 저항을 가지면서 열적으로 안정한 Pd/Ni 오믹 전극을갖는 질화갈륨계 화합물 반도체 소자 및 그 제조방법에 관한 것이다.
GaN는 약 3.4 eV의 밴드갭(band gap)을 가지며, 그 위에 기판과 정합성이 양호한 InGaN와 AlGaN의 성장이 용이하여, 최근에는 청색 광소자의 재료로 활발히 연구되고 있다. 그러나, GaN는 양질의 기판으로 성장되기 어렵고, 화학적 에칭이 어려우며, p형 불순물을 과량으로 도핑하여도 생성되는 홀의 농도가 낮다는 단점을 갖고 있다. 특히 GaN계 화합물 반도체 발광 소자를 제작하기 위해서는 p형 GaN 반도체 기판 위에 접촉저항이 낮은 투명 오믹 전극을 형성하여야 하는데, p형 GaN 반도체 기판의 홀 농도가 낮아서, 낮은 접촉저항을 얻기가 어려웠다.
최근 발표된 연구 결과(Appl. Phys. Lett. vol. 74, p.1275 (1999) Electrochem. Solid-State Lett. vol. 3 p53 (2000))에 의하면, 하기 표 1에서 보는 바와 같이 p형 GaN 반도체 기판에 Ni/Au 전극 또는 Pt 전극을 형성하면 접촉저항이 10-4Ωcm2이하의 낮은 편이지만, 열적 안정성면에서는 아직까지 개선의 여지가 많다. 그리고 Pt 전극의 경우에는 고온에서 장시간 열처리하게 되면 접촉 저항이 매우 저하되는 문제점이 있다.
| 시스템(두께: nm) | 어닐링 조건 | 접촉저항(Ω㎠) | 수용체 농도(㎝-3) |
| Ni/Au(5/5) | 500 ℃, 10분O2분위기 | 1×10-4 | 2×1017 |
| Pt(10) | 어닐링 없음 | 2.5×10-5 | 2×1017 |
GaN에서 갈륨 빈자리(gallium vacancy: VGa)는 전자 수용체로 작용하여 홀의농도를 증가시켜 주는 역할을 한다. 따라서 GaN 반도체층과 전극사이의 계면에 VGa를 형성시킨다면 접촉 저항값을 낮출 수 있다. 또 고온 열처리시 GaN에서 분해되어 방출되는 N 원자가 표면으로 확산되는 것을 막는다면 접촉 저항의 저하를 막을 수 있다.
GaN계 화합물 반도체를 이용한 광소자 및 고온/고출력 전자소자 제작시 금속전극의 형성은 필수적이다. 특히 GaN계 화합물 반도체를 이용한 반도체 소자가 성능이 우수하고 이의 동작이 원활하게 이루어지기 위해서는 낮은 고유 접촉 저항(specific contact resistivity)을 가지고 열적으로 안정한 오믹(Ohmic) 전극 형성이 요구된다.
오믹 전극의 접촉 특성은 금속전극과 반도체와의 접촉 계면 특성에 크게 좌우되는데, GaN는 본래의 특성으로 인해 기존의 Si, GaAs 반도체 재료에 사용되어 왔던 오믹 전극 형성 기술로는 낮은 접촉 저항을 얻기가 힘들었다. 특히 p형 오믹 전극의 경우 Mg 도펀트의 활성화 효율이 낮아 1018cm-3이상의 홀 농도를 얻을 수 없어서 10-5Ωcm2정도의 낮은 접촉 저항을 얻기가 어려웠다.
상술한 바와 같이, p형 오믹 전극의 접촉 저항이 높아서 전극에서의 전압 감소와 그로 인한 GaN계 화합물 반도체를 이용한 반도체 소자의 성능이 저하되는 문제점이 있다.
이에 본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하기 위하여 열적 안정성과 접촉 저항 특성이 개선된 오믹 전극을 채용함으로써 신뢰성이 향상된 질화갈륨계 III-V 화합물 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 상기 질화물 III-V 화합물 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 1e는 본 발명의 질화갈륨계 화합물 반도체 소자의 제조과정을 설명하기 위한 도면들이고,
도 2는 본 발명의 실시예 11 및 비교예 1에 따라 제조된 오믹 전극에 있어서, 열처리 온도에 따른 접촉 저항 변화를 나타낸 도면이고,
도 3은 본 발명의 실시예 1, 6, 11, 15 및 19에 따라 제조된 오믹전극에 있어서, 두께 변화에 따른 Pd/Ni 투명 전극의 접촉 저항 변화를 나타낸 도면이고,
도 4는 본 발명의 실시예 11 및 비교예 1에 따라 제조된 오믹전극에 있어서, 열처리 시간에 따른 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 접촉 저항 특성을 비교하여 나타낸 도면이고,
도 5a내지 도 5b는 본 발명의 실시예 11 및 비교예 1에 따라 제조된 오믹전극에 있어서, 리 온도에 따른 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 X-선 회절 분석 결과를 나타낸 도면이고,
도 6은 본 발명의 실시예 23-24 및 비교예 2-3에 따라 제조된 오믹전극에 있어서, 열처리 시간에 따른 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 X-선 회절 분석결과를 나타낸 도면이고,
도 7은 본 발명의 실시예 24 및 비교예 4에 따라 제조된 오믹전극에 있어서, Pd/Au 투명 전극과 Pd/Ni 투명 전극의 이차 이온-질량 분석법(secondary ion-mass spectroscopy: SIMS) 깊이 분석 결과를 나타낸 도면이고,
도 8a 내지 도 8b는 본 발명의 실시예들 및 비교예들에 따라 제조된 오믹전극에 있어서, 열처리 후의 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 단면 개략도이고,
도 9는 본 발명의 실시예들 및 비교예들에 따라 제조된 오믹전극에 있어서, 장시간 열처리 후 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 금속/반도체 계면에서의 밴드 다이어그램이다.
<도면의 주요 부호에 대한 간단한 설명>
10... 기판 11... n형 또는 p형 GaN계 반도체층
12... p형 GaN계 반도체층 13... 포토레지스트막 패턴
14... 팔라듐 함유층 15... 니켈 함유층
16... 오믹전극
상기 첫번째 기술적 과제를 이루기 위하여 본 발명에서는,
기판;
상기 기판 상부에 형성된 n형 또는 p형의 GaN계 III-V족 화합물 반도체층과,
상기 GaN계 III-V족 화합물 반도체층 상부에 형성된 p형 GaN계 III-V족 화합물 반도체층; 및
상기 p형 GaN계 III-V족 화합물 반도체층 상부에 형성되며, 팔라듐(Pd) 함유층과 니켈(Ni) 함유층이 순차적으로 적층되어 이루어지고, 패턴화된 오믹 전극;을 포함하여 된 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자를 제공한다.
상기 팔라듐 함유층은 이 층과 p형 GaN계 III-V족 반도체층간의 계면에 팔라듐 갈라이드로 이루어지고, 상기 니켈 함유층에서 팔라듐 함유층과의 계면이 적어도 니켈 옥사이드로 이루어진다.
또한, 본 발명의 오믹전극에서 팔라듐 함유층은 전체적으로 팔라듐 갈라이드로 이루어지고, 상기 니켈 함유층은 전체적으로 니켈 옥사이드로 이루어진다.
상기 오믹전극의 총두께는 80 내지 150Å이고, 상기 팔라듐 함유층의 두께는30 내지 80Å이고, 상기 니켈 함유층의 두께는 30 내지 80Å인 것이 바람직하다
상기 GaN계 III-V족 화합물 반도체는 특히 GaN, InGaN, AlGaN, AlInGaN로 이루어진 군으로부터 선택된 하나 이상인 것이 바람직하며, 상기 기판은 사파이어 기판, 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 아연 산화물(ZnO) 기판, 갈륨 비소화물(GaAs) 기판 또는 갈륨 인화물(gallium phophide)(GaP) 기판인 것이 바람직하며, 특히 사파이어 기판을 사용하는 것이 보다 바람직하다.
본 발명의 두번째 기술적 과제는
(a) 기판상에 p형 또는 n형 GaN 계 III-V족 화합물 반도체와 p형 GaN계 III-V족 화합물 반도체를 순차적으로 적층하는 단계;
(b) 상기 기판을 에칭한 다음, 이를 표면처리하는 단계;
(c) 포토리소그래피공정을 이용하여 포토레지스트막 패턴을 형성하는 단계;
(d) 상기 포토레지스트막 패턴을 이용하여 팔라듐과 니켈을 순차적으로 증착하여 팔라듐 함유층과 니켈 함유층을 형성하는 단계;
(e) 상기 결과물을 리프트 오프하여 오믹 전극 패턴을 형성하는 단계; 및
(f) 상기 오믹 전극 패턴을 열처리하여 오믹 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법에 의하여 이루어진다.
상기 (f) 단계의 열처리시 산소/질소 가스 분위기하에서 400 내지 600℃에서 실시하며, 급속 열처리법에 의하여 실시되는 것이 바람직하다.
본 발명의 제조방법에 있어서, 상기 (b) 단계의 표면처리는왕수(염산:질산=3:1 수용액)를 이용하여 실시된다.
또한, 본 발명의 제조방법은 (d) 단계의 팔라듐과 니켈을 증착하기 이전에 표면 처리 단계를 더 포함하기도 한다. 이 때 표면처리단계는 염산 수용액을 이용하여 실시된다.
상기 오믹 전극 증착시 전자선 증착법, 열증착법 또는 스퍼터링 증착법을 이용하는 것이 바람직하다.
본 발명은 Pd/Ni 금속 전극을 이용한 낮은 접촉 저항이 낮고 열적으로 안정한 p형 투명전극을 제조한 것이다.
즉, Pd/Ni 금속 전극 형성시, 팔라듐과 니켈을 순차적으로 증착시킨 후, 상기 금속 전극을 산소/질소 분위기에서 열처리하였을 때, 금속 전극 표면에 형성된 NiO가 확산되는 것을 방지하고 팔라듐 갈라이드(gallide) 생성을 통해 낮은 접촉 저항과 열적 안정성을 얻을 수 있게 된다.
본 발명에서, "질화갈륨계 III-V족 화합물 반도체"는 GaN, GaAlN, InGaN, InAlGaN 등과 같은 갈륨 함유 III-V족 원소로 된 질화물 반도체를 의미한다. 이러한 질화갈륨계 III-V족 화합물은 하기 식으로 나타낼 수 있다.
InxAlyGa1-x-yN
상기식중, 0≤x≤1, 0≤y≤1, 및 x+y≤1이다.
도 1a-e를 참조하여 본 발명의 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 기판 (10)상에 n형 또는 p형 GaN계 반도체층 (11)을 적층한 다음, 이상부에 n형 또는 p형 GaN계 반도체층 (12)을 적층한다(도 1a). 여기에서 n형 GaN계 반도체층은 비도핑된 p형 GaN 반도체를 이용하여 형성하고, p형 GaN계 반도체층은 GaN 반도체에 베릴륨(Be), 스트론튬(Sr), 바륨(Ba), 아연(Zn), 마그네슘(Mg)와 같은 p형 도펀트를 도핑한 것을 이용하여 형성한다. 그리고 상기 기판(10)으로는 사파이어, 실리콘 카바이드(SiC), 실리콘(Si), 아연 산화물(ZnO), 갈륨 비소화물(GaAs), 갈륨 인화물(gallium phophide)(GaP) 등과 같은 재질로 된 기판을 사용한다.
그리고 나서, 상기 기판 (10)을 메사에칭을 실시한다(도 1 b), 여기에서 에칭은 건식에칭법을 이용하며, 그중에서도 유도 결합 플라즈마(ICP)를 이용하는 것이 바람직하다. 여기에서 유도 결합 플라즈마를 이용한 에칭 공정 조건은, 챔버 압력이 5 내지 15mTorr이고, 가스 유량이 5 내지 15sccm이고, 소스 파워가 200 내지 800W이고, 바람직하게는 약 600W이고, 척 파워가 50 내지 250mW이고, 표면 처리 시간이 5분 내지 10분인 것이 바람직하다.
이어서, 상기 결과물의 표면 처리를 실시한 다음, 포토레지스트막을 코팅 및 건조하여 포토레지스막 패턴(13)을 형성한다(도 1 c). 여기서 표면처리방법으로는 왕수 수용액을 이용하는 방법을 사용하며, 이와 같이 표면처리하는 경우 표면 불순물이 제거되는 잇점이 있다.
상기 포토레지스트막 패턴 (13)을 이용하여 오믹 금속 전극용 팔라듐(Pd) 및 니켈(Ni)을 순차적으로 증착하여 팔라듐 함유층 (14)과 니켈 함유층 (15)를 형성한다(도 1d). 여기에서 팔라듐 및 니켈을 증착하는 방법은 특별히 제한되지는 않으나, 전자선 증착법, 열 증착법 또는 스퍼터링 증착법을 사용한다.
그리고 도면에는 표시되어 있지 않으나 오믹 금속 전극을 증착하기 이전에 표면처리하는 과정을 더 거치기도 한다. 이 때 표면처리방법으로는 염산 수용액을 이용하는 방법을 사용하며, 이와 같이 전처리하는 경우에는 산화막이 제거되는 잇점이 있다.
그 후, 리프트-오프(lift-off) 공정을 거쳐 포토레지스트막 패턴 (13)과 불필요한 팔라듐과 니켈 금속 박막을 제거하여 목적하는 오믹 전극 패턴을 제조하는 과정을 거친다.
이어서, 상기 과정을 거쳐 얻어진 오믹 전극 패턴을 열처리함으로써 본 발명에 따른 질화갈륨계 III-V족 화합물 반도체 소자가 완성된다(도 1e). 이 때 열처리시에는 급속 열처리(rapid thermal annealing) 방법을 이용하는 것이 바람직하며, 열처리는 산소/질소 분위기하에서 실시하는 것이 바람직하다. 그리고 열처리온도는 400 내지 600℃인 것이 바람직하다. 만약 열처리온도가 600℃를 초과하는 경우에는 저항이 커지고 400℃ 미만인 경우에는 저항 감소 효과가 미미하므로 바람직하지 못하다.
상기 과정에 따라 제조된 도 1e의 질화갈륨계 III-V족 화합물 반도체 소자에 있어서, 오믹 전극의 총두께는 80 내지 150Å인 것이 바람직하다. 그리고 팔라듐 함유층의 두께는 30 내지 80Å이고 니켈 함유층의 두께는 30 내지 80Å인 것이 바람직하다. 만약 팔라듐 함유층과 니켈 함유층의 두께가 30Å 미만인 경우에는 기계적 물성면에서 바람직하지 못하고, 80Å을 초과하는 경우에는 금속층의 투명도가저하되어 바람직하지 못하다.
한편, 도 1e의 질화갈륨계 III-V족 화합물 반도체 소자는, 오믹전극 (16)에 있어서 팔라듐 함유층 (14)의 n형 또는 p형 GaN계 반도체층 (12)과의 계면이 팔라듐 갈라이드로 이루어지거나 또는 팔라듐 함유층(14)이 전체적으로 팔라듐 갈라이드로 이루어진다. 그리고 니켈 함유층 (15)의 팔라듐 함유층 (14)와의 계면이 니켈 옥사이드로 이루어지거나 그 층이 전체적으로 니켈 옥사이드로 이루어진다. 이러한 Pd/Ni 전극의 단면 구조는 도 8b에 도시되어 있다.
이를 참조하면, 열처리 후의 Pd/Ni에서는 표면에 형성된 니켈 옥사이드(NiO)가 Pd와 Ga이 반응하여 Pd 갈라이드 생성을 촉진시키고, 이러한 팔라듐 갈라이드 NiO층 아래쪽으로 형성되었다. 특히 Ga5Pd는 일부 Pd가 GaN 반도체층으로 내부확산하여 생성되었기 때문에 Pd층과 GaN 반도체층과의 접촉계면에 형성된다.
도 1e에서 p형 GaN계 반도체층 (12)는 단일층으로 구성되기도 하지만, 다층 구조를 갖는 것도 가능하다. 예를 들어 도 1e의 반도체 소자가 발광소자인 경우에는 p형 GaN계 반도체층은 GaN층과 AlGaN층을 포함하는 다층 구성을 갖기도 한다.
이하, 본 발명을 하기 실시예를 들어 설명하기로 하되, 본 발명이 하기 실시예로만 한정되는 것은 아니다.
실시예 1
사파이어 기판 상부에 비도핑된 GaN 반도체층을 적층한 다음, 이 상부에 GaN 반도체에 마그네슘 도펀트를 도핑한 것을 이용하여 p형 GaN 반도체층을 형성하였다.
그리고 나서, 상기 사파이어 기판을 유도 결합 플라즈마(ICP)로 메사 에칭을 실시하였다. 여기에서 ICP 에칭은 Cl2와 BCl3 기체를 6:4 비율로 하여 10sccm으로 유입하면서 챔버의 압력을 10mTorr로 유지한 상태에서 600mW 소스 파워와 100mW 척 파워를 가해주어 2분 30초동안 실시하였다. 이어서, 상기 p형 GaN 반도체층의 표면처리를 하기 방법에 따라 실시하였다.
왕수(HCl:H2O=3:1) 수용액에 p형 GaN 반도체층 표면을 10분 동안 담근 후 탈이온수로 세척하고 질소 가스를 이용하여 건조하였다.
그리고 나서, 표면처리된 p형 GaN 반도체층 표면 상부에 포토레지스트막을 코팅 및 건조하여 포토레지스트막 패턴을 형성하였다.
이어서, 상기 결과물을, 염산 수용액(염산:탈이온수= 1:1 부피비)에 1분 동안 담궈서 표면 처리를 실시하고 전자선 증착장치에 장입시킨 후, 상기 포토레지스트 패턴을 이용하여 Pd과 Ni을 순차적으로 증착하여 팔라듐 함유층(두께: 25Å)과 니켈 함유층을(두께: 75Å)을 형성하였다.
그 후, 리프트-오프 공정을 거쳐 오믹 전극 패턴을 제조한 후, 상기 결과물을 급속 열처리(rapid thermal annealing) 장비를 이용하여 산소/질소 분위기 하, 300℃에서 1분동안 어닐링함으로써 Pd/Ni 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 2-5
어닐링 온도가 400, 500 및 600℃로 변화된 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 6
팔라듐 함유층과 니켈 함유층의 두께가 각각 35Å 및 70Å으로 변화된 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 7-10
어닐링 열처리온도가 400, 500 및 600℃로 변화된 것을 제외하고는, 실시예 6과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 11
팔라듐 함유층과 니켈 함유층의 두께가 각각 50Å 및 50Å으로 변화된 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 12-14
어닐링 열처리온도가 400, 500 및 600℃로 변화된 것을 제외하고는, 실시예 6과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 15
팔라듐 함유층과 니켈 함유층의 두께가 각각 70Å 및 35Å으로 변화된 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 16-18
어닐링 열처리온도가 400, 500 및 600℃로 변화된 것을 제외하고는, 실시예 6과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 19
팔라듐 함유층과 니켈 함유층의 두께가 각각 25Å 및 75Å으로 변화된 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 20-22
어닐링 열처리온도가 400, 500 및 600℃로 변화된 것을 제외하고는, 실시예 6과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 23
열처리시 550℃에서 1시간동안 실시한 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 24
열처리가 10시간동안 실시된 것을 제외하고는, 실시예 23와 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
실시예 25
열처리가 10분동안 실시된 것을 제외하고는, 실시예 23과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
비교예 1
Pd(50Å)/Ni(50Å) 대신 Pd(50Å)/Au(50Å)을 형성한 것을 제외하고는, 실시예 11과 동일한 방법에 따라 실시하여 반도체 소자를 완성하여 Pd/Au 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
비교예 2
열처리가 550℃에서 1시간동안 실시한 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다..
비교예 3
열처리가 10시간동안 실시된 것을 제외하고는, 비교예 2와 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
비교예 4
열처리가 10분동안 실시된 것을 제외하고는, 비교예 2와 동일한 방법에 따라 실시하여 오믹 전극 및 이를 구비한 반도체 소자를 완성하였다.
상기 실시예 11(○-○) 및 비교예 1(■-■)에 따라 제조된 오믹 전극의 열처리온도에 따른 접촉저항 변화를 조사하여 도 2에 나타내었다.
도 2를 참조하면, 실시예 11 및 비교예 1의 경우 모두가 500oC에서 최소 저항값을 나타내었다. 그러나, 400oC ∼ 600oC 온도의 구간에서 Pd/Ni 전극의 접촉 저항값이 Pd/Au 전극에 비해서 작게 나타났다. 이로부터 Pd/Ni 전극의 열처리에 따른 전기적 특성이 우수하다는 것을 알 수 있었다.
상기 실시예 1-22에 따라 제조된 반도체 소자에 있어서, 두께 및 어닐링 온도 변화에 따른 Pd/Ni 전극의 접촉 저항값의 변화를 조사하였고, 그 결과는 도 3에 나타난 바와 같다.
도 3을 참조하면, 전극 두께의 합이 100 Å에서 벗어나지 않으면서 그 비가 간단한 정수비가 되도록 하였다. 그림에서 보듯이 Ni층의 두께가 Pd층의 두께보다 클 때 보다 낮은 접촉 저항값을 나타내며, 최소저항 값은 Pd(35 Å)/Ni(70 Å)에서 5.7 × 10-5Ωcm2이었다. 이 저항값은 보고된 GaN p형 투명 전극에서 가장 낮은 저항값에 준하는 우수한 결과이다.
상기 실시예 11(○-○) 및 비교예 1(■-■)에 따라 제조된 반도체 소자에 있어서, 열처리 시간에 따른 투명 전극의 접촉 저항 변화를 조사하였고, 그 결과는 도 4와 같다.
도 4를 참조하면, 550oC의 산소/질소 분위기에서 열처리 시간이 증가함에 따라 두 전극의 접촉 저항값은 점차 증가하였다.
정확한 비교를 위해 열처리 시간에 따른 접촉 저항값을 초기값으로 나누어 증가하는 속도를 살펴보았다. 그 결과 24 시간 이후 Pd/Au 전극의 접촉 저항값은 약 108 배로 증가한 반면에 Pd/Ni 전극의 경우 16배로, Pd/Au에 비해 접촉저항 증가속도가 낮은 것으로 확인되었다. 이는 Pd/Ni 전극의 열적 안정성이 Pd/Au에 비해 보다 우수하다는 사실을 뒷받침하였다.
상기 실시예 11 및 비교예 1의 경우에 있어서, 열처리 온도에 따른 두 전극에서의 상변화를 알아보기 위해 실시된 X-선 회절 분석을 실시하였고, 그 결과는 도 5a-b와 같다.
도 5a를 참조하면, Pd/Au 전극에서는 열처리 온도가 증가하면서 Pd (111)과 Au (111) 피크(peak)가 서로 가까워짐을 볼 수 있다. 이는 두 금속층이 확산하면서 서로 고용체를 이루려고 한다는 것을 보여준다. 특히 Pd (111) 피크의 변화보다는 Au (111) 피크의 변화가 큰 것은 고용체가 Pd의 바깥쪽으로 확산하면서 이루어졌음을 나타낸다.
도 5b를 참조하면, Pd/Ni 전극에서는 열처리 온도에 따른 변화가 매우 다르게 나타났는데, 먼저 400oC에서 Ni (111) 피크가 상대적으로 많이 감소하였다. 500oC에서는 두 피크들이 사라지면서 NiO와 Ga2Pd5, Ga5Pd과 같은 Pd 갈라이드 피크가 형성됨을 알 수 있다.
상기 실시예 23-24 및 비교예 2-3에 따라 제조된 반도체 소자에 있어서, 투명 전극의 x-선 회절 분석을 실시하였고, 그 결과는 도 6과 같다.
도 6을 참조하면, 550℃에서 10 시간 열처리한 경우(비교예 3)의 경우는 Pd/Au에서는 Au-Pd 완전 고용체가 형성되었음을 관찰하였다.
반면, 550℃에서 1시간동안 열처리한 경우(실시예 23)의 경우는 Pd/Ni에서는 두 금속간의 고용체는 형성되지 않고 10시간동안 열처리한 경우(실시예 24)의 경우는 열처리 시간이 증가하면서 NiO와 Pd 갈라이드의 생성과 성장이 계속 일어났다는것을 알 수 있었다.
상기 실시예 24 및 비교예 4에 의한 경우에 있어서, 550oC에서 10 분간 열처리한 후 SIMS 깊이 분석을 실시하였고, 그 결과가 도 7에 나타난 바와 같다.
이를 참조하면, 비교예 4의 경우에서 Pd/Au 전극에서는 Pd가 확산하여 표면에 도달하였고 Ga이 N에 비해서 외부확산 하였음을 볼 때, Pd가 확산하여 Au-Pd 고용체가 형성되었다는 것과 일부 Ga 원자들이 Au에 고용되었음을 알 수 있다.
반면, 실시예 24의 경우는 Pd/Ni 전극의 경우 표면에서 산소의 농도가 큰 것은 NiO가 형성되었기 때문이다. 표면 부근에서부터 Pd와 Ga의 궤적이 비슷하다는 것은 Pd gallide의 생성을 보여 준다.
도 8a 내지 도 8b는 각각 열처리 후의 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 단면 개략도이다. Pd/Au 전극에서는 Au-Pd 고용체가 형성되면서 금속층과 GaN층의 계면에서의 반응이 없는 반면에 Pd/Ni에서는 표면에 형성된 NiO가 Pd와 Ga이 반응하여 Pd gallide를 생성하도록 촉진하였기 NiO층 아래쪽으로 팔라듐 갈라이드가 형성되었다. 특히 Ga5Pd는 일부 Pd가 GaN 층으로 내부확산하여 생성되었기 때문에 계면에 형성되었을 것으로 예상되며, X-선 회절 분석 결과에서 보았듯이 결정성이 뛰어났다.
도 9는 열처리 후 Pd/Au 투명 전극과 Pd/Ni 투명 전극의 금속/반도체 계면에서의 밴드 다이어그램을 나타낸 것이다.
이를 참조하면, Pd/Au에서는 열처리시 계면에서의 반응이 없어 N 원자의 외부 확산으로 인하여 전극 특성의 저하가 계속되어 금속/반도체 계면에서 큰 장벽이 존재하지만, 반면에 Pd/Ni에서는 Pd 갈라이드가 형성되면서 갈륨 빈자리(VGa)가 생성되면서 홀의 농도가 증가하여 터널링에 의한 전도가 가능하게 되면서 장벽이 줄어든다. 오랜 열처리에도 접촉 특성이 유지되는 것은 NiO가 N 원자의 외부확산을 막고 계면에서 Pd 갈라이드가 꾸준히 형성되기 때문이다.
본 발명의 Pd/Ni 오믹 전극은 열처리시 형성된 NiO가 Pd 갈라이드의 형성을 촉진시켜 GaN계 반도체층과 전극과의 접촉 계면에 VGa가 생성되면서 접촉 저항이 보다 낮아지며, 계속된 Pd 갈라이드의 생성과 NiO의 확산 방지막으로서의 역할로 인해 전극이 열적으로 안정하다. 따라서 이러한 Pd/Ni 오믹 전극을 채용하면 신뢰성이 개선된 질화갈륨계 III-V족 화합물 반도체 소자를 얻을 수 있게 된다.
Claims (18)
- 기판;상기 기판 상부에 형성된 n형 또는 p형의 GaN계 III-V족 화합물 반도체층과,상기 GaN계 III-V족 화합물 반도체층 상부에 형성된 p형 GaN계 III-V족 화합물 반도체층; 및상기 p형 GaN계 III-V족 화합물 반도체층 상부에 형성되며, 팔라듐 갈라이드로 이루어진 팔라듐(Pd) 함유층과 니켈 옥사이드로 이루어진 니켈(Ni) 함유층이 순차적으로 적층되어 이루어지고, 패턴화된 오믹 전극;을 포함하여 된 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자.
- 제1항에 있어서, 상기 팔라듐 함유층의 p형 GaN계 III-V족 화합물 반도체층과의 경계면이 팔라듐 갈라이드로 이루어지고,상기 니켈 함유층의 팔라듐 함유층과의 경계면이 니켈 옥사이드로 이루어지는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자.
- 삭제
- 제1항에 있어서, 상기 오믹전극의 총두께가 80 내지 150Å이고,상기 팔라듐 함유층의 두께가 30 내지 80Å이고,상기 니켈 함유층의 두께가 30 내지 80Å인 것을 특징으로 하는 질화갈륨계III-V족 화합물 반도체 소자.
- 제1항에 있어서, 상기 GaN계 III-V족 화합물 반도체가 GaN, InGaN, AlGaN InAlGaN으로 이루어진 군으로부터 선택된 하나 이상인 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자.
- 제1항에 있어서, 상기 기판이 사파이어 기판, 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 아연 산화물(ZnO) 기판, 갈륨 비소화물(GaAs) 기판 또는 갈륨 인화물(gallium phophide)(GaP) 기판인 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자.
- (a) 기판상에 p형 또는 n형 GaN 계 III-V족 화합물 반도체와 p형 GaN계 III-V족 화합물 반도체를 순차적으로 적층하는 단계;(b) 상기 기판을 에칭한 다음, 이를 표면처리하는 단계;(c) 포토리소그래피공정을 이용하여 포토레지스트막 패턴을 형성하는 단계;(d) 상기 포토레지스트막 패턴을 이용하여 팔라듐과 니켈을 순차적으로 증착하는 단계;(e) 상기 결과물을 리프트 오프하여 오믹 전극 패턴을 형성하는 단계; 및(f) 상기 오믹 전극 패턴을 열처리하여 팔라듐 갈라이드로 이루어진 팔라듐 함유층과 니켈 옥사이드로 이루어진 니켈 함유층으로 된 오믹 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 (f) 단계의 열처리시 산소/질소 가스 분위기하에서 400내지 600℃에서 실시하는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 (f) 단계의 열처리시 급속 열처리법에 의하여 실시되는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 팔라듐 함유층에서 p형 GaN계 III-V족 화합물 반도체층과의 경계면이 적어도 팔라듐 갈라이드로 이루어지고,상기 니켈 함유층에서 팔라듐 함유층과의 경계면이 니켈 옥사이드로 이루어지는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 삭제
- 제7항에 있어서, 상기 오믹 전극의 총두께가 80 내지 150Å이고,상기 팔라듐 함유층의 두께가 30 내지 80Å이고,상기 니켈 함유층의 두께가 30 내지 80Å인 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 발광 소자의 제조방법.
- 제7항에 있어서, 상기 (b) 단계에서의 에칭후, 표면처리가, 왕수 또는 불산 수용액을 이용하여 실시되는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 (d) 단계의 팔라듐과 니켈을 증착하기 이전에 표면처리 단계를 더 포함하는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 표면처리시 염산 또는 불산 수용액을 이용하는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 팔라듐과 니켈 증착시 전자선 증착법, 열 증착법 또는 스퍼터링 증착법을 이용하는 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 GaN계 III-V족 화합물 반도체가 GaN, InGaN, AlGaN InAlGaN으로 이루어진 군으로부터 선택된 하나 이상인 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 기판이 사파이어 기판, 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 아연 산화물(ZnO) 기판, 갈륨 비소화물(GaAs) 기판 또는 갈륨 인화물(GaP) 기판인 것을 특징으로 하는 질화갈륨계 III-V족 화합물 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100964811B1 (ko) | 2008-09-29 | 2010-06-22 | 주식회사 에피밸리 | 3족 질화물 반도체 발광소자를 제조하는 방법 |
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2001
- 2001-10-26 KR KR10-2001-0066453A patent/KR100438890B1/ko not_active IP Right Cessation
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