KR100437295B1 - Contact hole formation method in thin film transistor - Google Patents
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Abstract
알루미늄 또는 주로 알루미늄으로 이루어진 전극으로서 그 알루미늄 전극 표면상에 양극 산화 알루미늄막을 갖는 상기 전극에 접촉홀을 형성하는데 있어서, 상기 전극은 질화 규소막 또는 산화 규소막 밑에 형성된다. 단일의 레지스트 형성 공정(마스크 공정)으로, 알루미늄 전극 및 상기 전극을 덮고있는 산화 규소막을 포함하는 적층체는 아세트산과, 불화 암모늄(NH4F) 및 불화수소산(HF)을 함유하는 아세트산 완충 불화수소산 용액(ABHF)을 이용하여 에칭되고, 다음에 산화 규소막 및 양극 산화 알루미늄막은 무수 크롬산 및 인산을 함유하는 크롬 인산 용액을 이용하여 에칭되어 알루미늄 전극의 일부를 노출시킨다.In forming a contact hole in the electrode having aluminum or mainly aluminum and having an anodized aluminum oxide on its surface, the electrode is formed under a silicon nitride film or a silicon oxide film. In a single resist formation process (mask process), a laminate comprising an aluminum electrode and a silicon oxide film covering the electrode is acetic acid buffered hydrofluoric acid containing acetic acid and ammonium fluoride (NH 4 F) and hydrofluoric acid (HF). Etched using a solution ABHF, the silicon oxide film and anodized aluminum oxide film are then etched using a chromic phosphoric acid solution containing chromic anhydride and phosphoric acid to expose a portion of the aluminum electrode.
Description
발명의 배경Background of the Invention
본 발명은 표면에 장벽 형태의 양극 산화막(anodic oxide film)을 구비한 금속 배선 전극(metallic wiring electrode)과 그 위에 산화규소 등의 층간절연막을 구비한 적층구조에 대하여, 양극 산화막과 층간 절연막을 에칭함으로써 개방 홀(open holes)을 형성하는 방법에 관한 것이다. 특히, 본 발명은 양극 산화 전극을 구비한 박막 트랜지스터(TFT)에 접촉홀(contact holes)을 형성하는 방법에 관한 것이다.The present invention etches an anodic oxide film and an interlayer insulating film with respect to a laminated structure having a metallic wiring electrode having a barrier-type anodic oxide film on the surface thereof and an interlayer insulating film such as silicon oxide thereon. The present invention relates to a method of forming open holes. In particular, the present invention relates to a method of forming contact holes in a thin film transistor (TFT) having an anodizing electrode.
최근, 액정 표시 장치 및 영상 센서의 능동 소자로서 TFTs 가 각광받고 있다. 특히, 높은 전자 이동도를 갖는 결정화 TFT 가 사용될 때, 실리콘 반도체 LSIs 용 구동 회로가 유리, 세라믹 등으로 이루어진 절연체 기판상에 직접 형성될 수 있다. 또한, 1 내지 5mm 이하의 폭으로 시프트 레지스터와 같은 구동 회로를 형성하도록 배선 회로를 형성하는데 있어서의 자유도가 증가될 수 있다. 그에 따라, 패널은 주변에 자유 공간을 배제함으로써 조밀하게(compact) 만들어질 수 있다.Recently, TFTs are in the spotlight as active elements of liquid crystal displays and image sensors. In particular, when a crystallization TFT having a high electron mobility is used, a drive circuit for silicon semiconductor LSIs can be formed directly on an insulator substrate made of glass, ceramic, or the like. Also, the degree of freedom in forming the wiring circuit can be increased to form a driving circuit such as a shift register with a width of 1 to 5 mm or less. Thus, the panel can be made compact by excluding free space around it.
종래, 탄탈(tantalum) 또는 알루미늄이 반도체 회로 등에 대해 미세 배선 전극(fine wiring electrode)으로 사용되어 왔다. 특히, 알루미늄은 상당히 값이 저렴하고 낮은 체적 저항(low volume resistance)을 갖는다. 따라서, 알루미늄을 이용함으로써 낮은 저항을 갖는 미세 패턴이 큰 면적 기판에도 형성될 수 있었다. 그러나, 이들 금속 물질은 가열 처리시에 불안정하게 되고, 비정상적으로 성장하여 힐록(hillocks)을 형성하거나 휘스커(whiskers) 등을 생성시킨다. 그러므로, 상기한 공정에 포함되는 가열 처리 공정으로 인해, 상기 금속 물질을 반도체 회로 등의 미세 전극을 형성하는데 사용하기에는 적합하지 않다.Conventionally, tantalum or aluminum has been used as a fine wiring electrode for semiconductor circuits and the like. In particular, aluminum is quite inexpensive and has low volume resistance. Therefore, by using aluminum, a fine pattern having a low resistance could be formed on a large area substrate. However, these metal materials become unstable in the heat treatment and grow abnormally to form hillocks or generate whiskers and the like. Therefore, due to the heat treatment process included in the above process, the metal material is not suitable for use in forming fine electrodes such as semiconductor circuits.
티타늄, 스칸듐(scandium), 실리콘, 팔란듐(palladium), 탄탈, 이트륨(yttrium) 등과 같은 비교적 큰 원자 직경을 갖는 도펀트 금속(dopant metal)을 0.1 내지 5% 첨가함으로써 가열 처리동안 배선용 금속 물질을 안정화할 수 있다. 그러나, 결정화 규소가 사용되는 분야에선, 고온 처리가 바람직하고 350˚ 이상의 온도까지의 내열성이 요구된다. 이와 같은 요구조건은 단순히 도펀트 금속을 첨가하는 것만으로는 성취될 수 없다.Stabilization of the wiring metal material during heat treatment by adding 0.1 to 5% of dopant metal with relatively large atomic diameters such as titanium, scandium, silicon, palladium, tantalum, yttrium, etc. can do. However, in the field where silicon crystallization is used, high temperature treatment is preferred and heat resistance up to a temperature of 350 ° or more is required. Such a requirement cannot be achieved by simply adding dopant metal.
배선 금속 물질을 안정화하는 또 다른 방식으로서 상기 물질 표면을 산화시켜 안정한 절연막으로 덮도록 함으로써 금속의 내열성을 증가시키는 것이 공지되었다. 일반적으로, 산화물은 용융점이 높고 금속 화합물보다 더욱 안정하기 때문에, 금속의 비정상적인 성장이 방지될 수 있다. 물질 표면상에서 이루어지는 완전한 절연은 단락 회로가 배선들 중에서 생성되는 것을 방지할 수 있기 때문에, 특히, 다층 배선에 대해서는 안정한 절연막으로 코팅된 금속을 사용하는 것이 유용하다.As another way of stabilizing the interconnect metal material, it is known to increase the heat resistance of the metal by oxidizing the surface of the material to cover it with a stable insulating film. In general, since the oxide has a high melting point and is more stable than the metal compound, abnormal growth of the metal can be prevented. Since complete insulation on the material surface can prevent short circuits from occurring in the wirings, it is particularly useful to use metal coated with a stable insulating film for multilayer wiring.
금속 표면은 양극 산화로 인해 가장 손쉽고 효율적으로 산화될 수 있다. 암모니아 주석산염(tartrate) 또는 암모니아 붕산염의 3 내지 10% 을 함유하는 용액또는 상기 용액이 약 3 내지 30% 첨가된 에틸렌글리콜 용액이 화학 변환 용액(양극산화에 사용되는 전해 용액)으로서 사용된다. 기판은 화학 변환(화성(formation))용액에 침지(immerse)되고 상기 기판상의 금속 배선은 전원의 양극측에 접속된다. 플래티늄 또는 스테인레스강과 같은 안정한 물질이 전원의 음극측에 사용된다. 따라서, 양극 및 음극간에 일정한 전류를 공급함으로써, 알루미늄 등으로 만들어진 배선 물질은 상기 양극 및 음극에 공급된 전하에 의해 산화된다. 형성된 산화막은 높은 절연 특성을 갖기 때문에, 전기 저항은 점진적으로 산화됨에 따라서 증가한다. 따라서, 전극들 간의 전압은 최종적으로 100 내지 200V 의 값을 얻기까지 점진적으로 증가한다. 이 인가된 전압 범위하에서, 약 1,400 내지 2,800Å 두께의 양극 산화물이 최종적으로 얻어진다. 형성된 산화막은 조밀하고 안정하게 된다. 조밀하고 안정한 양극 산화막은 장벽형 양극 산화막으로서 공지되어 있다.Metal surfaces can be oxidized most easily and efficiently due to anodization. A solution containing 3 to 10% of ammonia tartrate or ammonia borate or an ethylene glycol solution to which the solution is added about 3 to 30% is used as a chemical conversion solution (electrolytic solution used for anodizing). The substrate is immersed in a chemical conversion (formation) solution and the metal wiring on the substrate is connected to the anode side of the power supply. Stable materials such as platinum or stainless steel are used on the negative side of the power source. Thus, by supplying a constant current between the anode and the cathode, the wiring material made of aluminum or the like is oxidized by the charge supplied to the anode and the cathode. Since the formed oxide film has a high insulating property, the electrical resistance increases as it is gradually oxidized. Thus, the voltage between the electrodes gradually increases until a value of 100 to 200 V is finally obtained. Under this applied voltage range, anodic oxides of about 1,400 to 2,800 mA thickness are finally obtained. The formed oxide film becomes dense and stable. Dense and stable anodic oxide films are known as barrier type anodic oxide films.
또한, 제 1 도에 도시된 바와 같은 TFT 가 제안되어 있다. 제 1 도는 게이트 전극 표면상에 형성되는 장벽형 양극 산화막 및 알루미늄, 탄탈 등으로 이루어진 금속 전극을 포함하는 플래너형(planar type) TFT 를 도시한다.In addition, a TFT as shown in FIG. 1 is proposed. FIG. 1 shows a planar type TFT including a barrier-type anodic oxide film formed on the gate electrode surface and a metal electrode made of aluminum, tantalum or the like.
게이트 절연막(406)은 반도체 활성층(소스 영역(403), 채널 형성 영역(404) 및 드레인 영역(405)을 포함)상에 형성되고, 주밀한 장벽형 양극 산화막(408)을 갖는 게이트 전극(407)은 상기 막(406)상에 형성된다. 제 1 도를 참조하면, 다공성의 양극 산화막(409)이 게이트 전극의 측면 부분 상에 형성되어 있다.The gate insulating film 406 is formed on the semiconductor active layer (including the source region 403, the channel formation region 404, and the drain region 405), and has a gate electrode 407 having a dense barrier-type anodic oxide film 408. ) Is formed on the film 406. Referring to FIG. 1, a porous anodic oxide film 409 is formed on the side portion of the gate electrode.
양극 산화막(408 및 409)은 배선의 열 안정성을 증가시킨다. 게다가, 게이트 전극(407)의 측면 표면상의 양극 산화물 두께는 오프셋 영역(413 및 414)을 형성하도록 활용된다. 층간 절연막(410)은 상기 영역(413 및 414)상에 형성된다. 산화 규소막 또는 질화 규소막은 층간 절연막(410)으로서 사용된다.The anodic oxide films 408 and 409 increase the thermal stability of the wiring. In addition, the anodic oxide thickness on the side surface of the gate electrode 407 is utilized to form the offset regions 413 and 414. An interlayer insulating film 410 is formed on the regions 413 and 414. A silicon oxide film or silicon nitride film is used as the interlayer insulating film 410.
금속 표면상에 양극 산화막을 갖는 금속을 게이트 전극으로 활용하는데 있어 관련하는 최대의 문제는 소스 영역(403)을 접속 전극(411)에 접속시키고, 드레인 영역(405)을 접속 전극(412)에 접속시키고, 게이트 전극(407)을 접속 전극(415)에 접속시키는 접촉홀을 형성하는 것이다.The biggest problem associated with utilizing a metal having an anodic oxide film on a metal surface as a gate electrode is connecting the source region 403 to the connection electrode 411 and the drain region 405 to the connection electrode 412. The contact hole which connects the gate electrode 407 to the connection electrode 415 is formed.
소스 영역(403) 및 드레인 영역(405)에서, 층간 절연막(410) 및 게이트 절연막(406)은 에칭된다. 게이트 절연막이 소스 영역 및 드레인 영역에 형성되지 않으면, 층간 절연막에 대해서만 에칭이 수행된다. 게이트 전극부에서는, 층간 절연막(410) 및 양극 산화막(408)에 대해 에칭이 수행된다. 이러한 방법으로 접속용 접촉홀이 형성된다.In the source region 403 and the drain region 405, the interlayer insulating film 410 and the gate insulating film 406 are etched. If the gate insulating film is not formed in the source region and the drain region, etching is performed only for the interlayer insulating film. In the gate electrode portion, etching is performed on the interlayer insulating film 410 and the anodic oxide film 408. In this way, a contact hole for connection is formed.
종래 공정에 따르면, 물에 의해 초기 농도의 1/10 내지 1/100 로 희석된 불화수소산이 에천트(etchant)로서 사용된다. 상기 에천트는 산화 규소 또는 질화규소로 이루어진 층간 절연막 또는 게이트 절연막을 에칭하는데 효과적이다. 게다가, 알루미늄으로 이루어진 게이트 전극에서, 상기 전극의 양극 산화막(장벽형 양극 산화 알루미늄)에 대해 에칭을 수행한다.According to the conventional process, hydrofluoric acid diluted to 1/10 to 1/100 of the initial concentration with water is used as an etchant. The etchant is effective for etching an interlayer insulating film or gate insulating film made of silicon oxide or silicon nitride. In addition, in the gate electrode made of aluminum, etching is performed on the anodic oxide film (barrier-type anodic aluminum oxide) of the electrode.
불화수소산이 에천트로서 사용될 때, 층간 절연막 또는 게이트 절연막을 형성하는 산화 규소를 에칭하는 에칭율이 양극 산화 알루미늄을 에칭하는 에칭율과 실질적으로 동일하기 때문에, 에칭 선택비가 작게된다. 그러므로, 소스 및 드레인 영역들에 대한 접촉홀 및 게이트 전극부에 대한 접촉홀이 개방용 레지스트(aresist for opening)를 이용하여 동일한 공정에서 에칭함으로써 형성되면, 오버에칭(overetching)되거나 불충분하게 에칭되는 접촉홀이 소스 및 드레인 영역 또는 게이트 전극부 중 한 곳에서 생성된다.When hydrofluoric acid is used as an etchant, the etching selectivity is small because the etching rate for etching the silicon oxide forming the interlayer insulating film or the gate insulating film is substantially the same as the etching rate for etching the anodized aluminum oxide. Therefore, if the contact hole for the source and drain regions and the contact hole for the gate electrode portion are formed by etching in the same process using an resist for opening, the contact is overetched or insufficiently etched. Holes are created in either the source and drain regions or the gate electrode portion.
따라서, 종래 공정에서, 에칭은 두 가지 공정으로 수행된다. 제 8A 및 8B 도를 참조하여, 종래 에칭 공정이 후술된다. 제 8A 도에서, 게이트 전극부는 레지스트(303)로 덮여지고 나서 개구는 소스 영역(301) 및 드레인 영역(302)에서만 형성되어 층간 절연막(410) 및 게이트 절연막(406)에 대해 에칭을 수행함으로써 실리콘 활성층(405)이 노출된다. 제 8B 도에서, 개구는 레지스트를 이용하여 게이트 부분(304)에만 형성되어 층간 절연막(410) 및 양극 산화 알루미늄(408)에 대해 에칭을 수행한다.Therefore, in the conventional process, etching is performed in two processes. Referring to FIGS. 8A and 8B, a conventional etching process is described below. In FIG. 8A, the gate electrode portion is covered with the resist 303, and then an opening is formed only in the source region 301 and the drain region 302 so as to perform etching on the interlayer insulating film 410 and the gate insulating film 406. The active layer 405 is exposed. In FIG. 8B, an opening is formed only in the gate portion 304 using a resist to etch the interlayer insulating film 410 and the anodized aluminum oxide 408. In FIG.
상기 방식에 있어서는, 에칭에 의해 개구 부분들을 형성하는데 두 개의 마스크 공정(mask processes)이 필요하게 된다. 게다가, 불화수소산을 이용하는 양극산화 알루미늄에 대한 에칭율(etching rate)이 양극 산화물 알루미늄(408)이 에칭에 의해 제거된 후의 알루미늄(407)에 대한 에칭율보다 낮게 되므로, 양호한 에칭 선택비가 얻어질 수 없다. 즉, 양극 산화 알루미늄의 에칭이 완료되자마자 에칭율이 가속되기 때문에 알루미늄(407)이 오버에칭되는 경향이 있다. 인산, 아세트산 또는 질산을 함유하는 알루미늄 혼합산(aluminum mixed acid)과 같은 통상의 에천트가 사용되는 경우에 상기와 동일한 오버 에칭이 야기된다. 그러므로, 양극 산화알루미늄 및 알루미늄에 대하여 충분한 에칭 선택비를 달성하는 것은 어렵다.In this manner, two mask processes are required to form the opening portions by etching. In addition, since the etching rate for the anodized aluminum using hydrofluoric acid is lower than the etching rate for the aluminum 407 after the anodized aluminum 408 is removed by etching, a good etching selectivity can be obtained. none. That is, since the etching rate is accelerated as soon as the etching of the anodized aluminum is completed, the aluminum 407 tends to overetch. The same over etching is caused when conventional etchant such as aluminum mixed acid containing phosphoric acid, acetic acid or nitric acid is used. Therefore, it is difficult to achieve a sufficient etching selectivity for aluminum oxide and aluminum.
발명의 요약Summary of the Invention
본 발명에 따라, 알루미늄 또는 주로 알루미늄으로 이루어진 게이트 전극으로서 그 표면상에 양극 산화막을 갖는 상기 게이트 전극에 접촉홀을 형성하는 방법이 제공되며, 여기서, 게이트 전극을 산화 규소막 또는 질화 규소막 밑에 형성되고, 상기 방법은 산화 규소막 또는 질화 규소막 및 알루미늄 산화막을 에칭에 의해 제거하는 단계를 포함한다.According to the present invention, there is provided a method for forming a contact hole in the gate electrode having an anodized film on its surface as a gate electrode made of aluminum or mainly aluminum, wherein the gate electrode is formed under a silicon oxide film or a silicon nitride film. The method includes removing a silicon oxide film or a silicon nitride film and an aluminum oxide film by etching.
본 발명에 따라, 단일의 레지스트 형성 공정(마스크 공정)으로, 그 전극 표면상에 양극 산화 알루미늄막을 가지며 산화 규소막 또는 질화 규소막 밑에 형성되는 알루미늄 전극에 접촉홀을 형성하고, 산화 규소막 밑에 또는 산화 규소막 및 질화 규소막 밑에 위치한 반도체에 또 다른 접촉홀을 형성하는 방법이 제공된다.According to the present invention, in a single resist formation process (mask process), a contact hole is formed in an aluminum electrode having an anodized aluminum oxide film on its electrode surface and formed under a silicon oxide film or a silicon nitride film, and beneath the silicon oxide film or A method of forming another contact hole in a semiconductor under a silicon oxide film and a silicon nitride film is provided.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하고 그 표면상에 양극산화 알루미늄막을 갖는 금속과 상기 금속을 덮고있는 산화 규소막을 포함하는 적층체를, 아세트산, 불화 암모늄(NH4F) 및 불화수소산(HF)을 함유하는 아세트산 완충 불화수소산 용액(ABHF)을 이용하여 에칭하고, 무수 크롬산(chromic anhydride) 및 인산을 함유하는 크롬 인산 용액을 이용하여 산화 규소막 및 양극 산화 알루미늄을 에칭하여 적어도 알루미늄 일부를 노출시키는 단계를 포함하는 접촉홀 형성 방법이 제공된다.According to the present invention, a laminate comprising aluminum or a metal containing mainly aluminum and having an anodized aluminum film on its surface and a silicon oxide film covering the metal is prepared using acetic acid, ammonium fluoride (NH 4 F) and hydrofluoric acid ( Etching with an acetic acid buffered hydrofluoric acid solution (ABHF) containing HF), and etching a silicon oxide film and anodized aluminum with a chromic anhydride solution containing chromic anhydride and phosphoric acid to Provided is a method of forming a contact hole comprising exposing.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하는 금속막으로 이루어지고 양극 산화 알루미늄막으로 덮여진 게이트 전극을 갖는 게이트 전극부와, 반도체를 포함하는 소스 및 드레인 영역과, 상기 게이트 전극부, 상기 소스 및 드레인 영역을 덮고 있는 산화 규소막을 포함하는 박막 트랜지스터(TFT)에 접촉홀을 형성하는 방법이 제공되며, 상기 방법은 상기 소스영역, 드레인 영역 및 게이트 전극부상에 개구 영역을 갖는 레지스트를 형성하는 단계와, 아세트산, 불화 암모늄 및 불화수소산을 함유하는 아세트산 완충 불화수소산 용액에 상기 개구 영역을 침지(immerse)하는 단계와, 이후 무수 크롬산 및 인산을 함유하는 크롬 인산 용액에 상기 개구 영역을 침지하여 상기 개구 영역에서 산화 규소막 및 양극 산화 알루미늄막을 제거하는 단계를 포함한다.According to the present invention, a gate electrode portion having a gate electrode made of aluminum or a metal film mainly containing aluminum and covered with an anodized aluminum oxide film, a source and drain region including a semiconductor, the gate electrode portion, the source And forming a contact hole in a thin film transistor (TFT) including a silicon oxide film covering the drain region, the method comprising forming a resist having an opening region on the source region, the drain region and the gate electrode portion; And immersing the opening region in an acetic acid buffered hydrofluoric acid solution containing acetic acid, ammonium fluoride, and hydrofluoric acid, and then immersing the opening region in a chromic phosphoric acid solution containing chromic anhydride and phosphoric acid. Removing the silicon oxide film and the anodized aluminum film from the region do.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하는 금속막으로 이루어지고 양극 산화 알루미늄막에 의해 덮여진 게이트 전극을 갖는 게이트 전극부와, 반도체를 포함하는 소스 및 드레인 영역과, 상기 게이트 전극부, 상기 소스 및 드레인 영역을 덮고 있는 산화 규소막을 포함하는 TFT에 접촉홀을 형성하는 방법이 제공되며, 상기 방법은, 아세트산, 불화 암모늄 및 불화수소산을 함유하는 아세트산 완충 불화수소산 용액을 이용하여 산화 규소막에 개구를 형성하는 단계와, 무수크롬산 및 인산을 함유하는 크롬 인산 용액을 이용하여 상기 산화 규소막의 개구의 구멍 직경보다 작은 구멍 직경을 갖는 개구를 양극 산화 알루미늄막에 형성하는 단계를 포함한다.According to the present invention, a gate electrode portion made of aluminum or a metal film mainly containing aluminum and having a gate electrode covered by an anodized aluminum oxide film, a source and drain region including a semiconductor, the gate electrode portion, the A method of forming a contact hole in a TFT comprising a silicon oxide film covering a source and a drain region is provided, wherein the method comprises using an acetic acid buffered hydrofluoric acid solution containing acetic acid, ammonium fluoride and hydrofluoric acid in a silicon oxide film. And forming an opening in the anodized aluminum film using a chromium phosphate solution containing chromic anhydride and phosphoric acid, the opening having a hole diameter smaller than that of the opening of the silicon oxide film.
상기 산화 규소막은 산화 규소막 및 질화 규소막을 갖는 다층막이다.The silicon oxide film is a multilayer film having a silicon oxide film and a silicon nitride film.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하고 그 표면상에 양극 산화 알루미늄막을 갖는 금속막과, 산화 규소막, 질화 규소막 또는 상기 산화 규소막과 질화 규소막의 다층막을 포함하는 적층막을 건식 에칭하는 단계와, 상기 양극산화 알루미늄막과, 상기 산화 규소막, 상기 질화 규소막 및 상기 산화 규소막과 상기 질화 규소막의 다층막 중 하나의 막을, 무수 크롬산 및 인산을 함유하는 크롬 인산 용액을 이용하여 에칭함으로써 적어도 알루미늄 일부를 노출시키는 단계와, 노출된 알루미늄에 전기적으로 접속되는 알루미늄 접속부를 상기 적층막 상에 형성하는 단계를 포함하는 접촉홀 형성 방법이 제공된다.According to the present invention, dry etching a metal film containing aluminum or mainly aluminum and having an anodized aluminum oxide film on its surface, and a laminated film comprising a silicon oxide film, a silicon nitride film or a multilayer film of the silicon oxide film and silicon nitride film And etching the film of one of the anodized aluminum film, the silicon oxide film, the silicon nitride film, and the multilayer film of the silicon oxide film and the silicon nitride film by using a chromic anhydride solution containing chromic anhydride and phosphoric acid. A method of forming a contact hole is provided, comprising exposing at least a portion of aluminum and forming an aluminum connection portion electrically connected to the exposed aluminum on the laminated film.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하고 그 표면상에 양극 산화 알루미늄막을 갖는 금속막과, 산화 규소막, 질화 규소막 또는 상기 산화 규소막과 질화 규소막의 다층막을 포함하는 적층막을 건식 에칭하는 단계와, 상기 양극 산화 알루미늄막과, 상기 산화 규소막, 상기 질화 규소막 및 상기 산화 규소막과 상기 질화 규소막의 다층막 중 하나의 막을, 이온 밀링(ion milling)에 의해 에칭함으로써 적어도 알루미늄 일부를 노출시키는 단계와, 노출된 알루미늄에 전기적으로 접속되는 알루미늄 접속부를 상기 적층막 상에 형성하는 단계를 포함하는 접촉홀 형성 방법이 제공된다.According to the present invention, dry etching a metal film containing aluminum or mainly aluminum and having an anodized aluminum oxide film on its surface, and a laminated film comprising a silicon oxide film, a silicon nitride film or a multilayer film of the silicon oxide film and silicon nitride film Exposing at least a portion of aluminum by etching, by ion milling, one of the anodized aluminum oxide film, the silicon oxide film, the silicon nitride film, and the multilayer film of the silicon oxide film and the silicon nitride film. And forming an aluminum connection portion electrically connected to the exposed aluminum on the laminated film.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하고 그 표면상에 양극 산화 알루미늄막을 갖는 금속막과, 산화 규소막, 질화 규소막 또는 상기 산화 규소막과 질화 규소막의 다층막을 포함하는 적층막을, 아세트산, 불화 암모늄 및 불화수소산을 함유하는 아세트산 완충 불화수소산 용액을 이용하여 에칭하는 단계와, 상기 양극 산화 알루미늄막과, 상기 산화 규소막, 상기 질화 규소막 및 상기 산화 규소막과 상기 질화 규소막의 다층막 중 하나의 막을, 이온 밀링에 의해 에칭함으로써 적어도 알루미늄 일부를 노출시키는 단계와, 노출된 알루미늄에 전기적으로접속되는 알루미늄 접속부를 상기 적층막 상에 형성하는 단계를 포함하는 접촉홀 형성 방법이 제공된다.According to the present invention, a laminated film comprising a metal film containing aluminum or mainly aluminum and having an anodized aluminum oxide film on its surface, and a silicon oxide film, a silicon nitride film or a multilayer film of the silicon oxide film and silicon nitride film, acetic acid, Etching using an acetic acid buffered hydrofluoric acid solution containing ammonium fluoride and hydrofluoric acid; and one of the anodized aluminum oxide film, the silicon oxide film, the silicon nitride film, and the multilayer film of the silicon oxide film and the silicon nitride film. Exposing at least a portion of aluminum by etching the film by ion milling, and forming an aluminum connection portion on the laminated film electrically connected to the exposed aluminum.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하고 그 표면상에 양극 산화 알루미늄막을 갖는 금속막과, 산화 규소막, 질화 규소막 또는 상기 산화 규소막과 질화 규소막의 다층막을 포함하는 적층막을, 아세트산, 불화 암모늄 및 불화수소산을 함유하는 아세트산 완충 불화수소산 용액을 이용하여 에칭하는 단계와, 무수 크롬산 및 인산을 함유하는 크롬 인산 용액을 이용하여 상기 질화 규소막 및 상기 양극 산화 알루미늄막을 에칭함으로써 적어도 알루미늄 일부를 노출시키는 단계를 포함하는 접촉홀 형성 방법이 제공된다.According to the present invention, a laminated film comprising a metal film containing aluminum or mainly aluminum and having an anodized aluminum oxide film on its surface, and a silicon oxide film, a silicon nitride film or a multilayer film of the silicon oxide film and silicon nitride film, acetic acid, Etching at least a portion of aluminum by etching using an acetic acid buffered hydrofluoric acid solution containing ammonium fluoride and hydrofluoric acid, and etching the silicon nitride film and the anodized aluminum oxide film using a chromic phosphate solution containing chromic anhydride and phosphoric acid. Provided is a method of forming a contact hole comprising exposing.
본 발명에 따라, 알루미늄 또는 주로 알루미늄을 함유하는 금속으로 이루어지고 양극 산화 알루미늄막으로 덮여진 게이트 전극과 상기 게이트 전극을 덮고 있는 게이트 절연막을 포함하는 박막 트랜지스터에 접촉홀을 형성하는 방법이 제공되며, 상기 방법은 아세트산, 불화 암모늄 및 불화수소산을 함유하는 아세트산 완충 불화수소산을 이용하여 게이트 절연막에 개구를 형성하는 단계와, 무수 크롬산 및 인산을 함유하는 크롬 인산 용액을 이용하여 상기 양극 산화 알루미늄막에 상기 게이트 절연막의 개구의 구멍 직경보다 작은 구멍 직경을 갖는 개구를 형성하는 단계를 포함한다.According to the present invention, there is provided a method for forming a contact hole in a thin film transistor comprising a gate electrode made of aluminum or a metal mainly containing aluminum and covered with an anodized aluminum oxide film and a gate insulating film covering the gate electrode, The method includes forming an opening in a gate insulating film using acetic acid buffered hydrofluoric acid containing acetic acid, ammonium fluoride, and hydrofluoric acid, and using the chromic anhydride solution containing chromic anhydride and phosphoric acid on the anodized aluminum oxide film. Forming an opening having a hole diameter smaller than the hole diameter of the opening of the gate insulating film.
게이트 절연막은 산화 규소막, 질화 규소막 또는 상기 산화 규소막과 질화 규소막의 다층막이 된다.The gate insulating film may be a silicon oxide film, a silicon nitride film, or a multilayer film of the silicon oxide film and the silicon nitride film.
아세트산 완충 불화수소산 용액(ABHF)은 체적비에서 0:1:1 내지 100:100:1,바람직하게는 0:10:1 내지 60:60:1 인 아세트산(98%), 수성의 40% 불화 암모늄(NH4F) 및 수성의 50% 불화수소산을 함유하는 혼합산이다.Acetic acid buffered hydrofluoric acid solution (ABHF) is acetic acid (98%), aqueous 40% ammonium fluoride, with volume ratio of 0: 1: 1 to 100: 100: 1, preferably 0: 10: 1 to 60: 60: 1 (NH 4 F) and aqueous 50% hydrofluoric acid.
본 실시예의 상세한 설명Detailed description of this embodiment
아세트산, 불화 암모늄(NH4F) 및 불화수소산(HF)을 함유하는 아세트산 완충 불화수소산 용액(이하부터 "ABHF"라 칭함)을 이용하여 산화 규소막 및 질화 규소막과 더불어 양극 산화 알루미늄막을 에칭하는데 있어서, 본 발명자는 에칭 공정이 어떤 단계에 도달하도록 진행될 때 상기 양극 산화 알루미늄막의 에칭이 정지된다는 것을 발견하였다. 즉, 소스 영역, 드레인 영역 및 게이트 전극부 상에 형성되는 산화 규소막 또는 질화 규소막을 포함하는 층간 절연막 부분이 유사한 방식으로 ABHF 에 의해 에칭된다는 것이다. 게이트 절연막(산화 규소막 또는 질화 규소막)이 소스 영역 및 드레인 영역 상에 형성되면, 게이트 절연막은 실리콘 활성층이 노출될 때까지 ABHF 를 이용하여 에칭함으로써 제거된다. ABHF 를 이용하여 에칭하는 것을 정지한 후, 에천트를 이용하는 전체 반응은 결과적 구조를 세척(washing)함으로써 정지된다. 한편, 게이트 전극부에서, 산화 규소막 또는 질화 규소막 밑에 형성되는 양극 산화 알루미늄막이 에칭 공정동안 노출되기 때문에, 양극 산화 알루미늄막은 ABHF 에 의해 에칭된다. 양극 산화 알루미늄막에 대한 에칭은 300 내지 600Å 의 깊이까지 수행되며, 그 이상의 깊이에 대해선 수행되지 않는다.To etch an anodized aluminum oxide film together with silicon oxide film and silicon nitride film using an acetic acid buffered hydrofluoric acid solution (hereinafter referred to as "ABHF") containing acetic acid, ammonium fluoride (NH 4 F) and hydrofluoric acid (HF). In the present invention, the inventors have found that the etching of the anodized aluminum film is stopped when the etching process proceeds to reach a certain stage. That is, the interlayer insulating film portion including the silicon oxide film or silicon nitride film formed on the source region, the drain region and the gate electrode portion is etched by the ABHF in a similar manner. When a gate insulating film (silicon oxide film or silicon nitride film) is formed on the source region and the drain region, the gate insulating film is removed by etching with ABHF until the silicon active layer is exposed. After stopping etching with ABHF, the entire reaction with etchant is stopped by washing the resulting structure. On the other hand, in the gate electrode portion, because the anodized aluminum oxide film formed under the silicon oxide film or silicon nitride film is exposed during the etching process, the anodized aluminum oxide film is etched by the ABHF. Etching for the anodized aluminum film is performed to a depth of 300 to 600 kPa, but not to a depth greater than that.
제 2 도에 도시된 바와 같은 ABHF 를 이용하는 경우에 양극 산화 알루미늄막의 에칭 특성을 참조하면, 상기 에칭은 깊이가 약 350Å 이상에 대해선 수행되지않는다.Referring to the etching characteristics of the anodized aluminum film when using ABHF as shown in FIG. 2, the etching is not performed for a depth of about 350 kPa or more.
에칭된 양극 산화 알루미늄막의 표면상에는 직사각형 결정이 밀집되는 것을 알 수 있다. 이와 같은 직사각형 결정이 관측될 때, 에칭 공정은 양극 산화 알루미늄막의 도중에서 예외 없이 정지된다. 이와 같은 현상에 대한 원인은 양극 산화 알루미늄막과 에천트의 반응을 통하여 새로운 불용성 화합물이 형성되는지 또는 상기 양극 산화 알루미늄막 내부의 순수 알루미나가 주입되는 전해 양이온(intruding cations of the electrolyte)과의 반응도에서 상기 양극 산화 알루미늄막의 표면상에서와 다르게 되는지 아직 명백하게 밝혀지지 않았다. 하여튼, 양극 산화 알루미늄막은 ABHF 에 의해 에칭될 수 있으며, 양극 산화 알루미늄막 안쪽의 알루미늄은 비에칭 상태로 유지된다.It can be seen that rectangular crystals are concentrated on the surface of the etched anodized aluminum oxide film. When such rectangular crystals are observed, the etching process stops without exception in the middle of the anodized aluminum film. The reason for this phenomenon is whether a new insoluble compound is formed through the reaction of the anodized aluminum oxide film and the etchant or the degree of reactivity with the inerting cations of the electrolyte into which the pure alumina inside the anodized aluminum oxide film is injected. It is not yet clear whether it is different from that on the surface of the anodized aluminum film. In any case, the anodized aluminum film can be etched by ABHF, and the aluminum inside the anodized aluminum film is kept in an unetched state.
ABHF 로 에칭하고 나서 양극 산화 알루미늄막을 세척 및 건조(washing and drying)한 후 양극 산화 알루미늄막이 다시 에칭되면, 에칭은 다시 수백 Å 의 깊이에 대해 수행된다. 따라서, 에칭, 세척 및 건조 공정을 수회 연속적으로 반복함으로써 알루미늄쪽으로 에칭이 진행하여, 에칭은 알루미늄상에까지 진행할 수 있게 되며, 또한, 에칭은 더욱더 진행하게 된다. 하지만, 이와 같은 연속적인 반복 공정이 수행되지 않으면, 알루미늄은 에칭되지 않은 채로 유지된다.If the anodized aluminum film is etched again after etching with ABHF and then washing and drying the anodized aluminum film, the etching is again performed for a depth of several hundred millimeters. Therefore, by successively repeating the etching, washing and drying processes several times, the etching proceeds toward the aluminum, and the etching can proceed to the aluminum phase, and the etching proceeds further. However, if such a continuous repeating process is not performed, aluminum remains unetched.
양극 산화 알루미늄막의 에칭은 산화 규소막 또는 질화 규소막의 에칭에 대해 ABHF 를 이용함으로써 자기 조절 방식(self-controlled manner)으로 정지될 수 있다. 따라서, 결론적으로 오버에칭 또는 불충분한 에칭의 발생이 방지될 수 있다. 에칭 실시자는 소스 및 드레인 영역상의 게이트 절연막이 제거되었는지를 확인할필요만 있으므로, 에칭 공정은 매우 쉽게 수행될 수 있다는 것을 알 수 있다. 양극 산화 알루미늄의 에칭 공정에 대해선, 일본 산업 표준국에서 편찬한 JIS H 8680 "알루미늄 또는 알루미늄 합금상의 양극 산화막 두께에 대한 테스트 방법" 에 서술된 코팅 질량 방법(coating mass method) 및 JIS H 9500 "알루미늄 또는 알루미늄 합금의 양극 산화 공정 동작에 대한 표준" 에 서술된 산화막 제거 방법을 참조하면 된다. 즉, 35ml 인산(850g/리터) 및 20g 의 무수 크롬산이 첨가되고 60 내지 95˚C 로 가열된 1-리터 용액에서 에칭이 수행된다. 상기 용액을 양극 산화물 표면을 갖는 알루미늄에 적용함으로써, 단지 양극 산화 알루미늄막만이 에칭될 수 있으며, 기저 알루미늄(base aluminum)은 비에칭 상태로 유지된다. 따라서, 큰 에칭 선택비가 양극 산화 알루미늄 및 순수 알루미늄간의 계면 근처에서 얻어질 수 있다.The etching of the anodized aluminum film can be stopped in a self-controlled manner by using ABHF for the etching of the silicon oxide film or silicon nitride film. Thus, in conclusion, the occurrence of overetching or insufficient etching can be prevented. It can be seen that the etching process can be performed very easily since the etching operator only needs to confirm that the gate insulating film on the source and drain regions has been removed. For the etching process of anodized aluminum, the coating mass method and JIS H 9500 "Aluminum described in JIS H 8680" Testing Method for Anodic Oxide Thickness on Aluminum or Aluminum Alloy "compiled by Japanese Industrial Standards Bureau. Or the oxide film removal method described in "Standards for Anodic Oxidation Process Operations of Aluminum Alloys." That is, 35 ml phosphoric acid (850 g / liter) and 20 g of chromic anhydride are added and etching is performed in a 1-liter solution heated to 60 to 95 ° C. By applying the solution to aluminum having an anodic oxide surface, only an anodized aluminum film can be etched and the base aluminum remains unetched. Thus, a large etching selectivity can be obtained near the interface between anodized aluminum and pure aluminum.
예컨대, 직사각형 결정이 관측되고 ABHF를 사용하여 에칭이 정지되는 양극 산화 알루미늄의 표면은 크롬산 용액을 이용함으로써 완전히 제거되고, 에칭은 양극 산화 알루미늄 및 순수 알루미늄간의 계면에서 정지된다.For example, the surface of anodized aluminum where rectangular crystals are observed and etching is stopped using ABHF is completely removed by using a chromic acid solution, and etching is stopped at the interface between aluminum anodized and pure aluminum.
크롬 인산염(chromium phosphate)을 에천트로서 이용하여 양극 산화막을 에칭하는 동안, 산화 규소 또는 질화 규소의 게이트 절연막 및 실리콘 활성층은 상기 에천트와 접하게 된다. 그러나, 이들 막을 크롬 인산염 에천트로 에칭하는 에칭율은 매우 낮고 상기 물질은 거의 에칭되지 않은 상태로 유지된다. 따라서, 그 표면상에 양극 산화 알루미늄막을 갖고 산화 규소막 또는 질화 규소막 밑에 형성되는 알루미늄막과 접하여 형성되는 접촉홀은, 상기 양극 산화 알루미늄이 ABHF 에 의해 산화 규소를 이용하여 에칭한 후 크롬 인산 용액을 이용하여 에칭되는, 본 발명에따른 공정에 의해 고도의 조절 가능한 방식으로 매우 손쉽게 형성될 수 있다.While etching the anodic oxide film using chromium phosphate as an etchant, the gate insulating film and silicon active layer of silicon oxide or silicon nitride come into contact with the etchant. However, the etch rate for etching these films with chromium phosphate etchant is very low and the material remains almost unetched. Therefore, the contact hole formed on the surface thereof in contact with the silicon oxide film or the aluminum film formed under the silicon nitride film has a chromium phosphate solution after the anodized aluminum is etched using silicon oxide by ABHF. It can be very easily formed in a highly controllable manner by the process according to the invention, which is etched using a.
제 3 도는 크롬 인산 용액을 이용한 양극 산화 알루미늄막의 에칭 특성을 도시한다. 즉, 원하는 기간 내에서의 에칭 깊이가 스텝 측정기(step measuring meter)에 의해 측정된다. 에칭은 시간 경과에 따라서 알루미늄층을 덮고 있는 1500Å 두께의 양극 산화 알루미늄막에 직선적으로 진행하며, 적절히 알루미늄 계면에서 정지된다. 크롬 인산 용액을 이용하여 에칭한 후 오저 분광 분석법(Auger spectroscopy)에 의한 알루미늄층의 깊이 분석에 따라, 표면상에서 약 50Å 의 깊이까지 산소가 검출되며, 보다 깊은 영역에서는 산화되지 않은 금속 알루미늄만이 검출된다. 산화되지 않은 금속 알루미늄 표면상의 자연 산화물은 약 50Å 이고, 이러한 두께는 에칭된 표면 두께와 거의 동일하다. 따라서, 단지 양극 산화 알루미늄막만이 크롬 인산 용액을 이용하여 에칭되고 표면 산화는 알루미늄의 노출된 표면상에서 발생되는 것이라 생각된다.3 shows etching characteristics of the anodized aluminum oxide film using a chromium phosphate solution. That is, the etching depth within the desired period is measured by a step measuring meter. Etching advances linearly to the 1500-micrometer-thick anodized aluminum oxide film which covers the aluminum layer with time, and is stopped suitably at an aluminum interface. After etching with a chromium phosphate solution, oxygen is detected up to a depth of about 50 μs on the surface by depth analysis of the aluminum layer by Auger spectroscopy, and only the non-oxidized metal aluminum is detected in the deeper region. do. The native oxide on the unoxidized metal aluminum surface is about 50 GPa, and this thickness is approximately equal to the etched surface thickness. Thus, only anodized aluminum oxide film is etched using a chromium phosphate solution and surface oxidation is believed to occur on the exposed surface of aluminum.
에칭중에 레지스트의 강력한 부착력은 일본 산업 표준국(JIS)에서 규정한 특정값의 농도보다 약 2 배정도 낮은 농도로 희석된 에칭 용액을 이용함으로써 유지될 수 있다. 이러한 방식으로, 안정한 공정이 실현될 수 있다. 희석 에천트를 이용하는 에칭 공정에 의해 약 2,000Å 이하의 두께를 갖는 양극 산화 알루미늄막상에서 에칭하는 동안 레지스트 박리(resist peeling)가 발생되지 않는다는 것이 확인됐다. 또한, 양극 산화 알루미늄막의 에칭은 어떤 문제도 없이 알루미늄 계면에서 정지된다.The strong adhesion of the resist during etching can be maintained by using an etching solution diluted to a concentration about two times lower than the concentration of a specific value specified by the Japan Industrial Standards Agency (JIS). In this way, a stable process can be realized. It was confirmed by the etching process using a dilute etchant that resist peeling did not occur during etching on the anodized aluminum oxide film having a thickness of about 2,000 kPa or less. Further, the etching of the anodized aluminum film is stopped at the aluminum interface without any problem.
상술된 바와 같은 밖의 트랜지스터(TFT)에서, 접촉홀은, 단일의 레지스트 형성 공정으로, 소스와 드레인 영역에서의 층간 절연막 및 게이트 절연막의 에칭 공정 및 게이트 전극부에서의 양극 산화 알루미늄막 및 층간 절연막의 에칭 공정을 동시에 수행함으로써 형성될 수 있다. 또한, 접촉홀은 거의 오버에칭 등이 없이 손쉽게 형성될 수 있다. 게다가, 접속 전극을 형성함으로써, 알루미늄 게이트 전극과, 소스 영역 및 드레인 영역이 접촉홀을 통해 상부 전극과 접속될 수 있다.In the outer transistor TFT as described above, the contact hole is a single resist formation process, and the etching process of the interlayer insulating film and the gate insulating film in the source and drain regions, and the anodic aluminum oxide film and the interlayer insulating film in the gate electrode portion. It can be formed by performing the etching process at the same time. In addition, the contact hole can be easily formed with almost no overetching or the like. In addition, by forming the connection electrode, the aluminum gate electrode, the source region and the drain region can be connected with the upper electrode through the contact hole.
실시예 1Example 1
본 실시예는 제 1 배선 및 제 2 배선간에 형성된 층간 절연막을 통해서 그 표면상에 양극 산화막을 갖는 제 1 배선상에 제 2 배선을 형성하는 단계 및 접촉홀을 형성하여 상기 제 1 및 제 2 배선을 양극 산화막 및 층간 절연막에 접속시키는 단계를 포함하는 공정에 관한 것이다. 상기 공정은 액정 표시 장치 및 영상 센서와 같은 반도체 회로에서 미세 배선을 형성하기 위하여 사용된다. 상기 배선 물질은 주로 알루미늄이지만, 탄탈, 티타늄, 그들의 혼합물질과 같은 다른 금속이 사용될 수도 있다.In the present embodiment, a second wiring is formed on a first wiring having an anodic oxide film on its surface through an interlayer insulating film formed between the first wiring and the second wiring, and contact holes are formed to form the first and second wirings. Is connected to an anodizing film and an interlayer insulating film. The process is used to form fine wirings in semiconductor circuits such as liquid crystal displays and image sensors. The wiring material is mainly aluminum, but other metals such as tantalum, titanium, and mixtures thereof may be used.
제 4 도는 본 실시예를 따라서 형성되는 미세 배선의 접속 상태를 도시한다. 제 4 도에서, 알루미늄으로 이루어진 제 1 전극(102)(도면의 수직 방향을 따라서 확장됨)과, 양극 산화 알루미늄막(103)과, 산화 규소로 이루어진 층간 절연막(104) 및 제 2 전극(105)(상기 제 1 전극과 직각으로 형성됨)은 기판(101)상에 형성된다. 상기 제 1 전극(102) 및 제 2 전극(105)은 상기 제 1 전극(102)의 상부 표면(106)에 전기적으로 접속된다. 상부 표면(106)은 층간 절연막(104) 및 양극 산화막(103)을 에칭함으로써 노출된다. 상기 구조를 제조하는 공정이 후술된다.4 shows a connection state of fine wirings formed in accordance with this embodiment. 4, the first electrode 102 made of aluminum (expanded along the vertical direction of the drawing), the anodized aluminum oxide film 103, the interlayer insulating film 104 made of silicon oxide and the second electrode 105 ) Is formed on the substrate 101 at right angles to the first electrode. The first electrode 102 and the second electrode 105 are electrically connected to the upper surface 106 of the first electrode 102. The upper surface 106 is exposed by etching the interlayer insulating film 104 and the anodic oxide film 103. The process for producing the structure is described below.
배선 물질로서 6,000Å 두께의 알루미늄막은 일반적으로 절연막 또는 절연물질로 이루어진 기판(101)상에 스퍼터링함으로써 형성된다. 형성된 알루미늄막의 두께는 제한받지 않으며, 요구 조건에 따라서 조정될 수 있다. 스칸듐(Sc)은 중량 0.2% 농도로 알루미늄막에 첨가되어 이후 양극 산화 공정에서 알루미늄상에 힐록(hillocks)이 형성되는 것을 방지한다. Sc 이외의 첨가제, 예컨대 이트륨(Y)이 고온에서 알루미늄상에 야기되는 비정상적인 성장을 방지하기 위하여 첨가될 수 있다.An aluminum film having a thickness of 6,000 Å as a wiring material is generally formed by sputtering on an insulating film or a substrate 101 made of an insulating material. The thickness of the formed aluminum film is not limited and can be adjusted according to the requirements. Scandium (Sc) is added to the aluminum film at a concentration of 0.2% by weight to prevent the formation of hillocks on the aluminum in the subsequent anodization process. Additives other than Sc, such as yttrium (Y), may be added to prevent abnormal growth caused by the aluminum phase at high temperatures.
알루미늄막은 포토리소그래피에 의해 패터닝된다. 에칭 공정은 건식 에칭 또는 습식 에칭 중 하나에 의해 수행된다. 건식 에칭시, 애칭 단면 각도는 대략 직각(90˚)이다. 습식 에칭시, 에칭 단면은 기판에 대하여 90˚ 이하의 각도가 된다. 즉, 상기 기판에 대하여 약 40 내지 60˚ 각도가 된다. 에칭 단면이 90˚에 가까우면, 알루미늄막에 형성되는 제 2 층 배선 또는 층간 절연막상에서 열악한 스텝 커버리지(step coverage)가 초래된다. 이러한 것은 단선(disconnection)의 발생을 초래하고 상부 및 하부 배선간에 단락 회로를 일으킬 가능성을 높게 한다. 따라서, 제 1 배선은 35 내지 45˚C 로 가열되는 인산, 아세트산 및 질산의 혼합 용액을 이용하여 습식 에칭함으로써 알루미늄막을 60μm 폭의 스트라이프형 배선으로 처리함으로써 형성된다.The aluminum film is patterned by photolithography. The etching process is performed by either dry etching or wet etching. In dry etching, the nicking cross-sectional angle is approximately right angle (90 °). In wet etching, the etching cross section is at an angle of 90 degrees or less with respect to the substrate. That is, the angle is about 40 to 60 degrees with respect to the substrate. If the etching cross section is close to 90 DEG, poor step coverage is caused on the second layer wiring or the interlayer insulating film formed on the aluminum film. This causes the occurrence of disconnection and increases the possibility of causing a short circuit between the upper and lower wirings. Therefore, the first wiring is formed by treating the aluminum film with a 60 μm wide striped wiring by wet etching using a mixed solution of phosphoric acid, acetic acid and nitric acid heated to 35 to 45 ° C.
이후 양극 산화가 기술된다. 주석산(tartaric acid)의 에틸렌글리콜 용액이 3% 주석산을 에틸렌글리콜에 용해함으로써 준비된다. 그 결과적 용액의 PH 값은 1/10 암모니아수를 첨가함으로써 6.8 내지 7.0 으로 조정된다. 얻어진 용액은 자동온도 조절장치(thermostat) 내부에 배치되어 그 결과적 용액의 온도를 0 내지 20˚C, 바람직하게는 10˚C±1˚C 로 유지시킨다. 처리될 기판 및 금속 전극 물질(음극)은 기판이 30 내지 50mm 거리만큼 음극과 떨어져서 배치되도록 하고 알루미늄이 기판의 내측상에 배치되도록 하는 방식으로 상기 용액에 침지된다. 용액에 대해 안정된 물질, 예컨대 백금판(platinum sheet)이 본 실시예에서 음극으로 사용된다. 따라서, 처리될 기판은 전원의 양극측에 배치되고, 백금판은 상기 전원의 음극측에 배치된다.Anodization is then described. An ethylene glycol solution of tartaric acid is prepared by dissolving 3% tartaric acid in ethylene glycol. The PH value of the resultant solution is adjusted to 6.8 to 7.0 by adding 1/10 ammonia water. The resulting solution is placed inside a thermostat to maintain the resulting solution at a temperature of 0-20 ° C., preferably 10 ° C. ± 1 ° C. The substrate and metal electrode material (cathode) to be treated are immersed in the solution in such a way that the substrate is placed away from the cathode by a distance of 30 to 50 mm and aluminum is placed on the inside of the substrate. A material stable for solution, such as a platinum sheet, is used as the cathode in this embodiment. Thus, the substrate to be processed is disposed on the anode side of the power supply, and the platinum plate is disposed on the cathode side of the power supply.
양극측에 접속되는 알루미늄막은 전원으로부터 공급되는 양전하(positive charge)에 의해 산화되어 절연막이 형성된다. 전원이 일정한 전류 모드로 동작되는 경우, 양극 및 음극간의 전압차는 시간이 지속됨에 따라서 증가한다. 120V 전압에 도달하자마자, 전원의 동작 모드는 일정한 전압 모드로 전환되어 30 분 동안 화성(formation)을 수행한다. 일정한 전압 모드하에서, 전류는 갑작스럽게 저하되어 상기 막 저항이 증가된다. 이로써, 조밀한 양극 산화 알루미늄막(103)은 1,500Å 두께를 갖게 된다. 양극 산화 알루미늄막은 기저 알루미늄의 두께와 거의 동일한 두께로 기저 알루미늄의 외측상에 등방적으로(isotropically) 형성된다. 알루미늄 배선의 단면 패턴이 테이퍼형(taper shape)을 갖기 때문에, 상기 배선상에 상기 양극 산화 알루미늄을 갖는 결과적 구조도 또한 테이퍼형 단면을 나타낸다. 상기 막(103)의 150 내지 350˚C 로 소성되고나서 전압을 인가받을 때, 영구적인 손상을 초래하는 내전압(withstand voltage)은 100 내지 110V 이다. 그러므로, 알루미늄은 절연막으로 코팅되는 것이 매우 바람직하다. 결과적으로, 제 1 배선은 그 표면상에양극 산화 알루미늄막을 갖는 알루미늄 배선으로 형성된다.The aluminum film connected to the anode side is oxidized by positive charge supplied from the power supply to form an insulating film. When the power supply is operated in a constant current mode, the voltage difference between the anode and the cathode increases with time. As soon as the 120V voltage is reached, the operating mode of the power supply is switched to a constant voltage mode to perform formation for 30 minutes. Under constant voltage mode, the current drops abruptly to increase the membrane resistance. As a result, the dense anodized aluminum oxide film 103 has a thickness of 1,500 GPa. The anodic aluminum oxide film is formed isotropically on the outer side of the base aluminum to a thickness almost equal to that of the base aluminum. Since the cross-sectional pattern of the aluminum wiring has a tapered shape, the resulting structure having the anodized aluminum on the wiring also shows a tapered cross section. When fired at 150 to 350 ° C. of the film 103 and then subjected to a voltage, the withstand voltage causing permanent damage is 100 to 110V. Therefore, aluminum is very preferably coated with an insulating film. As a result, the first wiring is formed of aluminum wiring having an anode aluminum oxide film on its surface.
이후, 층간 절연막을 형성하는 공정이 기술된다. 일반적으로, 산화 규소 또는 질화 규소는 층간 절연막에서 사용된다. 본 실시예를 따른 공정에서, CVD 에 의해 형성되는 산화 규소가 층간 절연막에 대해 이용된다. 따라서, 처리될 기판은 플라즈마 전극들간에 그와 평행하게 배치되고, 플라즈마 CVD 챔버를 높은 진공 상태로 진공시키고 테트라에톡시실란(TEOS) 및 산소를 공급한 후, 50V 및 13.56MHz의 고주파수 전압을 플라즈마 전극들 사이에 인가하여 플라즈마를 방전시킨다. 양호한 절연 특성을 갖는 산화 규소막이 전체 기판 표면상에 형성된다.Then, the process of forming the interlayer insulating film is described. Generally, silicon oxide or silicon nitride is used in the interlayer insulating film. In the process according to this embodiment, silicon oxide formed by CVD is used for the interlayer insulating film. Thus, the substrate to be treated is placed parallel between the plasma electrodes, and the plasma CVD chamber is evacuated to a high vacuum and supplied with tetraethoxysilane (TEOS) and oxygen, and then a high frequency voltage of 50 V and 13.56 MHz is applied to the plasma. It is applied between the electrodes to discharge the plasma. A silicon oxide film having good insulating properties is formed on the entire substrate surface.
산화 규소막보다 조밀하고 뛰어난 절연을 갖는 질화 규소막이 층간 절연막으로서 사용될 수도 있다. 실리콘 절연막만이 층간 절연막으로서 사용되고 특히 유리 기판이 사용된다면, 질화 규소막의 고유한 강한 장력으로 인해 층간 절연막 밑에 형성될 디바이스 및 배선들 상에 결함이 발생하게 되는 경향이 있다. 따라서, 약 500 내지 1500Å 두께의 질화 규소막 및 5000 내지 6000Å 두께의 산화 규소막을 포함하는 2 층 구조막이 층간 절연막으로서 사용될 수 있다. 이 막은 뛰어난 절연 특성을 갖고 장력의 영향을 방지한다.A silicon nitride film having denser and superior insulation than a silicon oxide film may be used as the interlayer insulating film. If only a silicon insulating film is used as the interlayer insulating film and in particular a glass substrate is used, there is a tendency that defects occur on devices and wirings to be formed under the interlayer insulating film due to the strong tension inherent in the silicon nitride film. Therefore, a two-layer structure film including a silicon nitride film of about 500-1500 mm thick and a silicon oxide film of 5000-6000 mm thick can be used as the interlayer insulating film. This film has excellent insulation properties and prevents the influence of tension.
접촉홀 형성시에, 산화 규소막 및 그 밑에 놓이는 양극 산화 알루미늄막이 에칭된다. 레지스트는 접촉홀을 패터닝함으로써 산화 규소막상에 형성되고, 산화 규소막 및 양극 산화 알루미늄막은 ABHF 및 크롬 인산 용액 각각을 이용함으로써 각각 에칭된다. ABHF 는 아세트산과, 40% 불화 암모늄(NH4F) 용액 및 50% 불화수소산(HF) 용액을 체적 50:50:1 의 비율로 혼합함으로써 준비된다.At the time of contact hole formation, the silicon oxide film and the anodized aluminum oxide film underlying it are etched. The resist is formed on the silicon oxide film by patterning the contact holes, and the silicon oxide film and the anodized aluminum oxide film are etched by using ABHF and chromium phosphoric acid solution respectively. ABHF is prepared by mixing acetic acid with a 40% ammonium fluoride (NH 4 F) solution and a 50% hydrofluoric acid (HF) solution in a volume of 50: 50: 1 ratio.
양극 산화 알루미늄막은 ABHF를 이용하여 층간 절연막으로서 사용되는 산화 규소막 또는 질화 규소막을 에칭함으로써 노출된다. 노출된 양극 산화 알루미늄막은 또한 ABHE에 의해 300 내지 600Å 깊이로 에칭된다. 그러나, ABHF 에 의한 에칭은 더 이상 깊은 부분에 대해선 수행되지 않는다. 조밀하게 모인 직사각형 결정들은 양극 산화 알루미늄막의 에칭된 부분(표면)에서 관측된다. 이와 같은 직사각형 결정이 관측될 때, 에칭 공정은 양극 산화 알루미늄막의 중도에서 예외 없이 정지된다. 이러한 현상에 대한 원인은, 양극 산화 알루미늄막을 에천트와 반응시킴으로써 새로운 불용성 화합물이 형성되는지 또는 양극 산화 알루미늄막 내부의 순수 알루미나가 주입되는 전해 양이온에 대하여 그 표면상의 순수 알루미나보다 더욱 안정하게 되는지 명백하지 않다. 어쨌든, 양극 산화 알루미늄막의 표면 부분만이 ABHF 에 의해 에칭되고, 상기 양극 산화 알루미늄막 밑의 알루미늄은 에칭되지 않은 채로 유지된다.The anodized aluminum oxide film is exposed by etching a silicon oxide film or a silicon nitride film used as an interlayer insulating film using ABHF. The exposed anodized aluminum oxide is also etched to 300 to 600 microns deep by ABHE. However, etching with ABHF is no longer performed in deep parts. Densely gathered rectangular crystals are observed in the etched portion (surface) of the anodized aluminum film. When such rectangular crystals are observed, the etching process stops without exception in the middle of the anodized aluminum film. The cause for this phenomenon is unclear whether a new insoluble compound is formed by reacting the anodized aluminum oxide film with an etchant or is more stable than pure alumina on its surface to the electrolytic cation into which pure alumina inside the anodized aluminum film is injected. not. In any case, only the surface portion of the anodized aluminum film is etched by the ABHF, and the aluminum under the anodized aluminum film is kept unetched.
다음으로, 에칭은 크롬 인산 용액을 이용하여 수행된다. 크롬 인산 용액은 35ml 인산(850g/리터) 및 20g 무수 크롬산을 2-리터 용액에 첨가하고 60˚C 로 가열함으로써 준비된다. 직사각형 결정이 ABHF 를 이용하여 에칭함으로써 양극 산화 알루미늄막의 표면상에서 관측되는 상태에서, 에칭이 정지되는 양극 산화 알루미늄막은 크롬 인산 용액에 의해 완전히 제거된다. 에칭은 양극 산화 알루미늄막 및 알루미늄막 사이의 계면이 도달할 때까지 수행된다. 또한, 상기 막이 장시간 동안 상기 용액에 침지되어 있는 경우라도 오버에칭은 일어나지 않는다. 이러한 방식으로,접촉홀이 형성된다.Next, etching is performed using a chromium phosphoric acid solution. A chromic phosphoric acid solution is prepared by adding 35 ml phosphoric acid (850 g / liter) and 20 g anhydrous chromic acid to a 2-liter solution and heating to 60 ° C. In a state where rectangular crystals are observed on the surface of the anodized aluminum film by etching with ABHF, the anodized aluminum oxide film on which the etching is stopped is completely removed by the chromium phosphate solution. Etching is performed until the interface between the anodized aluminum film and the aluminum film is reached. Further, even when the membrane is immersed in the solution for a long time, overetching does not occur. In this way, contact holes are formed.
금속 전극은 제 2 배선으로서 형성된다. 스칸듐을 함유하는 알루미늄막은 제 1 배선의 화성(formation)에 사용되는 방식과 유사한 방식으로 형성된다. 상기 막은 8,000Å 두께를 갖는다. 기존의 리소그래피에 의해 상기 막을 60μm 폭으로 처리함으로써, 제 4 도의 접속 상태가 얻어진다.The metal electrode is formed as the second wiring. The aluminum film containing scandium is formed in a manner similar to that used for the formation of the first wiring. The membrane is 8,000 mm thick. By treating the film to 60 mu m width by conventional lithography, the connected state of FIG. 4 is obtained.
제 1 및 제 2 배선간의 저항이 측정된다. 특히, 전류는 전압 0.1 내지 2V 범위에서 매 0.1V 마다 4140b(휴렛 패커드사에 의해 제조됨)를 이용하여 측정된다. 전류는 인가된 전압에 따라서 선형적으로 변경된다. 옴 접촉이 접촉홀을 통해 전극들 간에 형성되기 때문에, 전류 경로를 차단하기 위한 절연체는 제공할 필요가 없다. ABHF 및 크롬 인산 용액 이용시, 양극 산화 알루미늄막 및 층간 절연막은 에칭에 의해 바람직하게 제거된다. 또한, 제 1 배선은 테이퍼형 단면을 갖는 형태로 형성되기 때문에, 제 2 배선등의 단선 등이 초래되지 않는다.The resistance between the first and second wirings is measured. In particular, the current is measured using 4140b (manufactured by Hewlett Packard) every 0.1V in the voltage range of 0.1-2V. The current changes linearly with the applied voltage. Since the ohmic contact is formed between the electrodes through the contact hole, it is not necessary to provide an insulator for blocking the current path. When using ABHF and chromium phosphate solution, the anodized aluminum oxide film and the interlayer insulating film are preferably removed by etching. In addition, since the first wiring is formed to have a tapered cross section, disconnection of the second wiring or the like is not caused.
실시예 2Example 2
본 실시예는 양극 산화면을 갖는 알루미늄 게이트 전극 및 그 위에 형성된 층간 절연막을 포함하는 TFT 에서 층간 절연막을 통해 접촉홀을 형성하는 단계를 포함하는 공정에 관한 것이다. 제 5A 도 내지 제 5F 도를 참조하여, 이후 TFT 제조 공정을 기술한다.This embodiment relates to a process including forming a contact hole through an interlayer insulating film in a TFT including an aluminum gate electrode having an anodized surface and an interlayer insulating film formed thereon. 5A to 5F, a TFT manufacturing process will now be described.
제 5E 도에서, TFT 는 저농도 불순물 영역(511 및 512)과, 고농도 불순물 영역(510 및 513) 및 게이트 전극의 주변상에 형성된 양극 산화층(508) 두께에 의해 규정된 오프셋 게이트 영역을 포함한다. TFT 는 픽셀 전극을 액정 전자 광학 장치에 접속시키는 픽셀용 스위칭 소자로서 형성된다.In FIG. 5E, the TFT includes low concentration impurity regions 511 and 512, and high concentration impurity regions 510 and 513 and an offset gate region defined by the thickness of the anodization layer 508 formed on the periphery of the gate electrode. TFT is formed as a switching element for pixels which connects a pixel electrode to a liquid crystal electro-optical device.
제 5A 도에서, 산화 규소막은 산소 함유한 분위기(atmosphere)에서 스퍼터링함으로써 1,000 내지 3,000Å 두께로 기판(501)(코닝7059, 300 x 400mm2또는 100 x 100mm2크기)상에 기저 산화막(502)으로서 형성된다. 대량 생산하기 위하여, TEOS가 분해되고 막이 플라즈마 CVD 에 의해 증착될 수 있다.In FIG. 5A, the silicon oxide film is sputtered in an oxygen-containing atmosphere to form a base oxide film 502 on a substrate 501 (Corning 7059, 300 x 400 mm 2 or 100 x 100 mm 2 size) to a thickness of 1,000 to 3,000 mm 3 . It is formed as. For mass production, TEOS can be decomposed and a film can be deposited by plasma CVD.
그후, 비정질 규소막이 플라즈마 CVD 또는 LPCVD 에 의해 300 내지 500Å, 바람직하게는 500 내지 1,000Å 두께로 증착된다. 증착된 막은 상기 막을 24 시간 동안 550 내지 600˚C 온도로 환원 분위기에 둠으로써 결정화된다. 이러한 공정은 레이저빔을 조사함으로써 수행될 수도 있다. 결정화된 규소막은 섬 형태(island-like)의 영역(503)을 형성하기 위하여 패터닝된다. 또한, 700 내지 1,500 Å 두께를 갖는 산화 규소막(504)이 스퍼터링에 의해 형성된다.Thereafter, an amorphous silicon film is deposited to a thickness of 300 to 500 mW, preferably 500 to 1,000 mW by plasma CVD or LPCVD. The deposited film is crystallized by placing the film in a reducing atmosphere at a temperature of 550-600 ° C. for 24 hours. This process may be performed by irradiating a laser beam. The crystallized silicon film is patterned to form island-like regions 503. Further, a silicon oxide film 504 having a thickness of 700 to 1,500 GPa is formed by sputtering.
중량 1% 의 실리콘 또는 중량 0.1 내지 0.3% 의 스칸듐을 함유하는 알루미늄막이 전자빔 증기 증착 또는 스퍼터링에 의해 1,000Å 내지 3μm, 본 실시예에서는, 6,000Å 의 두께로 형성된다.An aluminum film containing 1% by weight of silicon or 0.1 to 0.3% by weight of scandium is formed to a thickness of 1,000 m 3 to 3 m, and in this embodiment, 6,000 m 3 by electron beam vapor deposition or sputtering.
예컨대 도꾜 오카 쿄요사에 의해 제조된 OFPR 800/30 cp를 이용하여 포토레지스트(506)를 형성하기 전, 알루미늄 산화막(양극 산화막)(500)이 100 내지 1000Å, 본 실시예에서는 200Å 의 두께로 양극 산화에 의해 형성된다. 양극 산화는 3% 의 주석산을 함유하는 에틸렌글리콜 용액에 10 내지 30V 의 전압을 인가함으로써 수행된다. 알루미늄 산화막은 조밀하며, 포토레지스트(506)에 단단하게 부착되어상기 포토레지스트(506)를 통해 전류가 누설되는 것을 방지한다. 그러므로, 알루미늄 산화막은 특히 게이트 전극의 측면들 상에만 다공질의 양극 산화물을 형성하는데 효과적이다. 스핀 코팅(spin coating)에 의해 포토레지스트(506)를 형성한후, 포토레지스트 및 알루미늄막은 게이트 전극(505) 및 마스크막(506)을 형성하도록 패터닝된다.For example, before forming the photoresist 506 using OFPR 800/30 cp manufactured by Toka Okayoyo, the aluminum oxide film (anode oxide film) 500 has an anode thickness of 100 to 1000 mW, in this embodiment 200 mW. It is formed by oxidation. Anodic oxidation is carried out by applying a voltage of 10 to 30 V to an ethylene glycol solution containing 3% tartaric acid. The aluminum oxide film is dense and firmly attached to the photoresist 506 to prevent leakage of current through the photoresist 506. Therefore, the aluminum oxide film is particularly effective for forming a porous anodic oxide only on the sides of the gate electrode. After forming the photoresist 506 by spin coating, the photoresist and aluminum film are patterned to form the gate electrode 505 and the mask film 506.
다음에, 다공질의 양극 산화 알루미늄막(507)이 전해 용액에서 양극 산화에 의해 1,000 내지 5,000Å, 본 실시예에서는 5,000Å 두께로 형성된다. 양극 산화는 10 내지 30V 의 정전압을 3 내지 20%의 구연산(citric acid), 수산(oxalic acid), 인산, 크롬산 또는 황산을 함유하는 산성의 수용액에 인가함으로써 수행된다. 본 실시예에서, 양극 산화는 10V 의 전압을 인가함으로써 20 내지 40 분 동안 30˚C 에서 수산 용액에서 수행된다. 양극 산화막의 두께는 양극 산화 지속 시간(제 5B 도)에 의해 조정된다.Next, a porous anodic aluminum oxide film 507 is formed in an electrolytic solution to a thickness of 1,000 to 5,000 mV, in this embodiment, 5,000 mV by anodization. Anodic oxidation is performed by applying a constant voltage of 10 to 30V to an acidic aqueous solution containing 3 to 20% of citric acid, oxalic acid, phosphoric acid, chromic acid or sulfuric acid. In this embodiment, the anodic oxidation is carried out in an aqueous solution at 30 ° C. for 20 to 40 minutes by applying a voltage of 10V. The thickness of the anodic oxide film is adjusted by the anodic oxidation duration (Fig. 5B).
조밀한 양극 산화 알루미늄막(500)이 이전의 처리에서 형성되기 때문에, 상기 막(507)은 횡단 방향을 따라서만 형성되어 원하는 두께를 갖는 산화막을 얻게 된다.Since the dense anodized aluminum oxide film 500 is formed in the previous processing, the film 507 is formed only along the transverse direction to obtain an oxide film having a desired thickness.
다음에, 상기 마스크를 제거한 후, 전압이 전해 용액에서 다시 게이트 전극에 인가된다. 3 내지 20% 의 주석산, 붕산 및 질산을 함유하는 에틸렌글리콜 용액이 사용된다. 더욱 바람직한 산화막은 용액 온도를 약 10˚C, 즉 실온 이하의 온도로 조정함으로써 얻어진다. 따라서, 장벽형 양극 산화 알루미늄막(508)이 게이트 전극의 상부 및 측면상에 형성된다. 양극 산화 알루미늄막 두께는 인가된 전압에비례하여 증가한다. 2,500Å 두께를 갖는 양극 산화물은 200V 의 인가 전압에서 형성된다. 양극 산화 알루미늄막(508)의 두께는 요구된 오프셋 길이 및 오버랩핑 정도에 의해 결정된다. 3000Å 이상의 두께를 갖는 양극 산화 알루미늄막을 형성하기 위하여, 250V 보다 높은 전압을 인가할 필요가 있다. 그러나, 고전압의 인가는 TFT 특성에 손상을 입힌다. 따라서, 양극 산화 알루미늄막의 두께는 바람직하게는 3,000Å 이하이다. 본 실시예에서, 전압은, 양극 산화 알루미늄막(508)(제 5C 도)의 원하는 두께에 따라서 80 내지 150V 내에서 선택되어 인가된다.Next, after removing the mask, a voltage is again applied to the gate electrode in the electrolytic solution. Ethylene glycol solutions containing 3 to 20% tartaric acid, boric acid and nitric acid are used. A more preferable oxide film is obtained by adjusting the solution temperature to about 10 ° C., that is, below room temperature. Thus, a barrier type anodized aluminum film 508 is formed on the top and side surfaces of the gate electrode. The anodic aluminum oxide film thickness increases in proportion to the applied voltage. Anodic oxide with a thickness of 2,500 mA is formed at an applied voltage of 200 V. The thickness of the anodized aluminum film 508 is determined by the required offset length and the degree of overlap. In order to form the anodized aluminum oxide film having a thickness of 3000 kPa or more, it is necessary to apply a voltage higher than 250V. However, application of a high voltage damages the TFT characteristics. Therefore, the thickness of the anodized aluminum film is preferably 3,000 Pa or less. In this embodiment, the voltage is selected and applied within 80 to 150V depending on the desired thickness of the anodized aluminum film 508 (FIG. 5C).
다음에, 산화 규소막(504)은 건식 에칭에 의해 에칭된다. 상기 에칭은 등방성 에칭인 플라즈마 모드 또는 이방성 에칭인 반응성 이온 에칭 모드로 수행될 수 있다. 이 공정을 수행하는데 있어 가장 중요한 것은 산화 규소에 대한 규소의 선택비를 충분히 높은 값으로 설정하여 활성층에 깊은 에칭이 야기되는 것을 방지하는 것이다. 에칭 가스로서 CF4가스를 이용함으로써, 다공질 양극 산화 알루미늄막을 에칭하지 않고서 단지 산화 규소막(504)만이 에칭된다. 다공질 양극 산화 알루미늄막(507) 밑에 게이트 절연막으로서 형성된 산화 규소막(504')도 또한 에칭되지 않은 상태로 유지된다(제 5D 도).Next, the silicon oxide film 504 is etched by dry etching. The etching may be performed in a plasma mode which is an isotropic etching or in a reactive ion etching mode which is anisotropic etching. The most important in carrying out this process is to set the selectivity ratio of silicon to silicon oxide to a sufficiently high value to avoid causing deep etching in the active layer. By using CF 4 gas as the etching gas, only the silicon oxide film 504 is etched without etching the porous anodized aluminum film. The silicon oxide film 504 'formed as the gate insulating film under the porous anodized aluminum film 507 is also kept unetched (FIG. 5D).
게다가, 인산, 아세트산 및 질산의 혼합산을 이용함으로써 단지 다공질 양극 산화 알루미늄막(507)만의 약 600Å/분 속도로 에칭된다. 게이트 절연막(504')은 에칭되지 않은 상태로 유지된다.In addition, by using a mixed acid of phosphoric acid, acetic acid and nitric acid, only the porous anodized aluminum film 507 is etched at a rate of about 600 kV / min. The gate insulating film 504 'remains unetched.
게이트 절연막 및 게이트 전극부(상기 게이트 전극과 그 주변의 양극 산화막)를 마스크로서 이용하여 이온 도핑함으로써 자기 정렬 방식(self aligned manner)으로 불순물이 활성층(503)으로 주입된다. 따라서, 저저항 불순물 영역(소스 및 드레인 영역)(510 및 513) 및 고저항 불순물 영역(511 및 512)이 형성된다. 도핑 가스로서 인화수소(phosphine, PH3)를 이용하면 N형 불순물 영역이 얻어진다. 그렇지 않으면, 도핑 가스로서 디보란(diborane, B2H6)을 사용하여 P 형 불순물 영역이 형성될 수 있다. 불순물은 10 내지 30keV 의 가속 에너지를 인가함으로써 5 x 1014내지 5 x 1015㎝-2의 도우즈로 주입된다. 활성층으로 주입된 불순물 이온은 248nm 파장 및 20ns 의 펄스폭으로 동작되는 KrF 엑시머 레이저(excimer laser)를 조사함으로써 활성화된다.Impurities are implanted into the active layer 503 in a self aligned manner by ion doping using a gate insulating film and a gate electrode portion (the gate electrode and the anode oxide film around it) as a mask. Thus, low resistance impurity regions (source and drain regions) 510 and 513 and high resistance impurity regions 511 and 512 are formed. When hydrogen phosphine (phosphine, PH 3 ) is used as the doping gas, an N-type impurity region is obtained. Otherwise, a P-type impurity region can be formed using diborane (B 2 H 6 ) as the doping gas. Impurities are implanted into doses of 5 x 10 14 to 5 x 10 15 cm -2 by applying an acceleration energy of 10 to 30 keV. Impurity ions implanted into the active layer are activated by irradiating a KrF excimer laser operated at a wavelength of 248 nm and a pulse width of 20 ns.
이차 이온 질량 분석법(secondary ion mass spectroscopy, (SIMS))에 의한 결과에서는, 영역(510 및 513)의 불순물 농도는 1 x 1020내지 2 x 1021㎝-3이고, 영역(511 및 512)의 농도는 1 x 1017내지 2 x 1018㎝-3이다. 즉, 전자 영역의 도우즈(dose)는 5 x 1014내지 5 x 1015㎝-2이고 후자 영역의 도우즈는 2 x 1013내지 5 x 1014㎝-2이다. 불순물 농도의 차는 게이트 절연막(504')이 존재하는지 여부에 좌우된다. 일반적으로, 저저항 불순물 영역의 불순물 농도는 고저항 불순물 영역의 농도 보다 약 1/2 자리 내지 3 자리 정도만큼 높다(제 5E 도).In the results by secondary ion mass spectroscopy (SIMS), the impurity concentrations of the regions 510 and 513 are 1 x 10 20 to 2 x 10 21 cm -3 , and the regions 511 and 512 The concentration is 1 x 10 17 to 2 x 10 18 cm -3 . That is, the dose of the former region is 5 x 10 14 to 5 x 10 15 cm -2 and the dose of the latter region is 2 x 10 13 to 5 x 10 14 cm -2 . The difference in impurity concentration depends on whether or not the gate insulating film 504 'exists. In general, the impurity concentration of the low resistance impurity region is about 1/2 to 3 positions higher than that of the high resistance impurity region (Fig. 5E).
8,000Å 두께의 산화 규소막은 CVD 에 의해 층간 절연막(514)으로서 형성된다. 그리고, 거기에 TFT 의 소스 영역과, 드레인 영역 및 게이트 전극부에 대한 접촉홀이 형성된다. 레지스트는 각 (영역) 부분에 대응하는 개구를 갖는 마스크 패턴을 이용하여 형성된다.A 8,000 의 thick silicon oxide film is formed as the interlayer insulating film 514 by CVD. Then, contact holes for the source region, the drain region and the gate electrode portion of the TFT are formed there. The resist is formed using a mask pattern having openings corresponding to each (region) portion.
질화 규소막(산화 규소막보다 조밀하고 뛰어난 절연을 갖는다)이 산화 규소막 대신에 층간 절연막으로서 사용된다. 단지 질화 규소막만이 층간 절연막으로서 사용되고 특히 유리 기판이 사용되는 경우, 질화 규소막 고유의 강한 장력으로 인해 층간 절연막 밑의 디바이스 및 배선들 상에 결함이 발생하게 되는 경향이 있다. 따라서, 약 500 내지 1500Å 두께의 질화 규소막 및 5000 내지 6000Å 두께의 산화 규소막을 포함하는 2 층 구조막이 층간 절연막으로서 사용될 수 있다. 이 막은 뛰어난 절연 특성을 갖고 장력의 영향을 방지한다.A silicon nitride film (which is denser than silicon oxide film and has excellent insulation) is used as the interlayer insulating film instead of the silicon oxide film. When only a silicon nitride film is used as the interlayer insulating film and especially a glass substrate is used, there is a tendency that defects occur on devices and wirings under the interlayer insulating film due to the strong tension inherent in the silicon nitride film. Therefore, a two-layer structure film including a silicon nitride film of about 500-1500 mm thick and a silicon oxide film of 5000-6000 mm thick can be used as the interlayer insulating film. This film has excellent insulation properties and prevents the influence of tension.
ABHF 를 에천트로서 이용하여 산화 규소막의 층간 절연막(514)을 에칭한 후, 양극 산화 알루미늄막(508)은 크롬 인산 용액을 이용하여 에칭된다. ABHF 는 아세트산, 40% 불화 암모늄(NH4F) 용액 및 50% 불화수소산(HF) 용액을 체적 50:50:1 로 혼합함으로써 준비된다. ABHF 를 이용하는 층간 절연막(514)에 대한 에칭율은 3,400Å/분이다. 층간 절연막을 통해 소스 영역 및 드레인 영역에 대한 접촉홀이 형성된다.After etching the interlayer insulating film 514 of the silicon oxide film using ABHF as an etchant, the anodized aluminum oxide film 508 is etched using a chromium phosphate solution. ABHF is prepared by mixing acetic acid, 40% ammonium fluoride (NH 4 F) solution and 50% hydrofluoric acid (HF) solution by volume 50: 50: 1. The etching rate for the interlayer insulating film 514 using ABHF is 3,400 Pa / min. Contact holes for the source region and the drain region are formed through the interlayer insulating film.
본 실시예에서, 게이트 절연막(504')은 소스 영역(510) 및 드레인 영역(513)을 덮도록 확장되지 않는다. 하지만, 게이트 절연막(504')이 이들 영역을 커버하도록 확장될 때, 소스 영역(510) 및 드레인 영역(513)상의 확장된 게이트 절연막에대한 에칭은 층간 절연막(514)의 에칭이 완료됨과 동시에 초기화된다. ABHF 를 에천트로서 이용하는 게이트 절연막의 에칭율은 1,700Å/분이다. 한편, 게이트 전극부에서, 양극 산화 알루미늄막(508)의 상부 부분은 층간 절연막의 에칭이 완료됨과 동시에 노출된다. 에칭은 ABHF 에 의해 약 300 내지 600Å 깊이에 대해 수행되지만, 에칭은 보다 깊은 영역에 대해선 수행되지 않는다.In this embodiment, the gate insulating film 504 ′ does not extend to cover the source region 510 and the drain region 513. However, when the gate insulating film 504 'is extended to cover these areas, the etching of the expanded gate insulating film on the source region 510 and the drain region 513 is initialized at the same time as the etching of the interlayer insulating film 514 is completed. do. The etching rate of the gate insulating film using ABHF as an etchant is 1,700 GPa / min. On the other hand, in the gate electrode portion, the upper portion of the anodized aluminum film 508 is exposed at the same time as the etching of the interlayer insulating film is completed. Etching is performed for about 300 to 600 microns deep by ABHF, but etching is not performed for deeper regions.
이후 크롬 인산 용액을 이용하는 에칭이 수행된다. 크롬 인산 용액은 35ml의 인산(850g/리터) 및 20g 의 무수 크롬산을 2-리터 용액에 첨가하고 그 결과적 용액을 65˚C 로 가열함으로써 준비된다. ABHF 를 이용하여 에칭한 후 직사각형 결정이 양극 산화 알루미늄막(508)의 표면상에서 관측되는 상태에서, 에칭이 정지되는 양극 산화 알루미늄은 크롬 인산 용액에 의해 완전히 제거된다. 에칭은 양극 산화 알루미늄막 및 알루미늄막 사이의 계면이 도달될 때까지 진행된다. 이러한 방식으로, 접촉홀은 양극 산화 알루미늄막(508)에 형성된다. 양극 산화 알루미늄막(508)의 에칭율은 약 100Å/분이다. 또한, 상기 막이 장시간 동안 용액에 침지될지라도 오버에칭은 일어나지 않는다.Etching with chromium phosphate solution is then performed. A chromic phosphoric acid solution is prepared by adding 35 ml of phosphoric acid (850 g / liter) and 20 g of anhydrous chromic acid to a 2-liter solution and heating the resulting solution to 65 ° C. In the state where rectangular crystals are observed on the surface of the anodized aluminum film 508 after etching with ABHF, the anodized aluminum oxide where the etching is stopped is completely removed by the chromium phosphate solution. The etching proceeds until the interface between the anodized aluminum film and the aluminum film is reached. In this way, contact holes are formed in the anodized aluminum film 508. The etching rate of the anodized aluminum film 508 is about 100 GPa / min. In addition, overetching does not occur even if the membrane is immersed in the solution for a long time.
픽셀 전극(518)은 ITO(산화 인듐 주석)을 이용하여 형성되며, 전극(515, 516 및 517)은 층간 절연막 및 양극 산화 알루미늄막에서 형성된 접촉홀을 통해 알루미늄 배선으로서 형성되어 상기 전극을 게이트 전극, 소스 영역 및 드레인 영역과 접촉시킨다. 또한, 수소 어닐링이 200 내지 400˚C에서 수행된다(제 5F 도).The pixel electrode 518 is formed using ITO (Indium Tin Oxide), and the electrodes 515, 516, and 517 are formed as aluminum wirings through contact holes formed in the interlayer insulating film and the anodized aluminum oxide film to form the gate electrode. Contact with the source region and the drain region. Hydrogen annealing is also performed at 200 to 400 ° C. (FIG. 5F).
본 실시예에서, 층간 절연막의 접촉홀은 동일한 마스크 공정에 의해 양극 산화 알루미늄막에서 형성되는 크기와 동일한 크기로 형성된다. 그러나, 제 7A 도에도시된 바와 같이, 서로 다른 마스크가 층간 절연막에 형성된 접촉홀의 직경보다 작은 직경으로 양극 산화 알루미늄막에서 접촉홀을 형성하도록 사용될 수 있고, 보다 작은 직경을 갖는 접촉홀이 층간 절연막의 상기 접촉홀 내부에 형성될 수 있다.In this embodiment, the contact holes of the interlayer insulating film are formed to the same size as that formed in the anodized aluminum oxide film by the same mask process. However, as shown in FIG. 7A, different masks can be used to form contact holes in the anodized aluminum film with a diameter smaller than the diameter of the contact holes formed in the interlayer insulating film, and contact holes having a smaller diameter are used for the interlayer insulating film. It may be formed in the contact hole of the.
상술된 바와 같이, 의사 테이퍼형(pseudo-tapered) 접촉홀이 형성될 수 있다. 따라서, 접촉홀에 형성된 알루미늄 배선 전극(517)의 단선과 같은 결함이 방지될 수 있다. 따라서, 게이트 전극과 양호한 접속이 이루어질 수 있다.As described above, pseudo-tapered contact holes may be formed. Therefore, a defect such as disconnection of the aluminum wiring electrode 517 formed in the contact hole can be prevented. Thus, good connection can be made with the gate electrode.
실시예 3Example 3
본 실시예는 역 스태거형 TFT(reversed stagger type TFT)에서 게이트 절연막을 통해 접촉홀을 형성하는 단계를 포함하는 공정에 관한 것이다. 이후, 제 6A 도 내지 6E 도를 참조하여, 유리 기판상에 절연된 게이트 TFT 를 제조하는 공정이 기술된다. 단일 TFT 가 도면에 도시되었지만, 본 실시예의 TFT 는 픽셀 전극을 액정 전자 광학 장치에 접속하는 픽셀용 스위칭 소자로서 사용하는데 적합하다. 따라서, 스위칭 소자는 매트릭스 구조로 배열되어 능동 매트릭스 회로를 형성할 수 있으며, 픽셀 각각은 본 실시예의 절연 게이트 TFT 에서 형성된다. 알루미늄은 배선 물질의 주성분이다. 그러나, 다른 금속이 사용될 수 있는데, 예컨대 탄탈, 티타늄 또는 그들의 혼합 재료가 사용될 수 있다. 그렇지 않으면, 주로 이들 물질을 함유하는 물질이 사용될 수 있다.This embodiment relates to a process including forming a contact hole through a gate insulating film in a reversed stagger type TFT (TFT). Subsequently, referring to FIGS. 6A to 6E, a process of manufacturing an insulated gate TFT on a glass substrate is described. Although a single TFT is shown in the figure, the TFT of this embodiment is suitable for use as a switching element for pixels connecting the pixel electrode to the liquid crystal electro-optical device. Thus, the switching elements can be arranged in a matrix structure to form an active matrix circuit, and each pixel is formed in the insulated gate TFT of this embodiment. Aluminum is the main component of the wiring material. However, other metals may be used, such as tantalum, titanium or mixed materials thereof. Otherwise, materials containing mainly these materials can be used.
제 6A 도에서, 질화 규소막이 코닝 7059 기판(200 x 200mm2영역을 가짐)(701)상에 기저막으로서 스퍼터링에 의해 1000 내지 3000Å 예컨대 2,000Å두께로 형성된다. 그렇지 않으면, 산화 규소막이 질화 규소막을 형성하는 대신에 유사한 두께로 형성될 수 있다. 산화 규소막은 산소를 함유하는 분위기에서 스퍼터링에 의해 형성될 수 있다. 대량 생산하기 위하여, TEOS 가 분해되고 막은 플라즈마 CVD 에 의해 증착될 수 있다.In FIG. 6A, a silicon nitride film is formed on the Corning 7059 substrate (having a region of 200 x 200 mm 2 ) 701 as a base film by sputtering to a thickness of 1000 to 3000 m 3, for example 2,000 m 2. Otherwise, the silicon oxide film can be formed with a similar thickness instead of forming the silicon nitride film. The silicon oxide film can be formed by sputtering in an atmosphere containing oxygen. For mass production, TEOS is decomposed and the film can be deposited by plasma CVD.
중량 1% 의 규소 또는 중량 0.1 내지 0.3% 의 스칸듐을 함유하는 알루미늄막이 전자빔 증착 또는 스퍼터링에 의해 그후에 1,000Å 내지 2μm, 예컨대 6,000Å 두께로 형성된다. 알루미늄막은 인산, 아세트산 및 질산의 혼합 용액을 이용하여 습식 공정의 포토에칭에 의해 테이퍼된 단면을 갖는 형태로 패터닝된다. 게이트 전극부(703)는 이러한 방식으로 형성된다(제 6A 도).An aluminum film containing 1% by weight of silicon or 0.1% to 0.3% of scandium by weight is then formed by electron beam deposition or sputtering to a thickness of 1,000 kPa to 2 m, such as 6,000 kPa. The aluminum film is patterned into a shape having a tapered cross section by photoetching in a wet process using a mixed solution of phosphoric acid, acetic acid and nitric acid. The gate electrode portion 703 is formed in this manner (Fig. 6A).
게이트 전극부(703)는 양극 산화를 받게 된다. 먼저 주석산의 에틸렌글리콜 용액은 3% 의 주석산을 에틸렌글리콜에 용해함으로써 준비된다. 그 결과적 용액의 PH 값은 1/10 암모니아수를 첨가함으로써 6.8 내지 7.0 으로 조정된다. 얻어진 용액은 자동온도 조절장치에 배치되어 결과적 용액의 온도를 0 내지 20˚C, 바람직하게는 10˚C ± 1˚C 로 유지시킨다. 처리될 기판 및 금속 전극 물질(음극)은 기판이 30 내지 50mm 의 거리만큼 음극과 떨어져서 배치되고 알루미늄이 상기 기판의 내측상에 배치되는 방식으로 침지된다. 음극으로서 사용하기 위한 물질은 용액에서 안정화되어야만 되고 본 실시예에서는 백금판이 사용된다. 따라서, 처리될 기판은 전원의 양극측에 설정되고 백금판 상기 전원의 음극측에 설정된다.The gate electrode portion 703 is subjected to anodization. First, an ethylene glycol solution of tartaric acid is prepared by dissolving 3% tartaric acid in ethylene glycol. The PH value of the resultant solution is adjusted to 6.8 to 7.0 by adding 1/10 ammonia water. The resulting solution is placed in a thermostat to maintain the temperature of the resulting solution at 0-20 ° C., preferably 10 ° C. ± 1 ° C. The substrate to be treated and the metal electrode material (cathode) are immersed in such a manner that the substrate is disposed away from the cathode by a distance of 30 to 50 mm and aluminum is disposed on the inside of the substrate. The material for use as the negative electrode must be stabilized in solution and a platinum plate is used in this embodiment. Thus, the substrate to be processed is set on the anode side of the power supply and on the cathode side of the platinum plate said power supply.
양극측에 접속되는 알루미늄은 전원에 의해 공급되는 양전하(positive charge)에 의해 산화된다. 전원이 정전류 모드로 동작되는 경우에, 양극 및 음극간의 전위는 처리 시간이 증가함에 따라서 증가한다. 120V 의 전압에 도달하면, 전원의 동작 모드는 정전압 모드로 전환되어 30 분 동안 화성 처리를 실행한다. 정전압 모드하에서, 전류는 급작스럽게 강하되어 막 저항을 증가시킨다. 조밀한 양극 산화 알루미늄막(705)은 1500Å 두께를 갖는다. 양극 산화 알루미늄막(705)은 기저 알루미늄의 외측상에서 등방적으로 형성된다.Aluminum connected to the anode side is oxidized by positive charge supplied by the power source. When the power supply is operated in the constant current mode, the potential between the anode and the cathode increases as the processing time increases. When the voltage of 120 V is reached, the operating mode of the power supply is switched to the constant voltage mode to perform the chemical conversion processing for 30 minutes. Under constant voltage mode, the current drops abruptly to increase the film resistance. The dense anodized aluminum oxide film 705 has a thickness of 1500 kPa. Anodized aluminum film 705 is formed isotropically on the outside of the base aluminum.
알루미늄 배선의 단면 패턴이 테이퍼 형이기 때문에, 상기 배선상에서 양극 산화 알루미늄 막(705)을 갖는 결과적 구조 또한 테이퍼형 단면을 나타낸다. 150 내지 350˚C 로 소성한 후, 전압이 양극 산화 알루미늄막(705)에 인가될 때, 영구적인 손상을 입히는 내전압(withstand voltage)은 100 내지 110V 가 된다. 알루미늄은 극히 양호한 절연막으로 덮여진다. 결과적 양극 산화 알루미늄막이 수분 내지 수십분 동안 대기 중에서 200 내지 300˚C, 예컨대 200˚C 로 가열된다. 양극 산화 알루미늄막의 누설 전류는 이와 같은 처리에 의해 1 자리 이상 감소된다.Since the cross-sectional pattern of the aluminum wiring is tapered, the resulting structure with the anodized aluminum oxide film 705 on the wiring also shows a tapered cross section. After firing at 150 to 350 ° C, when a voltage is applied to the anodized aluminum film 705, the withstand voltage causing permanent damage is 100 to 110V. Aluminum is covered with an extremely good insulating film. The resulting anodized aluminum oxide film is heated to 200 to 300 ° C., such as 200 ° C., in the atmosphere for several minutes to several tens of minutes. The leakage current of the anodized aluminum film is reduced by one or more places by this processing.
게이트 전극부(703)에서, 장벽형 양극 산화 알루미늄막이 게이트 전극(704)의 상부 및 측면에 게이트 절연막(705)으로서 형성된다(제 6B 도).In the gate electrode portion 703, a barrier type anodized aluminum oxide film is formed as the gate insulating film 705 on the top and side surfaces of the gate electrode 704 (Fig. 6B).
질화 규소막은 시레인(silane) 및 암모니아가 1:3 내지 1:8 의 비율, 본 실시예에서는 1:5 비율로 혼합된 가스를 이용하여 플라즈마 CVD 에 의해 제 2 층 게이트 절연막(706)으로서 1,000 내지 3,000Å, 예컨대 2,000Å 두께로 형성된다.The silicon nitride film is 1,000 as the second layer gate insulating film 706 by plasma CVD using a gas mixed with silane and ammonia in a ratio of 1: 3 to 1: 8, and in this embodiment in a 1: 5 ratio. To 3,000 kPa, such as 2,000 kPa thick.
산화 규소막은 질화 규소막을 대신하여 질화 규소막의 두께와 유사한 두께로 형성될 수 있다. 산화 규소막은 산소를 함유하는 분위기에서 스퍼터링 또는 플라즈마 CVD 에 의해 형성된다. 플라즈마 CVD 에서, TEOS 는 천연 물질로서 산소와 더불어 공급되어, 150 내지 400˚C, 바람직하게는 200 내지 250˚C 로 기판을 유지하면서 RF 방전시킨다. 천연 가스는 분해되고 분해된 산출물이 증착되어 산화 규소막을 얻는다. TEOS 와 산소의 압력비는 1:1 내지 1:10 이고 압력은 0.05 내지 0.5 Torr 이다. RF 전력은 100 내지 250W 이다. 그렇지 않다면, 산화 규소막은 150 내지 400˚C 의 온도, 바람직하게는 200 내지 250˚C 기판 온도에서 천연 물질로서 오존과 더불어 TEOS 를 이용하여 감소된 압력 CVD 또는 대기압 CVD 에 의해 기판상에 형성될 수 있다. 게이트 절연막(706)은 형성될 필요는 없지만, 전극들간의 단락 회로를 방지하고 TFT 의 상호 컨덕턴스를 증가시킨다. 400 내지 3,000Å 두께의 산화 규소막 및 그 위의 300 내지 2000Å 두께의 질화 규소막을 포함하는 이중-계층화된 구조막이 게이트 절연막으로서 이용될 수 있다. 이와 같은 막은 뛰어난 절연 특성을 갖고 장력에 대한 영향을 방지한다.The silicon oxide film may be formed to have a thickness similar to that of the silicon nitride film instead of the silicon nitride film. The silicon oxide film is formed by sputtering or plasma CVD in an atmosphere containing oxygen. In plasma CVD, TEOS is supplied with oxygen as a natural material to RF discharge while maintaining the substrate at 150 to 400 ° C., preferably 200 to 250 ° C. Natural gas is decomposed and the decomposed output is deposited to obtain a silicon oxide film. The pressure ratio of TEOS to oxygen is 1: 1 to 1:10 and the pressure is 0.05 to 0.5 Torr. RF power is 100 to 250W. Otherwise, the silicon oxide film can be formed on the substrate by reduced pressure CVD or atmospheric CVD using TEOS with ozone as a natural material at a temperature of 150 to 400 ° C., preferably 200 to 250 ° C. have. The gate insulating film 706 need not be formed, but prevents a short circuit between the electrodes and increases the mutual conductance of the TFT. A double-layered structure film including a silicon oxide film of 400 to 3,000 kPa thick and a silicon nitride film of 300 to 2000 kPa thick thereon can be used as the gate insulating film. Such a film has excellent insulation properties and prevents the influence on tension.
다음에, 게이트 절연막(706)상에 I-형 비정질 규소막(707)이 200 내지 2,000Å 두께, 예컨대 1000Å 두께로 채널 형성 영역으로서 형성된다. 그 위에 질화 규소막이 500 내지 3,000Å, 본 실시예에서는 1,000Å 두께로 형성된다. 그 결과적 질화 규소막은 순수한 물을 이용하여 1/10 내지 1/50 농도로 희석된 불화수소산을 이용하여 에칭되어 보호막(708)을 얻는다.Next, an I-type amorphous silicon film 707 is formed on the gate insulating film 706 as a channel formation region with a thickness of 200 to 2,000 mW, for example, 1000 mW. A silicon nitride film is formed thereon at a thickness of 500 to 3,000 Pa, and in this embodiment, 1,000 Pa. The resulting silicon nitride film is etched using hydrofluoric acid diluted to a concentration of 1/10 to 1/50 using pure water to obtain a protective film 708.
인을 함유하는 n+비정질 규소막(709)은 플라즈마 CVD 에 의해 200 내지 1,000Å 예컨대 300Å 두께로 형성된다. 붕소를 함유하는 p+형 비정질 규소막이 비정질 규소막으로서 사용될 수 있다(제 6C 도).Phosphorus-containing n + amorphous silicon film 709 is formed by plasma CVD to a thickness of 200 to 1,000 mW, for example, 300 mW. A p + type amorphous silicon film containing boron can be used as the amorphous silicon film (Fig. 6C).
I-형 비정질 규소막(707) 및 n+형 비정질 규소막(709) 모두는 건식 에칭에 의해 패터닝된다. 동시에, ITO(산화 인듐 주석)의 박막이 형성되고 픽셀 전극(710)을 얻도록 패터닝된다.Both the I-type amorphous silicon film 707 and the n + type amorphous silicon film 709 are patterned by dry etching. At the same time, a thin film of ITO (indium tin oxide) is formed and patterned to obtain the pixel electrode 710.
질화 규소(게이트 절연)막 (706) 및 양극 산화 알루미늄(게이트 절연)막(705)은 접촉홀을 형성하도록 에칭된다. 특히, 레지스트는 게이트 절연막(706)상에 접촉홀 패턴에 따라 형성되고, 습식 에칭이 ABHF 및 크롬 인산 용액 각각을 이용함으로써 수행된다. ABHF 는 아세트산, 40% 불화 암모늄(NH4F) 용액 및 50% 불화수소산(HF) 용액을 체적 50:50:1 의 비로 혼합함으로써 준비된다. 질화 규소막의 에칭을 완료하면, 양극 산화 알루미늄막(705)의 상부 부분은 노출된다. 노출된 양극 산화 알루미늄막은 또한 300 내지 600Å 깊이로 ABHF 에 의해 에칭된다. 그러나, ABHF 에 의한 에칭은 더 이상 깊은 부분에 대해선 수행되지 않는다.The silicon nitride (gate insulation) film 706 and the anodized aluminum oxide (gate insulation) film 705 are etched to form contact holes. In particular, a resist is formed on the gate insulating film 706 according to the contact hole pattern, and wet etching is performed by using each of the ABHF and chromium phosphoric acid solutions. ABHF is prepared by mixing acetic acid, 40% ammonium fluoride (NH 4 F) solution and 50% hydrofluoric acid (HF) solution in a volume of 50: 50: 1 ratio. When the etching of the silicon nitride film is completed, the upper portion of the anodized aluminum oxide film 705 is exposed. The exposed anodized aluminum oxide film is also etched by ABHF to a depth of 300 to 600 kPa. However, etching with ABHF is no longer performed in deep parts.
양극 산화 알루미늄(게이트 절연)막 (705)은 그후에 크롬 인산 용액을 이용하여 에칭된다. 크롬 인산 용액은 35ml 인산(850g/리터) 및 20g 무수 크롬산을 2리터 용액에 첨가하고 그 결과적 용액을 65˚C 로 가열함으로써 준비된다. 양극 산화 알루미늄막 및 알루미늄막 사이의 계면이 도달될 때까지 에칭 반응이 진행된다. 이러한 방식에서, 접촉홀은 양극 산화 알루미늄 막에서 형성된다. 또한, 상기 막이 장시간 동안 상기 용액에 침지될지라도 오버에칭은 수행되지 않는다.The anodized aluminum oxide (gate insulation) film 705 is then etched using a chromium phosphate solution. The chromic phosphoric acid solution is prepared by adding 35 ml phosphoric acid (850 g / liter) and 20 g anhydrous chromic acid to a 2 liter solution and heating the resulting solution to 65 ° C. The etching reaction proceeds until the interface between the anodized aluminum film and the aluminum film is reached. In this way, contact holes are formed in the anodized aluminum film. In addition, overetching is not performed even if the membrane is immersed in the solution for a long time.
그후에, 알루미늄막이 전자빔 증기 증착 또는 스퍼터링에 의해 1,000Å 내지 2μm 두께, 본 실시예에서는 3,000Å 두께로 형성된다. 알루미늄막은 건식 에칭에의해 패터닝되어 소스 전극(711)과, 드레인 전극(712) 및 게이트 배선 전극(713)을 형성한다. 게이트 배선 전극(713)은 게이트 전극(714)과 양호한 접촉을 형성한다. 그리고, n+비정질 규소막은 에칭 및 패터닝을 포함하는 건식 에칭에 의해 소스 영역 및 드레인 영역으로 분리된다. 이러한 방식으로, 완전한 TFT 가 얻어진다(제 6D 도 및 6E 도, 제 6E 도는 제 6D 도에 도시된 파선을 따라서 본 단면임).Thereafter, an aluminum film is formed to a thickness of 1,000 m 2 to 2 m, in this embodiment 3,000 m 2 by electron beam vapor deposition or sputtering. The aluminum film is patterned by dry etching to form the source electrode 711, the drain electrode 712, and the gate wiring electrode 713. The gate wiring electrode 713 makes good contact with the gate electrode 714. The n + amorphous silicon film is separated into a source region and a drain region by dry etching including etching and patterning. In this way, a complete TFT is obtained (FIGS. 6D and 6E, 6E is a cross section along the broken line shown in FIG. 6D).
본 실시예에서, 양극 산화 알루미늄막의 접촉홀은 동일한 마스크 공정으로 형성함으로써 게이트 절연막에 형성된 크기와 동일한 크기로 형성된다. 그러나 제 7B 도에 도시된 바와 같이, 서로 다른 마스크들이, 양극 산화 알루미늄막에 형성된 보다 작은 직경을 갖는 접촉홀이 게이트 절연막에 형성된 접촉홀 내부에 형성되도록 하는 방식으로, 게이트 절연막에 형성된 접촉홀의 직경보다 작은 직경으로 양극 산화 알루미늄막에 접촉홀을 형성하도록 사용될 수 있다.In this embodiment, the contact holes of the anodized aluminum oxide film are formed in the same size as that formed in the gate insulating film by forming by the same mask process. However, as shown in FIG. 7B, different diameters of the contact holes formed in the gate insulating film are formed in such a manner that contact holes having smaller diameters formed in the anodized aluminum oxide film are formed inside the contact holes formed in the gate insulating film. It can be used to form contact holes in the anodized aluminum film with a smaller diameter.
상술된 바와 같이, 의사-테이퍼형 접촉홀이 형성될 수 있다. 따라서, 접촉홀 내부에 형성된 알루미늄 배선 전극(713)의 단선과 같은 결함이 방지될 수 있다. 따라서, 게이트 전극과 양호한 접촉이 실현될 수 있다.As described above, a pseudo-tapered contact hole may be formed. Therefore, a defect such as disconnection of the aluminum wiring electrode 713 formed inside the contact hole can be prevented. Thus, good contact with the gate electrode can be realized.
실시예 4Example 4
본 실시예는 양극 산화물 표면 및 그 위에 형성된 층간 절연막을 갖는 알루미늄 게이트 전극을 포함하는 TFT 에 층간 절연막을 통해 접촉홀을 형성하는 단계를 포함하는 실시예 2 에 기술된 공정과 유사한 공정에 관한 것이다. 본 공정에서, 건식 에칭은 층간 절연막 상에서 수행된다. 제 5E 도에서, 본 실시예의 TFT는 저농도 불순물 영역(511 및 512), 고농도 불순물 영역(510 및 513) 및 게이트 전극 주변에 형성된 양극 산화층(508)의 두께로 규정된 오프셋 게이트 영역을 포함한다. TFT 는 픽셀 전극을 액정 전자-광학 장치에 접속시키는 픽셀용 스위칭 소자로서 형성된다.This embodiment relates to a process similar to the process described in Example 2, which includes forming a contact hole through an interlayer insulating film in a TFT including an aluminum gate electrode having an anode oxide surface and an interlayer insulating film formed thereon. In this process, dry etching is performed on the interlayer insulating film. In Fig. 5E, the TFT of this embodiment includes low concentration impurity regions 511 and 512, high concentration impurity regions 510 and 513, and an offset gate region defined by the thickness of the anodization layer 508 formed around the gate electrode. The TFT is formed as a switching element for pixels connecting the pixel electrode to the liquid crystal electro-optical device.
제 5A 도를 참조하면, 산화 규소막은 산소를 함유하는 분위기에서 스퍼터링함으로써 코닝 7059 기판(300x400mm2또는 100x100mm2면적을 가짐)상에 산화 기저막(502)으로서 1,000 내지 3,000Å 두께로 형성된다. TEOS 는 분해되고 플라즈마 CVD 에 의해 막이 증착될 수 있다.Referring to Figure 5A claim, formed as by sputtering in an atmosphere containing oxygen, a silicon oxide film Corning 7059 substrate thickness of 1,000 to 3,000Å as oxidation base film 502 on the (300x400mm 2 or 100x100mm having a second area). TEOS is decomposed and a film can be deposited by plasma CVD.
이어서, 비정질 규소막이 플라즈마 CVD 또는 LPCVD 에 의해 300 내지 5,000Å, 바람직하게는 500 내지 1,000Å 두께로 증착된다. 그 결과적인 막은 상기 비정질 규소막을 24 시간 동안 550 내지 600˚C 에서 환원 분위기에 둠으로써 결정화된다. 이러한 공정은 레이저빔을 조사함으로써 이루어질 수 있다. 결정화된 규소막은 섬 형태의 영역(503)을 형성하기 위하여 패터닝된다. 700 내지 1,500Å 두께를 갖는 산화 규소막(504)이 스퍼터링에 의해 형성된다.Subsequently, an amorphous silicon film is deposited to a thickness of 300 to 5,000 GPa, preferably 500 to 1,000 GPa by plasma CVD or LPCVD. The resulting film is crystallized by placing the amorphous silicon film in a reducing atmosphere at 550 to 600 ° C. for 24 hours. This process can be done by irradiating a laser beam. The crystallized silicon film is patterned to form island-shaped regions 503. A silicon oxide film 504 having a thickness of 700 to 1,500 Å is formed by sputtering.
그후에 중량 1% 규소 또는 중량 0.1 내지 0.3% 스칸듐을 함유하는 알루미늄막이 전자빔 증기 증착 또는 스퍼터링에 의해 1,000Å 내지 3μm 두께로 증착된다.Thereafter, an aluminum film containing 1% silicon by weight or 0.1 to 0.3% scandium by weight is deposited to a thickness of 1,000 m 3 to 3 m by electron beam vapor deposition or sputtering.
도꾜 오카 쿄요사에 의해 생산된 OFPR 800/30 cp를 이용하여 포토레지스트(506)를 형성하기 전에, 알루미늄 산화막(양극 산화층)(500)이 양극 산화에 의해 100 내지 1,000Å 두께, 본 실시예에서는 200Å 두께로 형성된다. 양극 산화는 3%의 주석산을 함유하는 에틸렌글리콜 용액에 10 내지 30V 의 전압을 인가함으로써 수행된다. 알루미늄 산화막은 조밀하고 포토레지스트(506)에 매우 강하게 부착되어 상기 포토레지스트(506)를 통해 누설 전류가 발생되는 것을 방지한다. 그러므로, 알루미늄 산화막은 단지 게이트 전극측에만 다공질의 양극 산화물을 형성하는데 특히 효과적이다. 스핀 코팅에 의해 포토레지스트(506)를 형성한 후, 포토레지스트 및 알루미늄막은 패터닝되어 게이트 전극(505) 및 마스크층(506)을 형성한다(제 5A 도).Before forming the photoresist 506 using OFPR 800/30 cp produced by Tokyo Okayoyo, the aluminum oxide film (anode oxide layer) 500 is 100 to 1,000 micron thick by anodization, in this embodiment. It is formed to a thickness of 200Å. Anodic oxidation is carried out by applying a voltage of 10 to 30 V to an ethylene glycol solution containing 3% tartaric acid. The aluminum oxide film is dense and adheres very strongly to the photoresist 506 to prevent the leakage current from being generated through the photoresist 506. Therefore, the aluminum oxide film is particularly effective for forming a porous anodic oxide only on the gate electrode side. After forming the photoresist 506 by spin coating, the photoresist and the aluminum film are patterned to form the gate electrode 505 and the mask layer 506 (FIG. 5A).
다음에, 다공질 양극 산화 알루미늄막(507)이 전해 용액에서 양극 산화에 의해 1,000 내지 5,000Å 두께, 본 실시예에서는 5,000Å 두께로 형성된다. 양극 산화는 아세트산, 수산, 인산, 크롬산 또는 황산의 3 내지 20% 를 함유하는 산성의 수용액에서 10 내지 30V 의 정전압을 게이트 전극에 가함으로써 수행된다. 본 실시예에서, 게이트 전극은 20 내지 40 분 동안 30˚C 의 수산 용액에서 10V 전압을 가함으로써 양극화된다. 양극 산화막의 두께는 양극 산화 시간에 의해 조정될 수 있다.(제 5B 도).Next, a porous anodized aluminum film 507 is formed in an electrolytic solution to a thickness of 1,000 to 5,000 kPa, in this embodiment, 5,000 kPa by anodization. Anodic oxidation is carried out by applying a constant voltage of 10 to 30 V to the gate electrode in an acidic aqueous solution containing 3 to 20% of acetic acid, hydroxyl, phosphoric acid, chromic acid or sulfuric acid. In this embodiment, the gate electrode is polarized by applying a 10V voltage in a 30 ° C. aqueous solution for 20-40 minutes. The thickness of the anodic oxide film can be adjusted by the anodic oxidation time (Fig. 5B).
조밀한 양극 산화 알루미늄막(500)이 이전의 처리로 형성되기 때문에, 상기 막(507)은 횡단 방향을 따라서만 형성되어 원하는 두께를 갖는 산화막을 얻는다.Since the dense anodized aluminum oxide film 500 is formed by the previous treatment, the film 507 is formed only along the transverse direction to obtain an oxide film having a desired thickness.
다음에, 마스크를 제거한 후, 전압이 전해 용액에서 다시 게이트 전극에 인가된다. 주석산, 붕산 또는 질산의 3 내지 10% 를 함유하는 에틸렌글리콜 용액이 양극 산화 처리시에 사용된다. 더욱 바람직한 산화막이 용액 온도를 약 10˚C, 즉 실온 이하의 온도로 조정함으로써 얻어진다. 따라서, 장벽형 양극 산화알루미늄막(508)이 게이트 전극의 상부 및 측면상에 형성된다. 양극 산화 알루미늄막의 두께는 인가 전압에 비례하여 증가한다. 2,500Å 두께를 갖는 양극 산화물은 200V인가 전압에서 형성된다. 양극 산화 알루미늄막(508)의 두께는 필요한 오프셋 길이 및 오버랩핑 정도에 의해 결정된다. 3,000Å 이상의 두께를 갖는 양극 산화 알루미늄막을 형성하기 위하여, 250V 보다 높은 전압을 인가할 필요가 있다. 그러나, 고전압을 인가하면 TFT 특성에 손상을 입힌다. 따라서, 양극 산화 알루미늄 두께는 3,000Å 이하가 바람직하다. 본 실시예에서, 전압은 양극 산화 알루미늄막의 원하는 두께에 따라서 80 내지 150V 내에서 선택된다(제 5C 도).Next, after removing the mask, a voltage is again applied to the gate electrode in the electrolytic solution. Ethylene glycol solutions containing 3 to 10% of tartaric acid, boric acid or nitric acid are used in the anodic oxidation treatment. A more preferred oxide film is obtained by adjusting the solution temperature to about 10 ° C., ie below room temperature. Thus, a barrier anodized aluminum oxide film 508 is formed on the top and side surfaces of the gate electrode. The thickness of the anodized aluminum film increases in proportion to the applied voltage. Anodic oxide with a thickness of 2,500 mA is formed at a voltage of 200 V. The thickness of the anodized aluminum film 508 is determined by the required offset length and the degree of overlap. In order to form the anodized aluminum oxide film having a thickness of 3,000 Pa or more, it is necessary to apply a voltage higher than 250V. However, applying a high voltage damages the TFT characteristics. Therefore, the thickness of the anodized aluminum oxide is preferably 3,000 Pa or less. In this embodiment, the voltage is selected within 80 to 150 V depending on the desired thickness of the anodized aluminum film (Fig. 5C).
다음에, 산화 규소막(504)이 건식 에칭에 의해 에칭된다. 에칭은 등방성 에칭의 플라즈마 모드 또는 이방성 에칭의 반응성 이온 에칭 모드로 수행될 수 있다. 이러한 공정에서 가장 중요한 것은 산화 규소에 대한 규소의 선택비를 충분히 높은 값으로 설정하여 활성층에 깊은 에칭이 야기되는 것을 방지하는 것이다. 에칭 가스로서 CF4가스를 이용함으로써, 다공질 양극 산화 알루미늄막을 에칭하지 않고서 단지 산화 규소막(504)만이 에칭된다. 다공질 양극 산화 알루미늄막(507) 밑에 게이트 절연막으로서 형성된 산화 규소막(504')도 또한 에칭되지 않은 상태로 유지된다(제 5D 도).Next, the silicon oxide film 504 is etched by dry etching. Etching may be performed in a plasma mode of isotropic etching or in a reactive ion etching mode of anisotropic etching. Most important in this process is to set the selectivity ratio of silicon to silicon oxide to a sufficiently high value to avoid causing deep etching in the active layer. By using CF 4 gas as the etching gas, only the silicon oxide film 504 is etched without etching the porous anodized aluminum film. The silicon oxide film 504 'formed as the gate insulating film under the porous anodized aluminum film 507 is also kept unetched (FIG. 5D).
다공질 양극 산화 알루미늄막(507)은 인산, 아세트산 및 질산의 혼합산을 이용하여 에칭된다. 본 에칭 공정에서, 단지 다공질 양극 산화 알루미늄막(507)만이 약 600Å/분의 속도로 에칭된다. 다공질 양극 산화 알루미늄막 밑에 형성되는 게이트 절연막(504')은 에칭되지 않은 상태로 유지된다.The porous anodized aluminum film 507 is etched using a mixed acid of phosphoric acid, acetic acid and nitric acid. In the present etching process, only the porous anodized aluminum film 507 is etched at a rate of about 600 mA / minute. The gate insulating film 504 'formed under the porous anodized aluminum film is kept unetched.
게이트 절연막 및 게이트 전극부(상기 게이트 전극과 그 주변의 양극 산화막)를 마스크로서 이용하여 이온 도핑함으로써 자기 정렬 방식(self aligned manner)으로 불순물이 활성층(503)으로 주입된다. 따라서, 저저항 불순물 영역(소스 및 드레인 영역)(510 및 513) 및 고저항 불순물 영역(511 및 512)이 형성된다. 도핑 가스로서 인화수소(phosphine, PH3)를 이용하면 N형 불순물 영역이 얻어진다. 그렇지 않으면, 도핑 가스로서 디보란(diborane, B2H6)을 사용하여 P 형 불순물 영역이 형성될 수 있다. 불순물은 10 내지 30keV 의 가속 에너지를 인가함으로써 5 x 1014 내지 5 x 1015㎝-2의 도우즈로 주입된다. 활성층으로 주입된 불순물 이온은 248nm 파장 및 20ns 의 펄스폭으로 동작되는 KrF 엑시머 레이저(excimer laser)를 조사함으로써 활성화된다.Impurities are implanted into the active layer 503 in a self aligned manner by ion doping using a gate insulating film and a gate electrode portion (the gate electrode and the anode oxide film around it) as a mask. Thus, low resistance impurity regions (source and drain regions) 510 and 513 and high resistance impurity regions 511 and 512 are formed. When hydrogen phosphine (phosphine, PH 3 ) is used as the doping gas, an N-type impurity region is obtained. Otherwise, a P-type impurity region can be formed using diborane (B 2 H 6 ) as the doping gas. Impurities are injected into doses of 5 × 10 14 to 5 × 10 15 cm −2 by applying an acceleration energy of 10 to 30 keV. Impurity ions implanted into the active layer are activated by irradiating a KrF excimer laser operated at a wavelength of 248 nm and a pulse width of 20 ns.
이차 이온 질량 분석법(secondary ion mass spectroscopy, (SIMS))에 의한 결과에서는, 영역(510 및 513)의 불순물 농도는 1 x 1020내지 2 x 1021㎝-3이고, 영역(511 및 512)의 농도는 1 x 1017내지 2 x 1018㎝-3이다. 즉, 전자 영역의 도우즈(dose)는 5 x 1014내지 5 x 1015㎝-2이고 후자 영역의 도우즈는 2 x 1013내지 5 x 1014㎝-2이다. 불순물 농도의 차는 게이트 절연막(504')이 존재하는지 여부에 좌우된다. 일반적으로, 저저항 불순물 영역의 불순물 농도는 고저항 불순물 영역의 농도 보다 약 1/2 자리 내지 3 자리 정도만큼 높다(제 5E 도).In the results by secondary ion mass spectroscopy (SIMS), the impurity concentrations of the regions 510 and 513 are 1 x 10 20 to 2 x 10 21 cm -3 , and the regions 511 and 512 The concentration is 1 x 10 17 to 2 x 10 18 cm -3 . That is, the dose of the former region is 5 x 10 14 to 5 x 10 15 cm -2 and the dose of the latter region is 2 x 10 13 to 5 x 10 14 cm -2 . The difference in impurity concentration depends on whether or not the gate insulating film 504 'exists. In general, the impurity concentration of the low resistance impurity region is about 1/2 to 3 positions higher than that of the high resistance impurity region (Fig. 5E).
8,000Å 두께의 산화 규소막은 CVD 에 의해 층간 절연막(514)으로서 형성된다. 그리고, 거기에 TFT 의 소스 영역과, 드레인 영역 및 게이트 전극부에 대한 접촉홀이 형성된다. 레지스트는 각 영역 (부분)에 대응하는 개구를 갖는 마스크 패턴을 이용하여 형성된다.A 8,000 의 thick silicon oxide film is formed as the interlayer insulating film 514 by CVD. Then, contact holes for the source region, the drain region and the gate electrode portion of the TFT are formed there. The resist is formed using a mask pattern having openings corresponding to respective regions (parts).
질화 규소막(산화 규소보다 조밀하고 뛰어난 절연을 가짐)이 산화 규소막 대신에 층간 절연막으로서 사용될 수 있다. 단지 질화 규소막만이 층간 절연막으로서 사용되면, 상기 질화 규소막 밑의 배선 및 디바이스 상에 결함이 발생하는 경향이 있다. 이것은 특히 유리 기판이 사용되는 경우에 발생될 수 있다. 따라서, 약 500 내지 1500Å 두께의 질화 규소막 및 5,000 내지 6,000Å 두께의 산화 규소막을 포함하는 2 층 구조의 막이 층간 절연막으로서 사용된다. 이러한 막은 뛰어난 절연 특성을 갖고 장력의 대한 영향을 방지한다.A silicon nitride film (which is denser than silicon oxide and has better insulation) can be used as the interlayer insulating film instead of the silicon oxide film. If only a silicon nitride film is used as the interlayer insulating film, defects tend to occur on the wiring and the device under the silicon nitride film. This can occur especially when glass substrates are used. Therefore, a film having a two-layer structure including a silicon nitride film having a thickness of about 500-1500 mm 3 and a silicon oxide film having a thickness of 5,000-6,000 mm 3 is used as an interlayer insulating film. This film has excellent insulation properties and prevents the influence of tension.
건식 에칭에 의해 산화 규소 층간 절연막(514)을 에칭한 후, 양극 산화 알루미늄막(508)은 크롬 인산 용액을 이용하여 에칭된다. 건식 에칭은 300Å/분 에칭율로 1,000W 의 전력 출력하에서 CHF3을 이용함으로써 수행된다. 층간 절연막을 통해 소스 영역(515) 및 드레인 영역(516)에 대한 접촉홀이 형성된다.After etching the silicon oxide interlayer insulating film 514 by dry etching, the anodized aluminum oxide film 508 is etched using a chromium phosphate solution. Dry etching is performed by using CHF 3 at a power output of 1,000 W at a 300 mA / min etch rate. Contact holes for the source region 515 and the drain region 516 are formed through the interlayer insulating layer.
본 실시예에서, 게이트 절연막(504')은 소스 영역(510) 및 드레인 영역(513)을 덮도록 확장된다. 그러나, 게이트 절연막(504')이 이들 영역을 덮도록 확장될 때, 소스 영역(510) 및 드레인 영역(513)상의 확장된 게이트 절연막의 에칭은 층간절연막(514)의 에칭이 완료될 때와 동시에 시작된다.In this embodiment, the gate insulating film 504 ′ is extended to cover the source region 510 and the drain region 513. However, when the gate insulating film 504 'is extended to cover these areas, the etching of the expanded gate insulating film on the source region 510 and the drain region 513 is simultaneously performed when the etching of the interlayer insulating film 514 is completed. Begins.
그후에, 크롬 인산 용액을 이용하는 에칭이 수행된다. 크롬 인산 용액은 35ml 인산 (850g/리터) 및 20g 무수 크롬산을 2-리터 용액에 첨가하고 그 결과적 용액을 65˚C로 가열함으로써 준비된다. 양극 산화 알루미늄막(508)의 표면은 크롬 인산 용액에 의해 완전히 제거된다. 그러나, 에칭 반응은 양극 산화 알루미늄막과 알루미늄막 사이의 계면이 도달될 때까지 진행된다. 이러한 방식으로, 접촉홀은 양극 산화 알루미늄막(508)에 형성된다. 양극 산화 알루미늄막(508)의 에칭율은 약 100Å/분이다. 또한, 오버에칭은 상기 막이 장시간 동안 용액에 침지될지라도 일어나지 않는다.Thereafter, etching is performed using a chromium phosphoric acid solution. The chromic phosphoric acid solution is prepared by adding 35 ml phosphoric acid (850 g / liter) and 20 g anhydrous chromic acid to the 2-liter solution and heating the resulting solution to 65 ° C. The surface of the anodized aluminum film 508 is completely removed by the chromium phosphate solution. However, the etching reaction proceeds until the interface between the anodized aluminum film and the aluminum film is reached. In this way, contact holes are formed in the anodized aluminum film 508. The etching rate of the anodized aluminum film 508 is about 100 GPa / min. In addition, overetching does not occur even if the membrane is immersed in the solution for a long time.
픽셀 전극(518)은 ITO(산화 인듐 주석)을 이용하여 형성되고, 전극(515, 516 및 517)은 층간 절연막 및 양극 산화 알루미늄막에 형성된 접촉홀을 통한 알루미늄 배선으로서 형성되어 전극을 게이트 전극, 소스 영역 및 드레인 영역에 접촉시킨다. 따라서, 완전한 TFT 가 200 내지 400˚C 에서 수소 어닐링을 수행한 후 얻어진다(제 5F 도).The pixel electrode 518 is formed using ITO (Indium Tin Oxide), and the electrodes 515, 516, and 517 are formed as aluminum wirings through contact holes formed in the interlayer insulating film and the anodized aluminum oxide film to form the electrode as a gate electrode, The source and drain regions are contacted. Thus, a complete TFT is obtained after performing hydrogen annealing at 200 to 400 ° C. (FIG. 5F).
본 실시예에서, 층간 절연막의 접촉홀은 동일한 마스크 공정을 실행함으로써 양극 산화 알루미늄막에서 형성되는 크기와 동일한 크기로 형성된다. 그러나, 제 7A 도에 도시된 바와 같이, 서로 다른 마스크가 층간 절연막에 형성된 접촉홀의 직경보다 작은 직경으로 양극 산화 알루미늄막에서 접촉홀을 형성하도록 사용될 수 있고, 보다 작은 직경을 갖는 접촉홀이 층간 절연막의 상기 접촉홀 내부에 형성될 수 있다.In this embodiment, the contact holes of the interlayer insulating film are formed to the same size as that formed in the anodized aluminum film by performing the same mask process. However, as shown in FIG. 7A, different masks can be used to form contact holes in the anodized aluminum film with a diameter smaller than the diameter of the contact holes formed in the interlayer insulating film, and contact holes having a smaller diameter are used for the interlayer insulating film. It may be formed in the contact hole of the.
상술된 바와 같이, 의사 테이퍼형(pseudo-tapered) 접촉홀이 형성될 수 있다. 따라서, 접촉홀에 형성된 알루미늄 배선 전극(517)의 단선과 같은 결함이 방지될 수 있다. 따라서, 게이트 전극과 양호한 접속이 이루어질 수 있다.As described above, pseudo-tapered contact holes may be formed. Therefore, a defect such as disconnection of the aluminum wiring electrode 517 formed in the contact hole can be prevented. Thus, good connection can be made with the gate electrode.
실시예 5Example 5
본 실시예는 역 스태거형 TFT 에서 게이트 절연막 (층간 절연막)을 통해 접촉홀을 형성하는 단계를 포함하는 실시예 3 에 기술된 공정과 유사한 공정에 관한 것이다. 건식 에칭은 게이트 절연막상에서 수행된다. 본 실시예의 TFT 는 픽셀 전극을 액정 전자-광학 장치에 접속시키는 픽셀용 스위칭 소자로서 적합하다. 따라서, 스위칭 소자는 능동 매트릭스 회로를 형성하도록 매트릭스 구조로 배열될 수 있으며, 여기에서 픽셀 각각은 본 실시예의 절연 게이트 TFT 에서 형성된다. 알루미늄은 배선 물질의 주성분으로서 사용된다. 그러나, 다른 물질이 사용될 수 있는데, 예컨대 탄탈, 티타늄 또는 그들의 혼합 물질이 사용될 수 있다. 그렇지 않으면, 주로 이들 물질을 함유하는 물질이 사용될 수 있다.This embodiment relates to a process similar to the process described in Example 3, which includes forming a contact hole through a gate insulating film (interlayer insulating film) in an inverted staggered TFT. Dry etching is performed on the gate insulating film. The TFT of this embodiment is suitable as a switching element for pixels connecting the pixel electrode to the liquid crystal electro-optical device. Thus, the switching elements can be arranged in a matrix structure to form an active matrix circuit, where each pixel is formed in the insulated gate TFT of this embodiment. Aluminum is used as the main component of the wiring material. However, other materials may be used, such as tantalum, titanium or mixed materials thereof. Otherwise, materials containing mainly these materials can be used.
제 6A 도에서, 질화 규소막이 코닝 7059 기판(200x200mm2면적을 가짐)상에 스퍼터링에 의해 1,000 내지 3,000Å 두께로, 본 실시예에서는 2,000Å 두께로 기저막으로서 형성된다. 그렇지 않다면, 산화 규소막이 질화 규소막을 형성하는 대신에 유사한 두께로 형성될 수 있다. 산화 규소막은 산소를 함유하는 분위기 하에서 스퍼터링에 의해 형성될 수 있다. 대량 생산을 위해, TEOS 가 분해되고 플라즈마 CVD 에 의해 막이 증착될 수 있다.In FIG. 6A, a silicon nitride film is formed on the Corning 7059 substrate (having an area of 200x200 mm 2 ) by sputtering to a thickness of 1,000 to 3,000 mm 3, in this embodiment as a base film at 2,000 mm thick. Otherwise, the silicon oxide film can be formed to a similar thickness instead of forming the silicon nitride film. The silicon oxide film can be formed by sputtering in an atmosphere containing oxygen. For mass production, TEOS can be decomposed and a film deposited by plasma CVD.
중량 1%의 규소 또는 중량 0.1 내지 0.3% 의 스칸듐을 함유하는 알루미늄막이 전자빔 증착 또는 스퍼터링에 의해 그후에 1,000Å 내지 2μm, 본 실시예에서는 6,000Å 두께로 형성된다. 알루미늄막은 인산, 아세트산 및 질산의 혼합 용액을 이용하여 습식 공정의 포토에칭에 의해 테이퍼된 단면을 갖는 형태로 패터닝된다. 게이트 전극부(703)는 이러한 방식으로 형성된다(제 6A 도).An aluminum film containing 1% by weight of silicon or 0.1% to 0.3% of scandium by weight is then formed by electron beam deposition or sputtering to a thickness of 1,000 Å to 2 m, in this embodiment 6,000 Å. The aluminum film is patterned into a shape having a tapered cross section by photoetching in a wet process using a mixed solution of phosphoric acid, acetic acid and nitric acid. The gate electrode portion 703 is formed in this manner (Fig. 6A).
게이트 전극부(703)는 양극 산화를 받게 된다. 먼저 주석산의 에틸렌글리콜 용액은 3% 의 주석산을 에틸렌글리콜에 용해함으로써 준비된다. 그 결과적 용액의 PH 값은 1/10 희석 암모니아수를 첨가함으로써 6.8 내지 7.0 으로 조정된다. 얻어진 용액은 자동온도 조절장치에 배치되어 결과적 용액의 온도를 0 내지 20˚C, 바람직하게는 10˚C ± 1˚C 로 유지시킨다. 처리될 기판 및 금속 전극 물질(음극)은 기판이 30 내지 50mm 의 거리만큼 음극과 떨어져서 배치되고 알루미늄이 상기 기판의 내측상에 배치되는 방식으로 침지된다. 음극으로서 사용하기 위한 물질은 용액에서 안정화되어야만 되고 본 실시예에서는 백금판이 사용된다. 따라서, 처리될 기판은 전원의 양극측에 설정되고 백금판 상기 전원의 음극측에 설정된다.The gate electrode portion 703 is subjected to anodization. First, an ethylene glycol solution of tartaric acid is prepared by dissolving 3% tartaric acid in ethylene glycol. The PH value of the resultant solution is adjusted to 6.8 to 7.0 by adding 1/10 dilute ammonia water. The resulting solution is placed in a thermostat to maintain the temperature of the resulting solution at 0-20 ° C., preferably 10 ° C. ± 1 ° C. The substrate to be treated and the metal electrode material (cathode) are immersed in such a manner that the substrate is disposed away from the cathode by a distance of 30 to 50 mm and aluminum is disposed on the inside of the substrate. The material for use as the negative electrode must be stabilized in solution and a platinum plate is used in this embodiment. Thus, the substrate to be processed is set on the anode side of the power supply and on the cathode side of the platinum plate said power supply.
양극측에 접속되는 알루미늄은 전원에 의해 공급되는 양전하(positive charge)에 의해 산화된다. 전원이 정전류 모드로 동작되는 경우에, 양극 및 음극간의 전위는 처리 시간이 증가함에 따라서 증가한다. 120V 의 전압에 도달하면, 전원의 동작 모드는 정전압 모드로 전환되어 30 분 동안 화성 처리를 실행한다. 정전압 모드하에서, 전류는 급작스럽게 강하되어 막 저항을 증가시킨다. 조밀한 양극 산화 알루미늄막(705)은 1500Å 두께를 갖는다. 양극 산화 알루미늄막(705)은 기저 알루미늄의 외측상에서 등방적으로 형성된다.Aluminum connected to the anode side is oxidized by positive charge supplied by the power source. When the power supply is operated in the constant current mode, the potential between the anode and the cathode increases as the processing time increases. When the voltage of 120 V is reached, the operating mode of the power supply is switched to the constant voltage mode to perform the chemical conversion processing for 30 minutes. Under constant voltage mode, the current drops abruptly to increase the film resistance. The dense anodized aluminum oxide film 705 has a thickness of 1500 kPa. Anodized aluminum film 705 is formed isotropically on the outside of the base aluminum.
알루미늄 배선의 단면 패턴이 테이퍼 형이기 때문에, 상기 배선상에서 양극 산화 알루미늄 막(705)을 갖는 결과적 구조 또한 테이퍼형 단면을 나타낸다. 150 내지 350˚C 로 소성한 후, 전압이 양극 산화 알루미늄막(705)에 인가될 때, 영구적인 손상을 입히는 내전압(withstand voltage)은 100 내지 110V 가 된다. 알루미늄은 극히 양호한 절연막으로 덮여진다. 결과적 양극 산화 알루미늄막이 수분 내지 수십분 동안 대기 중에서 200 내지 300˚C, 예컨대 200˚C 로 가열된다. 양극 산화 알루미늄막의 누설 전류는 이와 같은 처리에 의해 1 자리 이상 감소된다.Since the cross-sectional pattern of the aluminum wiring is tapered, the resulting structure with the anodized aluminum oxide film 705 on the wiring also shows a tapered cross section. After firing at 150 to 350 ° C, when a voltage is applied to the anodized aluminum film 705, the withstand voltage causing permanent damage is 100 to 110V. Aluminum is covered with an extremely good insulating film. The resulting anodized aluminum oxide film is heated to 200 to 300 ° C., such as 200 ° C., in the atmosphere for several minutes to several tens of minutes. The leakage current of the anodized aluminum film is reduced by one or more places by this processing.
게이트 전극부(703)에서, 장벽형 양극 산화 알루미늄막이 게이트 전극(704)의 상부 및 측면에 게이트 절연막(705)으로서 형성된다(제 6B 도).In the gate electrode portion 703, a barrier type anodized aluminum oxide film is formed as the gate insulating film 705 on the top and side surfaces of the gate electrode 704 (Fig. 6B).
질화 규소막은 시레인(silane) 및 암모니아의 혼합된 가스를 이용하여 플라즈마 CVD 에 의해 제 2 층 게이트 절연막(706)으로서 1,000 내지 3,000Å, 예컨대 2,000Å 두께로 형성된다. 산화 규소막은 질화 규소막을 대신하여 질화 규소막의 두께와 유사한 두께로 형성될 수 있다. 산화 규소막은 산소를 함유하는 분위기에서 스퍼터링 또는 플라즈마 CVD 에 의해 형성된다. 플라즈마 CVD 에서, TEOS 는 천연 물질로서 산소와 더불어 공급되어, 150 내지 400˚C, 바람직하게는 200 내지 250˚C 로 기판을 유지하면서 RF 방전시킨다. 천연 가스는 분해되고 분해된 산출물이 증착되어 산화 규소막을 얻는다. TEOS 와 산소의 압력비는 1:1 내지 1:10 이고 압력은 0.05 내지 0.5 Torr 이다. RF 전력은 100 내지 250W 이다. 그렇지 않다면, 산화 규소막은 150 내지 400˚C 의 온도, 바람직하게는 200 내지 250˚C 기판 온도에서 오존과 더불어 천연 물질로서 TEOS 를 이용하여 감소된 압력 CVD 또는 대기압 CVD 에 의해 기판상에 형성될 수 있다. 게이트 절연막(706)은 형성될 필요는 없지만, 전극들간의 단락 회로를 방지하고 TFT 의 상호 컨덕턴스를 증가시킨다. 400 내지 3,000Å 두께의 산화 규소막 및 그 위의 300 내지 2000Å 두께의 질화 규소막을 포함하는 이중-계층화된 구조막이 게이트 절연막으로서 이용될 수 있다. 이와 같은 막은 뛰어난 절연 특성을 갖고 장력에 대한 영향을 방지한다.The silicon nitride film is formed by a plasma CVD using a mixed gas of silane and ammonia as a second layer gate insulating film 706 to 1,000 to 3,000, for example, 2,000 Å thick. The silicon oxide film may be formed to have a thickness similar to that of the silicon nitride film instead of the silicon nitride film. The silicon oxide film is formed by sputtering or plasma CVD in an atmosphere containing oxygen. In plasma CVD, TEOS is supplied with oxygen as a natural material to RF discharge while maintaining the substrate at 150 to 400 ° C., preferably 200 to 250 ° C. Natural gas is decomposed and the decomposed output is deposited to obtain a silicon oxide film. The pressure ratio of TEOS to oxygen is 1: 1 to 1:10 and the pressure is 0.05 to 0.5 Torr. RF power is 100 to 250W. Otherwise, the silicon oxide film can be formed on the substrate by reduced pressure CVD or atmospheric CVD using TEOS as a natural material with ozone at a temperature of 150 to 400 ° C., preferably 200 to 250 ° C. have. The gate insulating film 706 need not be formed, but prevents a short circuit between the electrodes and increases the mutual conductance of the TFT. A double-layered structure film including a silicon oxide film of 400 to 3,000 kPa thick and a silicon nitride film of 300 to 2000 kPa thick thereon can be used as the gate insulating film. Such a film has excellent insulation properties and prevents the influence on tension.
다음에, 게이트 절연막(706)상에 I-형 비정질 규소막(707)이 200 내지 2,000Å 두께, 예컨대 1000Å 두께로 채널 형성 영역으로서 형성된다. 그 위에 질화 규소막이 500 내지 3,000Å, 본 실시예에서는 1,000Å 두께로 형성된다. 그 결과적 질화 규소막은 순수한 물을 이용하여 1/10 내지 1/50 농도로 희석된 불화수소산을 이용하여 에칭되어 보호막(708)을 얻는다. 그 위에 인을 함유하는 n+비정질 규소막(709)은 플라즈마 CVD 에 의해 200 내지 1,000Å, 예컨대 300Å 두께로 형성된다. 붕소를 함유하는 p+형 비정질 규소막이 비정질 규소막(709)으로서 사용될 수 있다(제 6C 도).Next, an I-type amorphous silicon film 707 is formed on the gate insulating film 706 as a channel formation region with a thickness of 200 to 2,000 mW, for example, 1000 mW. A silicon nitride film is formed thereon at a thickness of 500 to 3,000 Pa, and in this embodiment, 1,000 Pa. The resulting silicon nitride film is etched using hydrofluoric acid diluted to a concentration of 1/10 to 1/50 using pure water to obtain a protective film 708. The n + amorphous silicon film 709 containing phosphorus thereon is formed to have a thickness of 200 to 1,000 mW, for example, 300 mW by plasma CVD. A p + type amorphous silicon film containing boron can be used as the amorphous silicon film 709 (Fig. 6C).
I-형 비정질 규소막(707) 및 n+형 비정질 규소막(709) 모두는 건식 에칭에 의해 패터닝된다. 동시에, ITO(산화 인듐 주석)의 박막이 형성되고 픽셀 전극(710)을 얻도록 패터닝된다.Both the I-type amorphous silicon film 707 and the n + type amorphous silicon film 709 are patterned by dry etching. At the same time, a thin film of ITO (indium tin oxide) is formed and patterned to obtain the pixel electrode 710.
질화 규소 게이트 절연막(706) 및 양극 산화 알루미늄 게이트 절연막(705)이 에칭되어 접촉홀을 형성한다. 특히, 레지스트는 게이트 절연막(706)상의 접촉홀의패턴에 따라 형성되고, 1000W 의 전력 출력 및 250Å/분의 에칭율 하에서 CHF3 를 이용하여 건식 에칭에 의해 에칭이 수행된다.The silicon nitride gate insulating film 706 and the anodized aluminum gate insulating film 705 are etched to form contact holes. In particular, the resist is formed in accordance with the pattern of the contact holes on the gate insulating film 706, and etching is performed by dry etching using CHF 3 under a power output of 1000 W and an etching rate of 250 mW / min.
양극 산화 알루미늄 게이트 절연막(705)은 크롬 인산 용액을 이용하여 에칭된다. 크롬 인산 용액은 35ml 인산(850g/리터) 및 20g 무수 크롬산을 2 리터 용액에 첨가하고 그 결과적 용액을 65˚C 로 가열함으로써 준비된다. 양극 산화 알루미늄막 및 알루미늄막 사이의 계면이 도달될 때까지 에칭 반응이 진행된다. 또한, 상기 막이 장시간 동안 상기 용액에 침지될지라도 오버에칭은 수행되지 않는다. 이러한 방식에서, 접촉홀은 양극 산화 알루미늄막에서 형성된다.The anodized aluminum gate insulating film 705 is etched using a chromium phosphate solution. The chromic phosphoric acid solution is prepared by adding 35 ml phosphoric acid (850 g / liter) and 20 g chromic anhydride to a 2 liter solution and the resulting solution heated to 65 ° C. The etching reaction proceeds until the interface between the anodized aluminum film and the aluminum film is reached. In addition, overetching is not performed even if the membrane is immersed in the solution for a long time. In this manner, contact holes are formed in the anodized aluminum film.
그후에, 알루미늄막이 전자빔 증기 증착 또는 스퍼터링에 의해 1,000Å 내지 2μm 두께, 본 실시예에서는 3,000Å 두께로 형성된다. 알루미늄막은 건식 에칭에 의해 패터닝되어 소스 전극(711)과, 드레인 전극(712) 및 게이트 배선 전극(713)을 형성한다. 게이트 배선 전극(713)은 게이트 전극(714)과 양호한 접촉을 형성한다. 다음에 n+비정질 규소막이 건식 에칭에 의해 에칭 및 패터닝되어 소스 영역 및 드레인 영역으로 분리된다. 이러한 방식으로, 완전한 TFT 가 얻어진다(제 6D 도 및 6E 도, 제 6E 도는 제 6D 도에 도시된 파선을 따라서 본 단면임).Thereafter, an aluminum film is formed to a thickness of 1,000 m 2 to 2 m, in this embodiment 3,000 m 2 by electron beam vapor deposition or sputtering. The aluminum film is patterned by dry etching to form the source electrode 711, the drain electrode 712, and the gate wiring electrode 713. The gate wiring electrode 713 makes good contact with the gate electrode 714. The n + amorphous silicon film is then etched and patterned by dry etching to separate into a source region and a drain region. In this way, a complete TFT is obtained (FIGS. 6D and 6E, 6E is a cross section along the broken line shown in FIG. 6D).
본 실시예에서, 양극 산화 알루미늄막의 접촉홀은 동일한 마스크 공정으로 형성함으로써 게이트 절연막에 형성된 크기와 동일한 크기로 형성된다. 그러나 제 7B 도에 도시된 바와 같이, 서로 다른 마스크들이, 양극 산화 알루미늄막에 형성된 보다 작은 직경을 갖는 접촉홀이 게이트 절연막에 형성된 접촉홀 내부에 형성되도록 하는 방식으로, 게이트 절연막에 형성된 접촉홀의 직경보다 작은 직경으로 양극 산화 알루미늄막에 접촉홀을 형성하도록 사용될 수 있다.In this embodiment, the contact holes of the anodized aluminum oxide film are formed in the same size as that formed in the gate insulating film by forming by the same mask process. However, as shown in FIG. 7B, different diameters of the contact holes formed in the gate insulating film are formed in such a manner that contact holes having smaller diameters formed in the anodized aluminum oxide film are formed inside the contact holes formed in the gate insulating film. It can be used to form contact holes in the anodized aluminum film with a smaller diameter.
상술된 바와 같이, 의사-테이퍼형 접촉홀이 형성될 수 있다. 따라서, 접촉홀 내부에 형성된 알루미늄 배선 전극(713)의 단선과 같은 결함이 방지될 수 있다. 따라서, 게이트 전극과 양호한 접촉이 실현될 수 있다.As described above, a pseudo-tapered contact hole may be formed. Therefore, a defect such as disconnection of the aluminum wiring electrode 713 formed inside the contact hole can be prevented. Thus, good contact with the gate electrode can be realized.
실시예 6Example 6
본 실시예는 TFT 에 접촉홀을 형성하는 단계를 포함하는 실시예 2 또는 4 에 기술된 공정과 유사한 공정에 관한 것이다. 상기 공정에서, 접촉홀은 이온 밀링에 의해 양극 산화 알루미늄에 형성된다.This embodiment relates to a process similar to the process described in Example 2 or 4 including forming a contact hole in a TFT. In this process, contact holes are formed in anodized aluminum by ion milling.
제 5A 도에 있어서, 산화 규소막은 산소 가스하에서 스퍼터링함으로써 코닝 7059 기판(300x400mm2또는 100x100mm2면적을 가짐)상에 산화 기저막(502)으로서 1,000 내지 3,000Å 두께로 형성된다. 대량 생산을 위해 TEOS 는 분해되고 플라즈마 CVD 에 의해 막이 증착될 수 있다.The Figure 5A in, is formed by sputtering to a 1,000 to 3,000Å thick Corning 7059 substrate as an oxidation base film 502 on the (300x400mm 2 or 100x100mm having a second area) in the oxygen gas to the silicon oxide film. For mass production TEOS is decomposed and the film can be deposited by plasma CVD.
이어서, 비정질 규소막이 플라즈마 CVD 또는 LPCVD 에 의해 300 내지 5,000Å, 바람직하게는 500 내지 1,000Å 두께로 형성된다. 그 결과적인 막은 상기 비정질 규소막을 24 시간 동안 550 내지 600˚C 에서 환원 분위기에 둠으로써 결정화된다. 이러한 공정은 레이저빔을 조사함으로써 실행될 수 있다. 결정화된 규소막은 섬 형태의 영역(503)을 형성하기 위하여 패터닝된다. 700 내지 1,500Å 두께를 갖는 산화 규소막(504)이 스퍼터링에 의해 형성된다.Subsequently, an amorphous silicon film is formed to a thickness of 300 to 5,000 Pa, preferably 500 to 1,000 Pa by plasma CVD or LPCVD. The resulting film is crystallized by placing the amorphous silicon film in a reducing atmosphere at 550 to 600 ° C. for 24 hours. This process can be performed by irradiating a laser beam. The crystallized silicon film is patterned to form island-shaped regions 503. A silicon oxide film 504 having a thickness of 700 to 1,500 Å is formed by sputtering.
중량 1% 규소 또는 중량 0.1 내지 0.3% 스칸듐(Sc)을 함유하는 알루미늄막이 전자빔 증기 증착 또는 스퍼터링에 의해 1,000Å 내지 3μm 두께로 형성된다.An aluminum film containing 1% silicon by weight or 0.1-0.3% scandium (Sc) by weight is formed to have a thickness of 1,000 m 3 to 3 m by electron beam vapor deposition or sputtering.
도꾜 오카 쿄요사에 의해 생산된 OFPR 800/30 cp를 이용하여 포토레지스트(506)를 형성하기 전에, 알루미늄 산화막(양극 산화층)(500)이 양극 산화에 의해 100 내지 1,000Å 두께, 본 실시예에서는 200Å 두께로 형성된다. 양극 산화는 3%의 주석산을 함유하는 에틸렌글리콜 용액에 10 내지 30V 의 전압을 인가함으로써 수행된다. 알루미늄 산화막은 조밀하고 포토레지스트(506)에 매우 강하게 부착되며, 상기 포토레지스트(506)를 통해 누설 전류가 발생되는 것을 방지한다. 그러므로, 알루미늄 산화막은 단지 게이트 전극측에만 다공질의 양극 산화물을 형성하는데 특히 효과적이다. 스핀 코팅에 의해 포토레지스트(506)를 형성한 후, 포토레지스트 및 알루미늄막은 패터닝되어 게이트 전극(505) 및 마스크층(506)을 형성한다(제 5A 도).Before forming the photoresist 506 using OFPR 800/30 cp produced by Tokyo Okayoyo, the aluminum oxide film (anode oxide layer) 500 is 100 to 1,000 micron thick by anodization, in this embodiment. It is formed to a thickness of 200Å. Anodic oxidation is carried out by applying a voltage of 10 to 30 V to an ethylene glycol solution containing 3% tartaric acid. The aluminum oxide film is dense and adheres very strongly to the photoresist 506 and prevents leakage current from being generated through the photoresist 506. Therefore, the aluminum oxide film is particularly effective for forming a porous anodic oxide only on the gate electrode side. After forming the photoresist 506 by spin coating, the photoresist and the aluminum film are patterned to form the gate electrode 505 and the mask layer 506 (FIG. 5A).
다음에, 다공질 양극 산화 알루미늄막(507)이 전해 용액에서 양극 산화에 의해 1,000 내지 5,000Å 두께, 본 실시예에서는 5,000Å 두께로 형성된다. 양극 산화는 아세트산, 수산, 인산, 크롬산 또는 황산의 3 내지 20% 를 함유하는 산성의 수용액에서 10 내지 30V 의 정전압을 게이트 전극에 인가함으로써 수행된다. 본 실시예에서, 게이트 전극은 20 내지 40 분 동안 30˚C 의 수산 용액에서 10V 전압을 인가함으로써 양극화된다. 양극 산화막의 두께는 양극 산화 시간에 의해 조정될 수 있다.(제 5B 도).Next, a porous anodized aluminum film 507 is formed in an electrolytic solution to a thickness of 1,000 to 5,000 kPa, in this embodiment, 5,000 kPa by anodization. Anodic oxidation is performed by applying a constant voltage of 10-30V to the gate electrode in an acidic aqueous solution containing 3-20% of acetic acid, hydroxyl, phosphoric acid, chromic acid or sulfuric acid. In this embodiment, the gate electrode is polarized by applying a 10V voltage in a 30 ° C. aqueous solution for 20-40 minutes. The thickness of the anodic oxide film can be adjusted by the anodic oxidation time (Fig. 5B).
조밀한 양극 산화 알루미늄막(500)이 이전의 처리로 형성되기 때문에, 상기막(507)은 횡단 방향을 따라서만 형성되어 원하는 두께를 갖는 산화막을 얻는다.Since the dense anodic aluminum oxide film 500 is formed by the previous treatment, the film 507 is formed only along the transverse direction to obtain an oxide film having a desired thickness.
다음에, 마스크를 제거한 후, 전압이 전해 용액에서 다시 게이트 전극에 인가된다. 주석산, 붕산 또는 질산의 3 내지 10% 를 함유하는 에틸렌글리콜 용액이 양극 산화 처리시에 이용된다. 더욱 바람직한 산화막이 용액 온도를 약 10˚C, 즉 실온 이하의 온도로 조정함으로써 얻어진다. 따라서, 장벽형 양극 산화 알루미늄막(508)이 게이트 전극의 상부 및 측면상에 형성된다. 양극 산화 알루미늄막의 두께는 인가 전압에 비례하여 증가한다. 2,500Å 두께를 갖는 양극 산화물은 200V인가 전압에서 얻어진다. 양극 산화 알루미늄막(508)의 두께는 필요한 오프셋 길이 및 오버랩핑 정도에 의해 결정된다. 3,000Å 이상의 두께를 갖는 양극 산화 알루미늄막을 형성하기 위하여, 250V 보다 높은 전압을 인가할 필요가 있다. 그러나, 그러한 고전압을 인가하면 TFT 특성에 손상을 입힌다. 따라서, 양극 산화 알루미늄 두께는 3,000Å 이하가 바람직하다. 본 실시예에서, 전압은 양극 산화 알루미늄막(508)의 원하는 두께에 따라서 80 내지 150V 내에서 선택된다(제 5C 도).Next, after removing the mask, a voltage is again applied to the gate electrode in the electrolytic solution. Ethylene glycol solutions containing 3 to 10% of tartaric acid, boric acid or nitric acid are used in the anodic oxidation treatment. A more preferred oxide film is obtained by adjusting the solution temperature to about 10 ° C., ie below room temperature. Thus, a barrier type anodized aluminum film 508 is formed on the top and side surfaces of the gate electrode. The thickness of the anodized aluminum film increases in proportion to the applied voltage. Anodized oxide with a thickness of 2,500 mA is obtained at a voltage of 200 V. The thickness of the anodized aluminum film 508 is determined by the required offset length and the degree of overlap. In order to form the anodized aluminum oxide film having a thickness of 3,000 Pa or more, it is necessary to apply a voltage higher than 250V. However, applying such a high voltage damages the TFT characteristics. Therefore, the thickness of the anodized aluminum oxide is preferably 3,000 Pa or less. In this embodiment, the voltage is selected within 80 to 150 V depending on the desired thickness of the anodized aluminum film 508 (FIG. 5C).
다음에, 산화 규소막(504)이 건식 에칭에 의해 에칭된다. 에칭은 등방성 에칭의 플라즈마 모드 또는 이방성 에칭의 반응성 이온 에칭 모드로 수행될 수 있다. 이러한 공정에서 가장 중요한 것은 산화 규소에 대한 규소의 선택비를 충분히 높은 값으로 설정하여 활성층에 깊은 에칭이 야기되는 것을 방지하는 것이다. 에칭 가스로서 CF4가스를 이용함으로써, 다공질 양극 산화 알루미늄막을 에칭하지 않고서 단지 산화 규소막(504)만이 에칭된다. 다공질 양극 산화 알루미늄막(507) 밑에 형성된 산화 규소막(504')도 또한 에칭되지 않은 상태로 유지된다(제 5D 도).Next, the silicon oxide film 504 is etched by dry etching. Etching may be performed in a plasma mode of isotropic etching or in a reactive ion etching mode of anisotropic etching. Most important in this process is to set the selectivity ratio of silicon to silicon oxide to a sufficiently high value to avoid causing deep etching in the active layer. By using CF 4 gas as the etching gas, only the silicon oxide film 504 is etched without etching the porous anodized aluminum film. The silicon oxide film 504 'formed under the porous anodized aluminum film 507 is also kept unetched (FIG. 5D).
다공질 양극 산화 알루미늄막(507)은 인산, 아세트산 및 질산의 혼합산을 이용하여 약 600Å/분의 속도로 에칭된다. 다공질 양극 산화 알루미늄막 밑에 형성되는 게이트 절연막(504')은 에칭되지 않은 상태로 유지된다.The porous anodized aluminum film 507 is etched at a rate of about 600 kW / min using a mixed acid of phosphoric acid, acetic acid and nitric acid. The gate insulating film 504 'formed under the porous anodized aluminum film is kept unetched.
게이트 절연막 및 게이트 전극부(상기 게이트 전극과 그 주변의 양극 산화막)를 마스크로서 이용하여 이온 도핑함으로써 자기 정렬 방식(self aligned manner)으로 불순물이 활성층(503)으로 주입된다. 따라서, 저저항 불순물 영역(소스 및 드레인 영역)(510 및 513) 및 고저항 불순물 영역(511 및 512)이 형성된다. 도핑 가스로서 인화수소(phosphine, PH3)를 이용하면 N형 불순물 영역이 얻어진다. 그렇지 않으면, 도핑 가스로서 디보란(diborane, B2H6)을 사용하여 P 형 불순물 영역이 얻어질 수 있다. 불순물은 10 내지 30keV 의 가속 에너지를 인가함으로써 5 x 1014내지 5 x 1015㎝-2의 도우즈로 주입된다. 이후 활성층으로 주입된 불순물 이온은 KrF 엑시머 레이저(248nm 파장 및 20ns 의 펄스폭)를 조사함으로써 활성화된다.Impurities are implanted into the active layer 503 in a self aligned manner by ion doping using a gate insulating film and a gate electrode portion (the gate electrode and the anode oxide film around it) as a mask. Thus, low resistance impurity regions (source and drain regions) 510 and 513 and high resistance impurity regions 511 and 512 are formed. When hydrogen phosphine (phosphine, PH 3 ) is used as the doping gas, an N-type impurity region is obtained. Otherwise, a P-type impurity region can be obtained using diborane (B 2 H 6 ) as the doping gas. Impurities are implanted into doses of 5 x 10 14 to 5 x 10 15 cm -2 by applying an acceleration energy of 10 to 30 keV. Impurity ions implanted into the active layer are then activated by irradiating KrF excimer laser (248 nm wavelength and pulse width of 20 ns).
이차 이온 질량 분석법(secondary ion mass spectroscopy, (SIMS))에 의한 결과에서는, 영역(510 및 513)의 불순물 농도는 1 x 1020내지 2 x 1021㎝-3이고, 영역(511 및 512)의 농도는 1 x 1017내지 2 x 1018㎝-3이다. 즉, 불순물은 5 x 1014내지 5 x 1015㎝-2도우즈(dose)로 전자 영역에 주입되고, 후자 영역에는 2 x 1013내지 5 x 1014㎝-2도우즈로 주입된다. 불순물 농도의 차는 게이트 절연막(504')이 존재하는지 여부에 좌우된다. 일반적으로, 저저항 불순물 영역의 불순물 농도는 고저항 불순물 영역의 농도 보다 약 1/2 자리 내지 3 자리 정도만큼 높다(제 5E 도).In the results by secondary ion mass spectroscopy (SIMS), the impurity concentrations of the regions 510 and 513 are 1 x 10 20 to 2 x 10 21 cm -3 , and the regions 511 and 512 The concentration is 1 x 10 17 to 2 x 10 18 cm -3 . That is, impurities are injected into the electron region at 5 x 10 14 to 5 x 10 15 cm -2 doses, and are injected into the latter region at 2 x 10 13 to 5 x 10 14 cm -2 doses. The difference in impurity concentration depends on whether or not the gate insulating film 504 'exists. In general, the impurity concentration of the low resistance impurity region is about 1/2 to 3 positions higher than that of the high resistance impurity region (Fig. 5E).
8,000Å 두께의 산화 규소막이 CVD 에 의해 층간 절연막(514)으로서 형성된다. 그리고, 거기에 TFT 의 소스 영역과, 드레인 영역 및 게이트 전극부에 대한 접촉홀이 형성된다. 레지스트는 각 부분(영역)에 대응하는 개구를 갖는 마스크 패턴을 이용하여 형성된다.A 8,000 의 thick silicon oxide film is formed as the interlayer insulating film 514 by CVD. Then, contact holes for the source region, the drain region and the gate electrode portion of the TFT are formed there. The resist is formed using a mask pattern having openings corresponding to the respective portions (regions).
질화 규소막(산화 규소보다 조밀하고 뛰어난 절연을 가짐)이 산화 규소막 대신에 층간 절연막으로서 사용될 수 있다. 단지 질화 규소막만이 층간 절연막으로 사용되면, 상기 질화 규소막의 고유한 강한 장력으로 인해 상기 층간 절연막 밑의 배선 및 디바이스 상에 결함이 발생하는 경향이 있다. 이것은 특히 유리 기판이 사용되는 경우에 발생될 수 있다. 따라서, 약 500 내지 1500Å 두께의 질화 규소막 및 5,000 내지 6,000Å 두께의 산화 규소막을 포함하는 2 층 구조의 막이 층간 절연막으로서 사용된다. 이러한 막은 뛰어난 절연 특성을 갖고 장력의 대한 영향을 방지한다.A silicon nitride film (which is denser than silicon oxide and has better insulation) can be used as the interlayer insulating film instead of the silicon oxide film. If only a silicon nitride film is used as the interlayer insulating film, defects tend to occur on the wiring and the device under the interlayer insulating film due to the strong tension inherent in the silicon nitride film. This can occur especially when glass substrates are used. Therefore, a film having a two-layer structure including a silicon nitride film having a thickness of about 500-1500 mm 3 and a silicon oxide film having a thickness of 5,000-6,000 mm 3 is used as an interlayer insulating film. This film has excellent insulation properties and prevents the influence of tension.
ABHF 를 이용하여 건식 에칭 또는 습식 에칭에 의해서 산화 규소 층간 절연막(514)을 에칭한 후, 양극 산화 알루미늄막(508)이 이온 밀링에 의해 에칭된다. ABHF를 에천트로서 이용하는 습식 에칭에 있어서, ABHF 는 아세트산, 40% 불화 암모늄(NH4F) 용액 및 50% 불화수소산(HF) 용액을 체적 50:50:1 비율로 혼합함으로써준비된다. 따라서, ABHF 를 이용하는 층간 절연막(514)에 대한 에칭율은 3400Å/분이다. 이러한 방식으로, 층간 절연막을 통해 소스 영역(515) 및 드레인 영역(516)에 대한 접촉홀이 형성된다.After etching the silicon oxide interlayer insulating film 514 by dry etching or wet etching using ABHF, the anodized aluminum oxide film 508 is etched by ion milling. In wet etching using ABHF as an etchant, ABHF is prepared by mixing acetic acid, 40% ammonium fluoride (NH 4 F) solution and 50% hydrofluoric acid (HF) solution in a volume 50: 50: 1 ratio. Therefore, the etching rate for the interlayer insulating film 514 using ABHF is 3400 Pa / min. In this manner, contact holes for the source region 515 and the drain region 516 are formed through the interlayer insulating film.
본 실시예의 TFT 에서, 게이트 절연막(504')은 소스 영역(510) 및 드레인 영역(513)을 덮도록 확장되지 않는다. 그러나, 게이트 절연막(504')이 이들 영역을 덮도록 확장될 때, 소스 영역(510) 및 드레인 영역(513)상의 게이트 절연막의 에칭은 층간 절연막(514)의 에칭이 완료됨과 동시에 시작된다. ABHF 를 에천트로서 이용하는 게이트 절연막의 에칭율은 1700Å/분이다. 한편, 양극 산화 알루미늄(508)의 상부 부분은 층간 절연막의 에칭이 완료됨과 동시에 노출된다. 양극 산화 알루미늄막(508)은 ABHF 에 의해 약 300 내지 600Å 깊이로 에칭되지만, 더 이상 깊은 영역에 대해선 에칭이 진행되지 않는다. 건식 에칭시에, CHF3가 사용된다. 출력 에너지는 1000W 이고 에칭율은 300Å/분이다.In the TFT of this embodiment, the gate insulating film 504 ′ does not extend to cover the source region 510 and the drain region 513. However, when the gate insulating film 504 'is extended to cover these areas, etching of the gate insulating film on the source region 510 and the drain region 513 starts at the same time as the etching of the interlayer insulating film 514 is completed. The etching rate of the gate insulating film using ABHF as an etchant is 1700 Pa / min. On the other hand, the upper portion of the anodized aluminum oxide 508 is exposed at the same time as the etching of the interlayer insulating film is completed. The anodized aluminum oxide film 508 is etched to about 300 to 600 microns deep by ABHF, but no further etching occurs over deep regions. In dry etching, CHF 3 is used. The output energy is 1000W and the etching rate is 300 mW / min.
양극 산화 알루미늄막(508)은 이온 밀링에 의해 형성된다. 이 공정에서, 레지스트는 제거되고 단지 게이트 전극부에만 대응하는 개구가 제공된 특정 패턴을 갖는 새로운 레지스트가 형성된다. 다음에, 기판이 이온 주입 방향의 수직 방향에 대하여 30˚ 의 각도만큼 기울어진 회전 가능한 타겟(target)상에 배치된다. 다음으로, 이온 밀링이 1.7x10-4Torr 하에서 10sccm 으로 아르곤 가스를 흘리고 600eV의 가속 전압을 인가함으로써 양극 산화 알루미늄막 상에서 수행된다. 그에 따라, 개구는 약 10 분 후에 양극 산화 알루미늄막(508)에 형성되므로, 내부 알루미늄이노출 될 수 있다. 접촉홀은 레지스트를 제거함으로써 양극 산화 알루미늄막에 형성된다.The anodized aluminum film 508 is formed by ion milling. In this process, the resist is removed and a new resist is formed having a specific pattern provided with openings corresponding only to the gate electrode portions. Next, the substrate is placed on a rotatable target inclined at an angle of 30 degrees with respect to the vertical direction of the ion implantation direction. Next, ion milling is performed on the anodized aluminum film by flowing argon gas at 10 sccm under 1.7 × 10 −4 Torr and applying an acceleration voltage of 600 eV. Accordingly, since the opening is formed in the anodized aluminum film 508 after about 10 minutes, the internal aluminum can be exposed. Contact holes are formed in the anodized aluminum oxide film by removing the resist.
픽셀 전극(518)은 170(산화 인듐 주석)를 이용하여 형성되고, 전극(515, 516 및 517)이 층간 절연막 및 양극 산화 알루미늄에 형성된 접촉홀을 통해 알루미늄 배선으로서 형성되어 전극을 게이트 전극, 소스 영역 및 드레인 영역과 접속시킨다. 그에 따라, 완전한 TFT 가 200 내지 400˚C 로 수소 어닐링한 후 얻어진다(제 5F 도).The pixel electrode 518 is formed using 170 (indium tin oxide), and the electrodes 515, 516, and 517 are formed as aluminum wiring through contact holes formed in the interlayer insulating film and anodized aluminum oxide to form the electrode as a gate electrode and a source. It is connected with the region and the drain region. Thus, a complete TFT is obtained after hydrogen annealing at 200 to 400 ° C. (FIG. 5F).
본 실시예에서, 층간 절연막의 접촉홀은 동일한 마스크 공정에 의해 양극 산화 알루미늄막에 형성된 크기와 동일한 크기로 형성된다. 그러나, 제 7A 도에 도시된 바와 같이, 서로 다른 마스크가 층간 절연막에 형성된 접촉홀의 직경보다 작은 직경으로 양극 산화 알루미늄막에 접촉홀을 형성하도록 사용될 수 있어, 보다 작은 직경의 접촉홀이 층간 절연막에 형성된 상기 접촉홀 내부에 형성될 수 있다.In this embodiment, the contact holes of the interlayer insulating film are formed in the same size as that formed in the anodized aluminum oxide film by the same mask process. However, as shown in FIG. 7A, different masks can be used to form contact holes in the anodized aluminum oxide film with a diameter smaller than the diameter of the contact holes formed in the interlayer insulating film, so that contact holes of smaller diameter are formed in the interlayer insulating film. It may be formed in the contact hole formed.
상술된 바와 같이, 의사-테이퍼형 접촉홀이 형성될 수 있다. 따라서, 접촉홀에 형성된 알루미늄 배선 전극(517)의 단선과 같은 결함이 방지될 수 있다. 따라서, 게이트 전극과의 양호한 접촉이 이루어질 수 있다.As described above, a pseudo-tapered contact hole may be formed. Therefore, a defect such as disconnection of the aluminum wiring electrode 517 formed in the contact hole can be prevented. Thus, good contact with the gate electrode can be made.
본 발명은 매우 손쉬운 공정으로 우수한 조절성을 갖는 접촉홀을 제공하는 것이다. 즉, 산화 규소막 또는 질화 규소막 아래에 형성되어 그 위에 양극 산화 알루미늄막을 갖는 알루미늄 전극으로부터 산화 규소막, 질화 규소막 및 양극 산화 알루미늄막을 에칭함으로써, 극히 용이하게 제어 가능한 방식으로 접촉홀이 형성된다. 또한, 본 발명의 공정은, 소스 및 드레인 영역에서는 층간 절연막 및 게이트절연막의 에칭을, 게이트 전극부에서는 층간 절연막 및 양극 산화 알루미늄막의 에칭을, 단일의 레지스트 형성 공정으로 수행한다. 본 발명의 공정은 오버에칭 등이 없이 거의 완전하게 접촉홀을 용이하게 형성한다.The present invention provides a contact hole having excellent controllability in a very easy process. That is, by etching the silicon oxide film, the silicon nitride film and the anodized aluminum film from an aluminum electrode formed under the silicon oxide film or silicon nitride film and having an anodized aluminum film thereon, contact holes are formed in an extremely easily controllable manner. . In the process of the present invention, etching of the interlayer insulating film and the gate insulating film in the source and drain regions, and etching of the interlayer insulating film and the anodized aluminum oxide film in the gate electrode portion are performed in a single resist formation process. The process of the present invention readily forms contact holes almost completely without overetching or the like.
본 발명은 액정 전자-광학 장치, 영상 센서, 집적 회로 등과 같이 미세 배선으로 이루어진 회로를 갖는 다양한 각종 응용에 유용하다.The present invention is useful in a variety of applications with circuits made of fine wiring, such as liquid crystal electro-optical devices, image sensors, integrated circuits, and the like.
제 1 도는 박막 트랜지스터(TFT)의 구조를 도시하는 구성도.1 is a block diagram showing the structure of a thin film transistor (TFT).
제 2 도는 ABHF 를 이용하는 경우에 양극 산화 알루미늄막의 에칭 특성을 도시한 도면.2 shows etching characteristics of an anodized aluminum film in the case of using ABHF.
제 3 도는 크롬 인산 용액을 이용하는 경우에 양극 산화 알루미늄막의 에칭 특성을 도시한 도면.3 shows etching characteristics of anodized aluminum film when chromium phosphate solution is used.
제 4 도는 본 발명의 일 실시예에 따라 제조되는 미세한 배선의 접속 상태를 도시한 도면.4 is a view showing a connection state of a fine wiring manufactured according to an embodiment of the present invention.
제 5A 도 내지 5F 도는 본 발명의 일 실시예에 따라 TFT를 형성하는 공정을 도시한 도면.5A-5F illustrate a process of forming a TFT in accordance with one embodiment of the present invention.
제 6A 도 내지 제 6E 도는 본 발명의 다른 실시예에 따라 TFT를 형성하는 공정을 도시한 도면.6A-6E illustrate a process of forming a TFT in accordance with another embodiment of the present invention.
제 7A 및 7B 도는 본 발명의 또 다른 실시예에 따라 TFT를 형성하는 공정을 도시한 도면.7A and 7B illustrate a process of forming a TFT in accordance with another embodiment of the present invention.
제 8A 및 8B 도는 종래의 에칭 공정을 도시한 도면.8A and 8B illustrate a conventional etching process.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
101:기판 102,105:전극101: substrate 102, 105: electrode
103:양극 산화 알루미늄막 104:층간 절연막103: anodized aluminum oxide film 104: interlayer insulating film
106:상부 표면106: upper surface
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Patent Citations (2)
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