JP3358308B2 - Method for manufacturing thin film transistor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に係り、特に液晶表示装置に使用するＬＤＤ型薄膜
トランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly to a method of manufacturing an LDD thin film transistor used for a liquid crystal display.

【０００２】液晶表示装置には単純マトリックス方式を
とるものとアクティブマトリックス方式をとるものがあ
り、用途により使い分けられているが、アクティブマト
リックス方式は薄膜トランジスタ（略称ＴＦＴ）をそれ
ぞれの画素に備えており、特定の画素を選択する時に、
そのＴＦＴをＯＮさせ、それ以外をＯＦＦにしておくこ
とから、走査線の数が多くてもクロストーク（Cross-ta
lk) を抑制することができ、高いコントラスト比を得ら
れることから大面積表示用として適している。There are two types of liquid crystal display devices, a simple matrix type and an active matrix type, which are used depending on the application. The active matrix type includes a thin film transistor (TFT) for each pixel. When selecting a specific pixel,
Since the TFT is turned on and the other TFTs are turned off, the crosstalk (Cross-ta
lk) can be suppressed and a high contrast ratio can be obtained, which is suitable for large-area display.

【０００３】[0003]

【従来の技術】アクティブマトリックス方式をとる液晶
表示装置に使用されるＴＦＴには非晶質（アモルファ
ス）のシリコン（ａ−Si) を使用するものとポリシリコ
ン(Poly-Si) を使用するものがあるが、Poly-Si(以下ポ
リSi) はａ−Siよりも易動度が大きなことから高速駆動
に有利である。本発明はポリ-Si を使用してなるＬＤＤ
（Lightly Doped Drain)型ＴＦＴに関するものである。2. Description of the Related Art TFTs used in a liquid crystal display device employing an active matrix system include those using amorphous silicon (a-Si) and those using polysilicon (Poly-Si). However, Poly-Si (hereinafter poly-Si) is advantageous for high-speed driving because of its higher mobility than a-Si. The present invention relates to an LDD using poly-Si.
(Lightly Doped Drain) type TFT.

【０００４】ＬＤＤ型ＴＦＴはゲート電極と基板との間
に電界を加える場合にドレイン電極との界面に電界集中
が生じて絶縁破壊が起こるのを防ぐために、ゲート絶縁
膜に接する界面に不純物濃度の低い層を介してソース電
極とドレイン電極が作られている。In an LDD type TFT, when an electric field is applied between a gate electrode and a substrate, an electric field concentration occurs at an interface with a drain electrode to prevent dielectric breakdown. Source and drain electrodes are made through the lower layers.

【０００５】図４はこの製造工程を示すもので、以下、
半導体層が過剰型（Ｎ型）の伝導をし、また、電極とし
て金属を用いる場合について従来の製造工程を説明す
る。なお、本発明に係る工程において、同一の材料につ
いては同一の番号をとるものとする。FIG. 4 shows this manufacturing process.
A description will be given of a conventional manufacturing process in a case where a semiconductor layer conducts excess (N-type) conduction and a metal is used as an electrode. In the process according to the present invention, the same material has the same number.

【０００６】すなわち、ガラスや石英など耐熱性の優れ
た透明基板１の上に化学気相成長法（ＣＶＤ）で代表さ
れる熱ＣＶＤ法で非晶質シリコン（ａ−Si) 膜を形成し
た後、不活性ガス雰囲気中で加熱してポリSi膜２とし、
次に、この上に絶縁膜３例えば二酸化硅素（SiＯ₂ ）膜
をＣＶＤ法で、また金属膜４例えばアルミニウム（Al)
膜をスパッタ法で順次層形成する。（以上図４Ａ） 次に、写真蝕刻技術（ホトリソグラフィ）を使用してゲ
ート電極５形成位置の金属膜４の上にレジストをパター
ン形成し、このレジストをマスクとしてドライエッチン
グを行い、ゲート電極５とゲート絶縁膜６をパターン形
成する。That is, after forming an amorphous silicon (a-Si) film on a transparent substrate 1 having excellent heat resistance such as glass or quartz by a thermal CVD method represented by a chemical vapor deposition method (CVD). Heating in an inert gas atmosphere to form a poly-Si film 2;
Next, an insulating film 3 such as a silicon dioxide (SiO ₂ ) film is formed thereon by CVD, and a metal film 4 such as aluminum (Al) is formed thereon.
Films are sequentially formed by sputtering. (FIG. 4A) Next, a resist is pattern-formed on the metal film 4 at the position where the gate electrode 5 is to be formed by using a photolithography technique (photolithography), and dry etching is performed using the resist as a mask. And a gate insulating film 6 are formed by patterning.

【０００７】次に、レジストを除いた後、ゲート電極５
をマスクトして燐（Ｐ）イオンを１×10¹⁴cm^-2程度の濃
度にイオン注入７を行い、露出しているポリSi膜２をｎ
^- 層８とする。（以上同図Ｂ） 次に、ＣＶＤ法によりSiO₂などの酸化膜10を形成した後
（以上同図Ｃ）、これに反応性イオンエッチング（ＲＩ
Ｅ）など方向性を有するドライエッチングをゲート電極
５が現れるまで行なうことによりゲート電極５とゲート
絶縁膜６の両脇に酸化膜10を残存させる。（以上同図
Ｄ） 次に、ゲート電極５と酸化膜10をマスクとしてＰを５×
10¹⁵cm^-2程度の濃度でイオン注入11を行なうことにより
酸化膜10の下にあるｎ^- 層８を除いてポリSi膜２をｎ⁺
層12に変えることができ、（以上同図Ｅ）以下、この上
にＣＶＤ法により窒化シリコン（SiＮ_X ) よりなる層間
絶縁膜を被覆し、コンタクトホールを形成した後、Alを
スパッタしてソース電極とドレイン電極を形成する従来
のＴＦＴ製造工程によりＬＤＤ型ＴＦＴが形成されてい
た。Next, after removing the resist, the gate electrode 5 is removed.
Is ion-implanted 7 to a concentration of about 1 × 10 ¹⁴ cm ^{−2 of} phosphorus (P) ions, and the exposed poly-Si film 2 is
^- a layer 8. Next, after an oxide film 10 such as SiO ₂ is formed by the CVD method (C in the same figure), reactive ion etching (RI) is performed.
E) The directional dry etching is performed until the gate electrode 5 appears, thereby leaving the oxide film 10 on both sides of the gate electrode 5 and the gate insulating film 6. Next, P is set to 5 × using the gate electrode 5 and the oxide film 10 as a mask.
By performing ion implantation 11 at a concentration of about 10 ¹⁵ cm ^−2, the poly-Si film 2 is changed to n ⁺ except for the n ⁻ layer 8 under the oxide film 10.
It can be changed to the layer 12 (FIG. E). After that, an interlayer insulating film made of silicon nitride (SiN _x ) is coated thereon by the CVD method, and a contact hole is formed. An LDD type TFT has been formed by a conventional TFT manufacturing process for forming an electrode and a drain electrode.

【０００８】[0008]

【発明が解決しようとする課題】このように従来のＬＤ
Ｄ型ＴＦＴの製造工程は、イオン注入工程が２回とゲー
ト電極の両脇に酸化膜よりなるマスクを形成する工程と
が従来の単純なドレイン構造をもつＴＦＴよりも多い以
外に、透明基板上にマトリックス状に数多くパターン形
成してあるゲート電極の両側に、酸化膜よりなるマスク
の幅（サイドウオールの幅）を一定に揃えて形成するこ
とは困難であり、そのためにＴＦＴの特性がばらつくと
云う問題がある。そこで、これに代わる製造工程の実用
化が必要であった。As described above, the conventional LD
In the manufacturing process of the D-type TFT, the ion implantation process is performed twice and the process of forming a mask made of an oxide film on both sides of the gate electrode is performed more frequently than the conventional TFT having a simple drain structure. It is difficult to form a uniform mask width (sidewall width) made of an oxide film on both sides of a gate electrode, which has a large number of patterns formed in a matrix, and if the characteristics of the TFT vary, There is a problem. Therefore, it was necessary to commercialize an alternative manufacturing process.

【０００９】[0009]

【課題を解決するための手段】上記の課題は透明基板上
に水素を導入したポリシリコン層と絶縁膜と金属膜とを
順次に成し、該金属膜と絶縁膜を同一幅にドライエッチ
ングした後、金属膜を化学的に部分溶解して、該金属膜
からなるゲート電極のゲート長が、該絶縁膜よりなる該
ゲート絶縁膜の幅よりも狭く、且つ、該ゲート電極の両
側に段差を有するようにパターン形成し、次いで、該ゲ
ート電極とゲート絶縁膜をマスクとして前記ポリシリコ
ン層にイオン注入を行ってソースおよびドレイン領域を
形成することを特徴としてＬＤＤ型ＴＦＴの製造方法を
構成することにより解決することができる。The object of the present invention is to form a polysilicon layer into which hydrogen has been introduced, an insulating film and a metal film on a transparent substrate in that order, and dry-etch the metal film and the insulating film to the same width.
After the metal film is chemically dissolved, the metal film is partially dissolved.
The gate length of the gate electrode made of the insulating film
The width is smaller than the width of the gate insulating film, and
Pattern so as to have a step on the side.
Using the gate electrode and gate insulating film as a mask
Ion implantation to the source and drain regions
This problem can be solved by forming a method of manufacturing an LDD TFT by forming the feature.

【００１０】[0010]

【作用】本発明の特徴は、ゲート電極のゲート長をゲー
ト絶縁膜の幅よりも少なく形成することによりゲート電
極とゲート絶縁膜の両側に酸化膜よりなるサイドウオー
ルを形成する工程を無くしたことである。 [Action] feature of the present invention, without a step of forming a side wall made of oxide film on both sides of the gate electrode and the gate insulating film by reducing than the width of the gate insulating film of the gate length of the Gate electrode It was done .

【００１１】[0011]

【００１２】ＬＤＤ型を実現するために、従来はゲート
電極とゲート絶縁膜の両側に酸化膜よりなるサイドウオ
ールを形成していたが、本発明に係る方法はゲート電極
をゲート絶縁膜から少なくとも数μm 程度内側になるよ
うにすることによりサイドウオールの形成を無くするも
ので、その方法として、１．ゲート電極のみを化学的に
溶解させる。２．写真蝕刻技術を用いてゲート絶縁膜を
ゲート電極よりも幅広く形成する。の二つの方法をと
る。[0012] To realize the L DD type, but conventionally, to form a side wall made of both sides oxide film of the gate electrode and the gate insulating film, the method according to the present invention, at least the gate electrode from the gate insulating film It is intended to eliminate the formation of sidewalls by making the inner side about several μm. Only the gate electrode is chemically dissolved. 2. A gate insulating film is formed wider than the gate electrode by using a photolithography technique. There are two methods.

【００１３】こゝで、１．については薬品の選択が必要
であり、ゲート絶縁膜を溶かさないことが必要である。 Here, 1. As for (2), it is necessary to select a chemical, and it is necessary not to dissolve the gate insulating film .

【００１４】本発明はこのような手段をとることにより
従来に較べて工程を短縮するものであるが、１のよう
に、ゲート電極のみを化学的に溶解させる方法をとる場
合は、信頼性向上のためにゲート膜をAlとクローム(Cr)
或いはAlとモリブデン(Mo)のように密着性向上金属との
複合膜にすると有利なことが判った。According to the present invention, the steps are shortened as compared with the prior art by taking such means. However, when a method of chemically dissolving only the gate electrode is adopted as shown in 1 , the reliability is improved. Al and chrome (Cr) for gate film
Alternatively, it has been found that it is advantageous to form a composite film of Al and a metal having improved adhesion, such as molybdenum (Mo).

【００１５】すなわち、Ｈを導入したポリSi層の上に絶
縁膜として二酸化硅素（SiO₂）膜を、また、金属膜とし
てAl膜を形成した後、ドライエッチングを行なって等し
い幅と長さをもつゲート電極とゲート絶縁膜を作り、希
弗酸（ＨＦ）水溶液を用いてAl膜を選択的に溶解させて
ゲート長を縮小する場合、ゲート電極と絶縁膜との段差
部の幅（オフセット長）を大きくするほど、トランジス
タのOFF 電流が減少して特性は改良されることから、な
るべくオフセット長を大きくとることが望ましいが、浸
漬時間を長くするに従ってAl膜とSiO₂膜との界面の溶解
が進み、Alよりなるゲート膜が剥離する危険性が増すと
云う問題がある。That is, after forming a silicon dioxide (SiO ₂ ) film as an insulating film and an Al film as a metal film on the poly-Si layer into which H is introduced, dry etching is performed to make the same width and length equal. In order to reduce the gate length by making a gate electrode and a gate insulating film and selectively dissolving the Al film using a dilute hydrofluoric acid (HF) aqueous solution, the width of the step between the gate electrode and the insulating film (offset length) The larger the value of), the smaller the OFF current of the transistor and the better the characteristics. Therefore, it is desirable to increase the offset length as much as possible. However, as the immersion time increases, the dissolution of the interface between the Al film and the SiO ₂ film And the risk that the gate film made of Al peels off increases.

【００１６】図５はゲート長が５μm で厚さが1000Åの
Alよりなるゲート電極を２：100 に希釈したＨＦ水溶液
を用いて常温で浸漬した場合の処理時間に対するオフセ
ット長の関係を示すもので、処理時間に比例してオフセ
ット長は直線的に増加するものゝ、信頼性確保の点か
ら、オフセット長は同図より明らかなように今までは50
秒浸漬で約0.25μm が限界であった。FIG. 5 shows that the gate length is 5 μm and the thickness is 1000 mm.
This graph shows the relationship between the processing time and the offset length when the gate electrode made of Al is immersed in a 2: 100 diluted HF aqueous solution at room temperature. The offset length linearly increases in proportion to the processing time.オ フ セ ッ ト From the point of ensuring reliability, the offset length has been 50
The limit was about 0.25 µm in second immersion.

【００１７】然し、この理由はAl膜と接するSiO₂膜が溶
解してAl膜を剥離することにあることから、SiO ₂ 膜の上
にAl膜との密着性を向上するCr膜かMo膜を介在させて、
ゲート電極をAl・CrまたはAl・Moの積層膜で形成すれ
ば、剥離の問題がなくなり、また、オフセット長を充分
にとることができ、特性の優れたＬＤＤ型ＴＦＴを作る
ことができる。However, the reason is that the SiO ₂ film in contact with the Al film is dissolved and the Al film is peeled off. Therefore, a Cr film or a Mo film on the SiO ₂ film to improve the adhesion with the Al film. Intervening,
If the gate electrode is formed of a laminated film of Al.Cr or Al.Mo, the problem of peeling can be eliminated, the offset length can be sufficiently set, and an LDD TFT having excellent characteristics can be manufactured.

【００１８】図６は本発明に係るＬＤＤ型ＴＦＴのゲー
ト電圧（Ｖ_g ）に対するドレイン電流（Ｉ_d ）の一般的
な関係を示すもので、従来のＴＦＴ22の特性に較べて本
発明を適用した単層のゲート電極よりなるＴＦＴ23の特
性は格段に向上しており、更に、複合膜のゲート電極よ
りなるＴＦＴ24は特性が優れている。FIG. 6 shows the general relationship between the gate voltage (V _g ) and the drain current (I _d ) of the LDD type TFT according to the present invention, and the present invention is applied as compared with the characteristics of the conventional TFT 22. The characteristics of the TFT 23 composed of a single-layer gate electrode are remarkably improved, and the characteristics of the TFT 24 composed of a gate electrode of a composite film are excellent.

【００１９】[0019]

【実施例】実施例１：（図１対応） 透明基板１として硼硅酸ガラス基板を用い、この上に熱
ＣＶＤ法により500 ℃でａ-Si 層を1000Åの厚さに膜形
成した後、不活性ガス雰囲気中で550 ℃で50時間アニー
ルしてポリSi層２とし、次に、基板温度を300 ℃とし水
素プラズマ雰囲気中に１時間おいて水素化した。（以上
図１Ａ） 次に、ＥＣＲ（Electron Cyclotron Resonance)-ＣＶＤ
法を用い、基板温度を200 ℃とし、600 Ｗの電力を加え
てＣＶＤを行い、絶縁膜３としてSiＯ₂ を1000Åの厚さ
に形成した後、スパッタ法を使用し、この上に金属膜４
としてAlを3000Åの厚さに成膜し、次に、写真蝕刻技術
を用いてレジスト14をゲート電極形成位置にパターン形
成した。( 以上同図Ｂ） 次に、塩化硼素（ＢCl₃）と塩素ガス(Cl₂）の混合ガス
を反応ガスとし、レジスト14をマスクとしてドライエッ
チングを行い、Alよりなるゲート電極５を形成した後、
充分に洗浄した。（以上同図Ｃ） 次に、レジスト14を剥離した後、三弗化メタン（ＣＨＦ
₃ ）を反応ガスとし、Alよりなるゲート電極５をマスク
としてSiO₂よりなる絶縁膜をドライエッチングしてゲー
ト絶縁膜６を形成した。（以上同図Ｄ） 次に、２：100 に希釈した弗酸（ＨＦ）水溶液に浸漬し
てゲート電極５のみを部分的に溶解させた後、良く洗浄
して段差を備えた凸状構造とした。（以上同図Ｅ） 次に、イオンシャワー装置を使用し、ゲート電極５とゲ
ート絶縁膜６をマスクとしてポリSi層２にヘリウム（H
e) 希釈のフォスフィン（ＰＨ₃）を材料とし、30ＫeVの
加速電圧，１×10¹⁶ｃｍ^-2のドーズ量でイオンシャワー
15を行なってｎ+層16を形成した。（以上同図Ｆ） 次に、この上にＣＶＤ法により窒化シリコン（SiＮ_X）
よりなる層間絶縁膜18を被覆し、コンタクトホールを形
成した後、Alをスパッタしてソース電極19とドレイン電
極20を形成する従来のＴＦＴ製造工程により、ＬＤＤ型
ＴＦＴを形成した。（以上同図Ｇ） 実施例２：（図２対応） 透明基板１として石英基板を用い、この上にプラズマＣ
ＶＤ法により480 ℃でａ-Si 層を1500Åの厚さに膜形成
した後、不活性ガス雰囲気中で550 ℃で50時間アニール
してポリSi層２とし、次に、基板温度を300 ℃とし水素
プラズマ雰囲気中に１時間おいて水素化した。EXAMPLE 1 ( corresponding to FIG. 1) A borosilicate glass substrate was used as a transparent substrate 1 and an a-Si layer was formed thereon at 500 ° C. to a thickness of 1000 ° by thermal CVD. Annealing was performed at 550 ° C. for 50 hours in an inert gas atmosphere to form a poly-Si layer 2. Then, the substrate was heated to 300 ° C. for 1 hour in a hydrogen plasma atmosphere for hydrogenation. Next, ECR (Electron Cyclotron Resonance) -CVD
The substrate temperature is set to 200 ° C., CVD is performed by applying an electric power of 600 W, and SiO ₂ is formed as the insulating film 3 to a thickness of 1000 °, and then the metal film 4 is formed thereon by using the sputtering method.
Then, a film of Al was formed to a thickness of 3000 mm, and then a resist 14 was patterned at a gate electrode forming position by using a photolithography technique. Next, dry etching is performed using a mixed gas of boron chloride (BCl ₃ ) and chlorine gas (Cl ₂ ) as a reaction gas and the resist 14 as a mask to form the gate electrode 5 made of Al. ,
Washed thoroughly. Next, after the resist 14 is peeled off, methane trifluoride (CHF) is removed.
_{Using 3} ) as a reaction gas, the insulating film made of SiO ₂ was dry-etched using the gate electrode 5 made of Al as a mask to form a gate insulating film 6. Next, only the gate electrode 5 is partially dissolved by immersing it in a 2: 100 diluted aqueous solution of hydrofluoric acid (HF), and then thoroughly washed to form a convex structure having a step. did. Next, using a gate electrode 5 and a gate insulating film 6 as a mask, helium (H) is applied to the poly-Si layer 2 using an ion shower device.
e) Using diluted phosphine (PH ₃ ) as the material, ion shower at an acceleration voltage of 30 KeV and a dose of 1 × 10 ¹⁶ cm ^-2
15 to form an n + layer 16. Next, silicon nitride (SiN _x ) is formed thereon by CVD.
An LDD TFT was formed by a conventional TFT manufacturing process in which a source hole 19 and a drain electrode 20 were formed by covering Al with an interlayer insulating film 18 and forming a contact hole. Example 2 ( corresponding to FIG. 2) A quartz substrate was used as the transparent substrate 1, and a plasma C
After forming an a-Si layer to a thickness of 1500 ° at 480 ° C. by the VD method, annealing is performed at 550 ° C. for 50 hours in an inert gas atmosphere to form a poly-Si layer 2, and then the substrate temperature is set to 300 ° C. Hydrogenation was performed for 1 hour in a hydrogen plasma atmosphere.

【００２０】次に、ＥＣＲ−ＣＶＤ法を用い、基板温度
を200 ℃とし、600 Ｗの電力を加えてＣＶＤを行い、絶
縁膜３としてSiＯ₂ を1500Åの厚さに形成した後、スパ
ッタ法を使用し、この上に金属膜４としてAlを5000Åの
厚さに成膜し、次に、写真蝕刻技術を用いてレジスト14
をゲート電極形成位置にパターン形成した。( 以上図２
Ａ） 次に、ＢCl₃ と塩素ガス Cl₂の混合ガスを反応ガスと
し、レジスト14をマスクとしてドライエッチングを行
い、Alよりなるゲート電極５を形成し、次に、ＣＨＦ₃
を反応ガスとし、SiＯ₂ よりなる絶縁膜をドライエッチ
ングしてゲート絶縁膜６を形成し、よく洗浄した。（以
上同図Ｂ） 次に、２：100 に希釈したＨＦ水溶液に浸漬してゲート
電極５のみを部分的に溶解させた後、レジスト14を剥離
し良く洗浄して段差を備えた凸状構造とした。（以上同
図Ｃ） 次に、イオンシャワー装置を使用し、ゲート電極５とゲ
ート絶縁膜６をマスクとしてポリSi層２にHe希釈のＰＨ
₃ を材料とし、20ＫeVの加速電圧，５×10¹⁵ｃｍ^-2のド
ーズ量でイオンシャワー15を行なってｎ+ 層16を形成し
た。（以上同図Ｄ） 次に、この上に実施例１と同様にしてSiＮ_X よりなる層
間絶縁膜を被覆し、コンタクトホールを形成した後、Al
をスパッタしてソース電極とドレイン電極を形成する従
来のＴＦＴ製造工程により、ＬＤＤ型ＴＦＴを形成し
た。実施例３：（図３対応） 透明基板１として石英基板を用い、この上にプラズマＣ
ＶＤ法により500 ℃でａ-Si 層を800 Åの厚さに膜形成
した後、水素（Ｈ2）雰囲気中で500 ℃で80時間アニー
ルしてポリSi層２とし、次に、基板温度を300 ℃とし水
素プラズマ雰囲気中に１時間おいて水素化した。次に、
ＥＣＲ−ＣＶＤ法を用い、基板温度を200 ℃とし、600
Ｗの電力を加えしＣＶＤを行い、絶縁膜３としてSiＯ₂
を1000Åの厚さに形成した後、スパッタ法を使用し、こ
の上に金属膜４としてAlを2500Åの厚さに成膜し、次
に、写真蝕刻技術を用いてレジスト14をゲート電極形成
位置にパターン形成した。( 以上図３Ａ） 次に、ＢCl₃ と塩素ガス Cl₂の混合ガスを反応ガスと
し、レジスト14をマスクとしてドライエッチングを行
い、Alよりなるゲート電極５を形成した後、レジスト14
を剥離し、よく洗浄した。（以上同図Ｂ） 次に、再びレジストをｎ- 領域を含んだゲートサイズに
パターンニングしてレジスト被覆17を行なった。( 以上
同図Ｃ） 次に、ＣＨＦ₃ を反応ガスとし、SiＯ₂ よりなる絶縁膜
をドライエッチングしてゲート絶縁膜６を形成し、レジ
スト14を剥離し良く洗浄して段差を備えた凸状構造とし
た。（以上同図Ｄ） 次に、イオンシャワー装置を使用し、ゲート電極５とゲ
ート絶縁膜６をマスクとしてポリSi層２にHe希釈のＰＨ
₃ を材料とし、20ＫeVの加速電圧，５×10¹⁵ｃｍ^-2のド
ーズ量でイオンシャワー15を行なってｎ+ 層16を形成し
た。（以上同図Ｅ） 実施例４：（図７対応） 透明基板１として硼硅酸ガラス基板を用い、この上に熱
ＣＶＤ法により500 ℃でａ-Si 層を1000Åの厚さに膜形
成した後、不活性ガス雰囲気中で550 ℃で50時間アニー
ルしてポリSi層２とし、次に、基板温度を300 ℃とし水
素プラズマ雰囲気中に１時間おいて水素化した。Next, using the ECR-CVD method, the substrate temperature is set to 200 ° C., the power is applied to 600 W, CVD is performed, and SiO ₂ is formed as the insulating film 3 to a thickness of 1500 °. A metal film 4 was formed on this to form a film of Al to a thickness of 5000 °, and then a resist 14 was formed by photolithography.
Was formed at the gate electrode forming position. (Figure 2 above
A) Next, a mixed gas of BCl ₃ and chlorine gas Cl ₂ and the reaction gas, dry etching is performed using the resist 14 as a mask to form a gate electrode 5 made of Al, then, CHF ₃
Was used as a reaction gas, and the insulating film made of SiO ₂ was dry-etched to form a gate insulating film 6 and washed well. Next, after immersing in a 2: 100 diluted HF aqueous solution to partially dissolve only the gate electrode 5, the resist 14 is peeled off and washed well to form a convex structure having a step. And Next, using an ion shower device, the He-diluted PH is added to the poly-Si layer 2 using the gate electrode 5 and the gate insulating film 6 as a mask.
₃ was used as a material, an ion shower 15 was performed at an acceleration voltage of 20 KeV and a dose of 5 × 10 ¹⁵ cm ⁻² to form an n + layer 16. Next, an interlayer insulating film made of SiN _x is coated thereon in the same manner as in Example 1 to form a contact hole.
Was sputtered to form a source electrode and a drain electrode, thereby forming an LDD TFT. Example 3 ( corresponding to FIG. 3) A quartz substrate was used as the transparent substrate 1, and a plasma C
After forming an a-Si layer to a thickness of 800 ° at 500 ° C. by a VD method, annealing is performed at 500 ° C. for 80 hours in a hydrogen (H 2) atmosphere to form a poly-Si layer 2. ° C and hydrogenated in a hydrogen plasma atmosphere for 1 hour. next,
The substrate temperature was set to 200 ° C.
CVD is performed by applying power of W, and SiO _{2 is used} as the insulating film 3.
Is formed to a thickness of 1000 mm, Al is formed thereon as a metal film 4 to a thickness of 2500 mm by sputtering, and then a resist 14 is formed by photolithography on the gate electrode formation position. Was formed. (FIG. 3A) Next, dry etching is performed using a mixed gas of BCl ₃ and chlorine gas Cl ₂ as a reaction gas and the resist 14 as a mask to form the gate electrode 5 made of Al.
Was peeled off and washed well. Next, the resist was patterned again to the gate size including the n − region, and the resist coating 17 was performed. Next, using CHF ₃ as a reaction gas, the insulating film made of SiO ₂ is dry-etched to form a gate insulating film 6, the resist 14 is peeled off and washed well to form a convex with a step. Structured. Next, using a gate electrode 5 and a gate insulating film 6 as a mask, the He-diluted PH is added to the poly-Si layer 2 using an ion shower device.
₃ was used as a material, an ion shower 15 was performed at an acceleration voltage of 20 KeV and a dose of 5 × 10 ¹⁵ cm ⁻² to form an n + layer 16. Example 4 ( corresponding to FIG. 7) A borosilicate glass substrate was used as the transparent substrate 1, and an a-Si layer was formed thereon at 500 ° C. to a thickness of 1000 ° by thermal CVD. Thereafter, the resultant was annealed at 550 ° C. for 50 hours in an inert gas atmosphere to form a poly-Si layer 2 and then hydrogenated at a substrate temperature of 300 ° C. for 1 hour in a hydrogen plasma atmosphere.

【００２１】次に、ＥＣＲ−ＣＶＤ法を用い、基板温度
を200 ℃とし、600 Ｗの電力を加えてＣＶＤを行い、絶
縁膜３としてSiＯ₂ を1000Åの厚さに形成した後、スパ
ッタ法を使用し、この上にCr膜26を500 Åの厚さに、ま
た、Al膜27を3000Åの厚さに順次成膜した。（以上図７
Ａ） 次に、この上に写真蝕刻技術を用いてレジスト14をゲー
ト電極形成位置にパターン形成した後、塩化硼素（ＢCl
₃）と塩素ガス(Cl₂）の混合ガスを反応ガスとし、レジ
スト14をマスクとしてAl膜27のドライエッチングを行っ
てゲート電極５を形成した後、よく水洗洗浄した。（以
上同図Ｂ） 次に、レジスト14を剥離し、ゲート電極５をマスクとし
てCl₂とＯ₂の混合ガスを反応ガスとしてCr膜26をドライ
エッチングし、充分に洗浄した。（以上同図Ｃ） 次に、Alよりなるゲート電極５とCr膜26の複合膜をマス
クとし、三弗化メタン（ＣＨＦ₃）を反応ガスとし、Si
Ｏ₂ よりなる絶縁膜３をドライエッチングしてゲート絶
縁膜６を形成した。（以上同図Ｄ） 次に、２：100 に希釈した弗酸（ＨＦ）水溶液に浸漬し
てゲート電極５のみを部分的に溶解させた後、良く洗浄
して段差を備えた凸状構造とした。（以上同図Ｅ） 次に、イオンシャワー装置を使用し、ゲート電極５とゲ
ート絶縁膜６をマスクとしてポリSi層２にヘリウム（H
e) 希釈のフォスフィン（ＰＨ₃）を材料とし、30ＫeVの
加速電圧，１×10¹⁶ｃｍ^-2のドーズ量でイオンシャワー
15を行なってｎ+層16を形成した。（以上同図Ｆ） 実施例５：（図８対応） 透明基板１として硼硅酸ガラス基板を用い、この上にプ
ラズマＣＶＤ法により500 ℃でａ-Si 層を1000Åの厚さ
に膜形成した後、不活性ガス雰囲気中で550 ℃で50時間
アニールしてポリSi層２とし、次に、基板温度を300 ℃
とし水素プラズマ雰囲気中に30分おいて水素化した。Next, using the ECR-CVD method, the substrate temperature is set to 200 ° C., the power is applied to 600 W, the CVD is performed, and SiO ₂ is formed as the insulating film 3 to a thickness of 1000 °. A Cr film 26 having a thickness of 500 mm and an Al film 27 having a thickness of 3000 mm were sequentially formed thereon. (Figure 7 above)
A) Next, after a resist 14 is patterned on the gate electrode forming position by using a photolithography technique, boron chloride (BCl
_Using a mixed gas of ₃ ) and chlorine gas (Cl ₂ ) as a reaction gas, the Al film 27 was dry-etched using the resist 14 as a mask to form the gate electrode 5, and then washed well with water. Next, the resist 14 was peeled off, and the Cr film 26 was dry-etched by using the gate electrode 5 as a mask and a mixed gas of Cl ₂ and O ₂ as a reaction gas, and sufficiently washed. Next, a composite film of the gate electrode 5 made of Al and the Cr film 26 is used as a mask, methane trifluoride (CHF ₃ ) is used as a reaction gas, and Si
The insulating film 3 made of O ₂ was dry-etched to form a gate insulating film 6. Next, only the gate electrode 5 is partially dissolved by immersing it in a 2: 100 diluted aqueous solution of hydrofluoric acid (HF), and then thoroughly washed to form a convex structure having a step. did. Next, using a gate electrode 5 and a gate insulating film 6 as a mask, helium (H) is applied to the poly-Si layer 2 using an ion shower device.
e) Using diluted phosphine (PH ₃ ) as the material, ion shower at an acceleration voltage of 30 KeV and a dose of 1 × 10 ¹⁶ cm ^-2
15 to form an n + layer 16. Example 5: ( corresponding to FIG. 8) A borosilicate glass substrate was used as the transparent substrate 1, and an a-Si layer was formed thereon at 500 ° C. to a thickness of 1000 ° by plasma CVD. Thereafter, annealing is performed at 550 ° C. for 50 hours in an inert gas atmosphere to form a poly-Si layer 2. Then, the substrate temperature is set to 300 ° C.
After 30 minutes in a hydrogen plasma atmosphere, hydrogenation was performed.

【００２２】次に、ＥＣＲ−ＣＶＤ法を用い、基板温度
を200 ℃とし、600 Ｗの電力を加えてＣＶＤを行い、絶
縁膜３としてSiＯ₂ を1000Åの厚さに形成した後、スパ
ッタ法を使用し、この上にCr膜26を500 Åの厚さに、ま
た、Al膜27を3000Åの厚さに順次成膜し、次に、この上
に写真蝕刻技術を用いてレジスト14をゲート電極形成位
置にパターン形成した。（以上図８Ａ） Alをドライエンチングした後、次に、Cl₂ とＯ₂ の混合
ガスを反応ガスとしてCr膜26をドライエッチングし、次
に、Alよりなるゲート電極５とCr膜26の複合膜をマスク
とし、ＣＨＦ₃ を反応ガスとし、SiＯ₂ よりなる絶縁膜
３をドライエッチングしてゲート絶縁膜６を形成した。
（以上同図Ｂ） 次に、２：100 に希釈した弗酸（ＨＦ）水溶液に浸漬し
てゲート電極５を部分的に溶解させた後、レジストを除
き、このゲート電極５をマスクとしてCr膜26のエッチン
グを行った。( 以上同図Ｃ） 次に、イオンシャワー装置を使用し、ゲート電極５とゲ
ート絶縁膜６をマスクとしてポリSi層２にHe希釈のＰＨ
₃ を材料とし、20ＫeVの加速電圧，５×10¹⁵cm ^-2のドー
ズ量でイオンシャワー15を行なってｎ⁺ 層16を形成し
た。（以上同図Ｄ）Next, the substrate temperature is determined by using the ECR-CVD method.
Temperature to 200 ° C and 600 W of electric power to perform CVD.
SiO as edge film 3_TwoAfter forming a 1000 mm thick
Using a sputtering method, a Cr film 26 is deposited on this to a thickness of 500
In addition, an Al film 27 was sequentially formed to a thickness of 3000 mm, and
Resist 14 using photolithography technology
Was patterned. (FIG. 8A) After dry etching of Al,_Two And O_TwoMixing
Dry etching of the Cr film 26 using the gas as a reaction gas,
Then, the composite film of the gate electrode 5 made of Al and the Cr film 26 is masked.
And CHF_ThreeIs used as a reaction gas, and SiO_TwoInsulating film consisting of
3 was dry-etched to form a gate insulating film 6.
Next, immerse in a 2: 100 diluted aqueous solution of hydrofluoric acid (HF).
After the gate electrode 5 is partially dissolved by heating, the resist is removed.
Using the gate electrode 5 as a mask to etch the Cr film 26
Performed. (C above in the same figure) Next, the gate electrode 5 and gate
He-diluted PH is added to the poly-Si layer 2 using the gate insulating film 6 as a mask.
_Three20 KeV accelerating voltage, 5 × 10^Fifteencm ^-2Do
Ion shower 15 with the⁺Form layer 16
Was. (D above)

【００２３】[0023]

【発明の効果】本発明の実施により、ＬＤＤ型ＴＦＴの
製造工程を短縮することができ、また、イオンドーピン
グを使用することにより電気的特性の優れたＴＦＴを実
用化することができる。According to the present invention, the manufacturing process of an LDD type TFT can be shortened, and a TFT having excellent electrical characteristics can be put into practical use by using ion doping.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明に係るＬＤＤ型ＴＦＴの製造工程を示
す断面図（その１）である。FIG. 1 is a cross-sectional view (part 1) illustrating a process for manufacturing an LDD TFT according to the present invention.

【図２】 本発明に係るＬＤＤ型ＴＦＴの製造工程を示
す断面図（その２）である。FIG. 2 is a cross-sectional view (part 2) illustrating a process for manufacturing an LDD TFT according to the present invention.

【図３】 本発明に係るＬＤＤ型ＴＦＴの製造工程を示
す断面図（その３）である。FIG. 3 is a sectional view (No. 3) showing a step for manufacturing an LDD TFT according to the present invention.

【図４】 従来のＬＤＤ型ＴＦＴの製造工程を示す断面
図である。FIG. 4 is a cross-sectional view showing a manufacturing process of a conventional LDD type TFT.

【図５】 ＨＦ液処理時間とオフセット長との関係図で
ある。FIG. 5 is a relationship diagram between an HF solution processing time and an offset length.

【図６】 本発明に係るＴＦＴの従来品との特性比較図
である。FIG. 6 is a characteristic comparison diagram of a TFT according to the present invention with a conventional TFT.

【図７】 本発明に係るＬＤＤ型ＴＦＴの製造工程を示
す断面図（その４）である。FIG. 7 is a sectional view (No. 4) showing a step for manufacturing an LDD TFT according to the present invention.

【図８】 本発明に係るＬＤＤ型ＴＦＴの製造工程を示
す断面図（その５）である。FIG. 8 is a sectional view (No. 5) showing a step of manufacturing an LDD TFT according to the present invention.

【符号の説明】[Explanation of symbols]

１ 透明基板 ２ ポリシリコン層（ポリSi層） ３ 絶縁膜 ４ 金属膜 ５ ゲート電極 ６ ゲート絶縁膜 ８ ｎ^- 層 12，16 ｎ⁺ 層 14 レジスト 15 イオンシャワー 17 レジスト被覆 26 Cr膜 27 Al膜REFERENCE SIGNS LIST 1 transparent substrate 2 polysilicon layer (poly Si layer) 3 insulating film 4 metal film 5 gate electrode 6 gate insulating film 8 n ^- layer 12, 16 n ⁺ layer 14 resist 15 ion shower 17 resist coating 26 Cr film 27 Al film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 筧 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松本 紀久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 植松 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平６−13406（ＪＰ，Ａ) 特開 平５−275450（ＪＰ，Ａ) 特開 昭63−42175（ＪＰ，Ａ) 特開 昭59−204275（ＪＰ，Ａ) 特開 平６−13611（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336 H01L 21/265 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Tatsuya Kakehi 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Norihisa Matsumoto 1015 Kamidadanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Fujitsu Limited ( 72) Inventor Tatsuya Uematsu 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP-A-6-13406 (JP, A) JP-A-5-275450 (JP, A) JP-A Sho 63-42175 (JP, A) JP-A-59-204275 (JP, A) JP-A-6-13611 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 29/78 H01L 29/786 H01L 21/336 H01L 21/265

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 透明基板上に水素を導入したポリシリコ
ン層と絶縁膜と金属膜とを順次に形成し、 該金属膜と絶縁膜を同一幅にドライエッチングした後、
金属膜を化学的に部分溶解して、該金属膜からなるゲー
ト電極のゲート長が、該絶縁膜よりなる該ゲート絶縁膜
の幅よりも狭く、且つ、該ゲート電極の両側に段差を有
するようにパターン形成し、 次いで、該ゲート電極とゲート絶縁膜をマスクとして前
記ポリシリコン層にイオン注入を行ってソースおよびド
レイン領域を形成することを特徴とする薄膜トランジス
タの製造方法。1. A method according to claim 1, wherein a polysilicon layer into which hydrogen is introduced, an insulating film, and a metal film are sequentially formed on a transparent substrate , and the metal film and the insulating film are dry-etched to the same width.
The metal film is chemically partially dissolved to form a gate made of the metal film.
The gate length of the gate electrode is equal to the gate insulating film made of the insulating film.
And a step on both sides of the gate electrode.
And forming a source and a drain region by ion-implanting the polysilicon layer using the gate electrode and the gate insulating film as a mask. 【請求項２】 透明基板上に水素を導入したポリシリコ
ン層と絶縁膜と金属膜とを順次に形成し、 次いで、金属膜上にレジストパターンを形成し、該レジ
ストをマスクとして該金属膜をドライエッチングしてゲ
ート電極を形成した後、該ゲート電極の上に該ゲート電
極よりも幅広いレジストパターンを形成し、該レジスト
をマスクとして該絶縁膜をドライエッチングし、該ゲー
ト電極のゲート長が、該絶縁膜よりなる該ゲート絶縁膜
の幅よりも狭く、且つ、該ゲート電極の両側に段差を有
するようにパターン形成し、 該ゲート電極とゲート絶縁膜をマスクとして該ポリシリ
コン層にイオン注入を行ってソースおよびドレイン領域
を形成する ことを特徴とする 薄膜トランジスタの製造方
法。2. A polysilicon having hydrogen introduced on a transparent substrate.
Pattern, an insulating film, and a metal film are sequentially formed, and then a resist pattern is formed on the metal film.
The metal film is dry-etched using
After forming the gate electrode, the gate electrode is placed on the gate electrode.
Form a wider resist pattern than the pole
The insulating film is dry-etched using
The gate length of the gate electrode is equal to the gate insulating film made of the insulating film.
And a step on both sides of the gate electrode.
The gate electrode and the gate insulating film are used as a mask to form a pattern.
Ion implantation into the source and drain regions
A method of manufacturing the thin film transistor and forming the.