KR100433488B1 - 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 단채널 효과(short channel effect) 및 역단채널 효과(reverse short channel effect)를 저감시킬 수 있는 트랜지스터 형성방법에 관해 개시한다.
본 발명의 트랜지스터 형성 방법은 반도체 기판 상에 기판의 일부를 노출시키는 패드 산화막 및 실리콘 질화막을 차례로 형성하는 단계와, 패드 산화막 및 실리콘 질화막을 마스크로 하고 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치 내부에 제 1열산화막 및 제 1열산화막 측면에 기둥 형상의 절연 스페이서를 차례로 형성하는 단계와, 제 1열산화막 및 절연 스페이서를 포함한 트렌치 내부를 매립시키는 절연 패턴을 형성하는 단계와, 실리콘 질화막, 절연 패턴 및 절연 스페이서를 식각하여 패드산화막을 노출시키는 단계와, 패드 산화막을 제거하는 단계와, 절연 스페이서 및 제 1열산화막을 제거하는 단계와, 잔류된 절연 패턴 양측 하부 기판에 소오스/드레인 및 엘디디를 차례로 형성하는 단계와, 소오스/드레인 및 엘디디를 포함한 기판 상에 제 2열산화막을 형성하는 단계와, 엘디디 사이에 채널 스톱층 및 그 하부에 펀치스톱층을 차례로 형성하는 단계와, 제 2열산화막을 포함한 트렌치 내부에 게이트 절연막 및 게이트를 차례로 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 형성방법에 관한 것으로, 보다 상세하게는 단채널 효과(short channel effect) 및 역단채널 효과(reverse short channel effect)를 저감시킬 수 있는 트랜지스터 형성방법에 관한 것이다.
실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 상기 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문에 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.
이에따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트랜치를 이용한 소자 분리 방법, 예컨대 샬로우 트렌치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
그러나, 반도체소자의 집적도가 증가함에 따라, 게이트의 채널길이가 점점 감소되었다. 따라서, 이로 인해 단채널 효과 뿐만 아니라 역단채널효과도 심화되는 문제점이 있었다.
따라서, 본 발명의 목적은 단채널 효과 뿐만 아니라 역단채널 효과를 방지 할 수 있는 트랜지스터 형성 방법을 제공함에 있다.
도 1a 내지 도 1f는 본 발명에 따른 트랜지스터 형성을 보인 공정단면도.
상기 목적을 달성하기 위한 본 발명의 트랜지스터 형성 방법은 반도체 기판 상에 기판의 일부를 노출시키는 패드 산화막 및 실리콘 질화막을 차례로 형성하는 단계와, 패드 산화막 및 실리콘 질화막을 마스크로 하고 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치 내부에 제 1열산화막 및 제 1열산화막 측면에 기둥 형상의 절연 스페이서를 차례로 형성하는 단계와, 제 1열산화막 및 절연 스페이서를 포함한 트렌치 내부를 매립시키는 절연 패턴을 형성하는 단계와, 실리콘 질화막, 절연 패턴 및 절연 스페이서를 식각하여 패드산화막을 노출시키는 단계와, 패드 산화막을 제거하는 단계와, 절연 스페이서 및 제 1열산화막을 제거하는 단계와, 잔류된 절연 패턴 양측 하부 기판에 소오스/드레인 및 엘디디를 차례로 형성하는 단계와, 소오스/드레인 및 엘디디를 포함한 기판 상에 제 2열산화막을 형성하는 단계와, 엘디디 사이에 채널 스톱층 및 그 하부에 펀치스톱층을 차례로 형성하는 단계와, 제 2열산화막을 포함한 트렌치 내부에 게이트 절연막 및 게이트를 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명에 따른 반도체소자의 격리 과정을 보인 공정단면도이다.
본 발명의 반도체소자의 격리방법은, 도 1a에 도시된 바와 같이, 반도체기판 (100) 상에 버퍼(buffer) 역할을 하는 패드 산화막(104)과 산화를 억제하는 제 1실리콘 질화막(106)을 순차적으로 증착한 후, 포토리쏘그라피 공정에 의해 제 1실리콘 질화막(106), 실리콘 산화막(104) 및 반도체 기판(100)을 소정 깊이만큼 식각하여 샬로우 트렌치(ST)를 형성한다. 이때, 상기 반도체기판(100)은 웰(미도시) 및 샬로우 트렌치(STI:Shallow Trench Isolation)방법에 의한 필드산화막(102)이 형성되어져 있다.
이어서, 상기 결과물 상에 열산화 공정을 진행시키어 상기 샬로우 트렌치 (ST) 내부에 제 1산화막(108)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 제 1산화막이 형성된 기판 상에 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 진행시키어 상기 제 1산화막을 포함한 샬로우 트렌치(ST) 결과물 상에 제 2산화막을 성장시킨 다음, 상기 제 2산화막에 이방성 건식식각 공정을 진행하여 절연 스페이서(110)을 형성한다. 이때, 상기 절연 스페이서 (110)는 제 1산화막이 형성된 트렌치 내벽과 잔류된 패드 산화막 및 실리콘 질화막의 측면을 감싼 구조를 가진다.
또한, 상기 제 2산화막의 재질로는 제 1산화막에 대해 습식 식각 선택비가 높은 PSG를 사용한다. 상기 제 2산화막으로 PSG를 이용한 경우, 이 후에 진행되는 습식 식각 공정에서 50:1 HF 습식 용액에 의해 제 1산화막이 10Å식각될 때 PSG인 제 2산화막은 200Å 가량 식각된다.
이 후, 제 1실리콘 질화막(106) 상에 제 2실리콘 질화막을 증착한 후, 상기 제 2실리콘 질화막에 블랭킷 에치(blanket etch) 또는 화학적-기계적 연마(Chemical Mechanical Polishing) 공정을 진행시키어 절연 스페이서(110)를 포함한 트렌치(ST)를 매립시키는 절연 패턴(112)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 잔류된 제 1실리콘 질화막을 제거한 후, 상기 절연 패턴(112) 및 절연 스페이서(110)에 화학적-기계적 연마 또는 에치백(etch back) 공정을 진행하여 패드 산화막과 동일 평면이 되도록 평탄화시킨다.
그 다음, 상기 결과물 상에 이온주입 공정을 진행하여 소오스/드레인(120)(122)을 형성한다. 이때, 상기 소오스/드레인(120)(122)은 트렌치(ST) 바닥면으로부터 300∼1000Å 두께(a)만큼 위쪽 방향에 형성한다.
이후, 도 1d에 도시된 바와 같이, 상기 패드 산화막을 제거한다.
이어, H3PO4습식 용액을 이용하여 상기 트렌치(ST) 내부의 절연 스페이서 및 제 1산화막을 제거한 후, 다시 이온주입 공정을 진행하여 상기 절연 패턴(112) 양측 하부에 엘디디(Lightly Dopped Drain)(124)를 형성한다.
그 다음, 상기 결과의 기판 상에 열산화 공정에 의해 소오스/드레인 (120)(122) 및 엘디디(124)를 덮는 제 3산화막(126)을 형성한다.
이 후, 도 1e에 도시된 바와 같이, 뜨거운 H3PO4습식액을 이용하여 잔류된 절연 패턴을 제거하고 나서, 다시 이온주입 공정을 통해 상기 엘디디(124) 사이에 채널 스톱층(130)을 형성하고, 그 하부에 펀치스톱층(128)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 상기 제 3산화막(126)이 형성된 트렌치 (ST) 내부에 화학기상증착(Chemical Vapor Deposition) 공정에 의해 게이트 절연막(132) 및 게이트(134)를 차례로 형성한다.
그 다음, 상기 게이트(134)가 형성된 기판 상에 층간절연막(136)을 화학기상증착한 후, 포토리쏘그라피(photolithography) 공정에 의해 상기 층간절연막(136)을 식각하여 소오스/드레인(120)(122) 및 게이트(134)를 노출시키는 각각의 콘택홀(138)을 형성한다.
이 후, 상기 층간절연막(136) 상에 스퍼터(sputter) 공정에 의해 텅스텐 등의 제 1금속막을 증착한 후, 상기 제 1금속막에 화학적-기계적 연마 또는 에치백 공정을 진행하여 상기 각각의 콘택홀(138)을 덮는 각각의 도전 플러그(conductive plug)(140)를 형성한다. 이때, 상기 각각의 콘택홀(138) 및 도전플러그(140) 사이에는 Ti/TiN막(미도시)을 개재시킨다. 상기 Ti/TiN막은 콘택홀과 도전 플러그 간의 접착력을 강화시킬 뿐만 아니라,이 후의 포토 공정에서 빛 반사를 줄일 수 있는 반사방지막 역할을 한다.
이어, 상기 도전 플러그(140)를 포함한 층간절연막(136) 상에 스퍼터 공정에 의해 알루미늄 등의 제 2금속막을 증착한 후, 상기 포토리쏘그라피 공정에 의해 상기 제 2금속막을 식각하여 상기 도전 플러그(140)과 연결되는 금속배선(142)을 형성한다.
이상에서와 같이, 본 발명에서는 트렌치 구조의 게이트 양측에 소오스/드레인 및 그 하부에 엘디디를 형성하고, 상기 엘디디 사이에 채널 스톱층과 그 하부에 펀치스톱층을 각각 형성함으로써, 단채널 효과 뿐만 아니라 역단채널 효과를 방지 할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 반도체 기판 상에 상기 기판의 일부를 노출시키는 패드 산화막 및 실리콘 질화막을 차례로 형성하는 단계와,상기 패드 산화막 및 실리콘 질화막을 마스크로 하고 상기 기판을 식각하여 트렌치를 형성하는 단계와,상기 트렌치 내부에 제 1열산화막 및 상기 제 1열산화막 측면에 기둥 형상의 절연 스페이서를 차례로 형성하는 단계와,상기 제 1열산화막 및 절연 스페이서를 포함한 트렌치 내부를 매립시키는 절연 패턴을 형성하는 단계와,상기 실리콘 질화막, 상기 절연 패턴 및 상기 절연 스페이서를 식각하여 상기 패드산화막을 노출시키는 단계와,상기 패드 산화막을 제거하는 단계와,상기 절연 스페이서 및 제 1열산화막을 제거하는 단계와,상기 잔류된 절연 패턴 양측 하부 기판에 소오스/드레인을 형성하고 나서, 상기 제 1열산화막을 포함한 트렌치 바닥면으로부터 300∼1000Å 두께 만큼 위쪽 방향에 엘디디를 형성하는 단계와,상기 소오스/드레인 및 엘디디를 포함한 기판 상에 제 2열산화막을 형성하는 단계와,상기 엘디디 사이에 채널 스톱층 및 그 하부에 펀치스톱층을 차례로 형성하는 단계와,상기 제 2열산화막을 포함한 트렌치 내부에 게이트 절연막 및 게이트를 차례로 형성하는 단계를 포함한 것을 특징으로 하는 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 게이트 절연막 및 게이트를 형성한 후에,상기 결과물 상에 상기 소오스/드레인 및 게이트를 노출시키는 각각의 콘택홀을 가진 층간절연막을 형성하는 단계와,상기 콘택홀을 매립시키는 각각의 도전 플러그를 형성하는 단계와,상기 층간절연막 상에 상기 도전플러그와 연결되는 금속배선을 형성하는 단계를 추가하는 것을 특징으로 하는 트랜지스터 형성 방법.
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