CN101652833B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种用于制造半导体器件的方法，其包括下述步骤：形成SiC膜；在SiC膜的表面形成沟槽(20)；通过向SiC膜表面提供Si，对SiC膜进行热处理；以及在通过所述热处理步骤的SiC膜的表面，获得多个宏台阶(1)以构造沟道。当设沟槽(20)一个周期长度作为L和沟槽(20)的高度作为h时，周期的长度L和高度h满足以下关系式：L＝h(cotα+cotβ)(其中，α和β分别是满足关系式0.5°≤α，β≤45°的变量)。该方法能够获得改善性能的半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地讲，涉及包含由碳化硅(SiC)构成的半导体膜的半导体器件以及和制造这样的半导体器件的方法。
背景技术
具有宽带隙和比硅(Si)高出大约一个数量级的最大介质场(dielectric field)的SiC是预期用于下一代功率半导体器件的有前景的材料。迄今已经发现，通过使用4H-SiC或6H-SiC的单晶晶圆，SiC可用于各种电子器件中，并被认为特别适合高温、高功率器件。以上提到的晶体是α-相SiC，其具有一个叠在另一个上的纤锌矿结构和闪锌矿结构。正在由3C-SiC的β-相SiC晶体来制造其它半导体器件的样品。最近，肖特基二极管、MOSFET(金属氧化物半导体场效应晶体管)、晶闸管等等的样品已被构成功率器件。已经证实，这样的器件具有远超传统Si半导体器件的有利性能。
在利用SiC的半导体器件中，特别是具有在SiC基板表面形成的沟道的MOSFET中，为所述沟道常规使用的是通过高温退火获得的表面。然而，通过高温退火获得的SiC基板的表面具有随机不规则体，这增加了界面态密度。从而减少了载流子迁移率，导致该半导体器件性能退化。
可以解决该问题的技术公开在，例如，日本专利特开No2006-344942(专利文献1)中。专利文献1公开的是，在SiC膜的表面处形成两个沟槽，然后通过向SiC膜表面提供硅(Si)对该SiC膜进行热处理。结果，在沟槽之间形成一周期长度为100nm或者以上的小面(宏台阶(macrostep))。宏台阶的阶地(terrace)构成MOSFET的沟道。
专利文献1：日本专利特开No 2006-344942
发明的公开内容
发明要解决的问题
但是，在根据专利文献1的制造方法中，只在两个沟槽之间形成宏台阶，而在任何其它位置不能形成宏台阶。因而，虽然可以制造单个的半导体器件，但却不能在半导体膜的表面周期性形成诸如晶体管的器件。因此，不能充分改善性能。
因此，本发明的目的是提供性能改善的半导体器件，和制造这样的半导体器件的方法。
解决问题的手段
根据本发明的半导体器件包括由SiC构成的半导体膜。该半导体膜在其表面处具有多个等长的宏台阶。多个宏台阶构成至少一个沟道。
在根据本发明的半导体器件中，依靠宏台阶构成至少一个沟道，可以减少构成该沟道的部分的界面态密度，这改善了载流子迁移率。从而可以改善半导体器件的性能。此外，由于得到了多个等长的宏台阶，可以在半导体膜的表面周期地形成半导体器件的诸如晶体管的元件。从而可以改善半导体器件的性能。
要注意的是，一个沟道可以由多个宏台阶形成，或仅仅由一个宏台阶形成。
优选的是，在根据本发明的半导体器件中，多个宏台阶的至少一个包括{0001}面。{0001}面在<1-100>方向中在-30°到+30°的范围内倾斜。
因此，可以显著改善宏台阶的平坦性(线性)。
优选的是，在根据本发明的半导体器件中，半导体膜的表面的面方向以相对于{0001}面大于或等于0.5°并且小于或等于56°的角度倾斜。
优选的是，在根据本发明的半导体器件中，当以垂直于多个宏台阶的横截面观察时，多个宏台阶的至少一个包括相对于{0001}面形成55°±5°、62°±5°或90°±5°的角度的面。
由于上述面全部都是稳定的，所以使用任何这些面构成宏台阶均可终止宏台阶的生长。
根据本发明的一个方面，制造半导体器件的方法包括下述步骤：形成由SiC构成的半导体膜；在半导体膜表面等间隔形成三个或者更多的沟槽；通过对半导体膜表面提供硅对该半导体膜进行热处理；以及通过该热处理步骤在半导体膜的表面处获得多个宏台阶以构成至少一个沟道。
根据本发明的一个方面，利用用于制造半导体器件的方法，控制一周期长度和各沟槽的深度，使得可以控制宏台阶的大小。可以得到其中大宏台阶构成至少一个沟道并具有所需性能的半导体器件。由于等间隔形成三个以上的沟槽提供了多个等长的宏台阶，所以可以在半导体膜的表面处周期地形成半导体器件的诸如晶体管的元件。从而可以改善半导体器件的性能。
根据本发明的另一个方面，用于制造半导体器件的方法包括下述步骤：形成由SiC构成的半导体膜；在半导体膜表面形成沟槽；通过对半导体膜表面提供硅来对该半导体膜进行热处理；以及通过该热处理步骤在半导体膜的表面处获得多个宏台阶以构成至少一个沟道。取沟槽一周期长度为L和沟槽的深度为h，在一周期长度L和深度h之间保持的关系式为L＝h(cotα+cotβ)(其中，α和β是满足0°≤α+β≤90°和0.5°≤α＜β关系的变量)。
本发明的发明人以及其它人已经发现，在沟槽的一个周期长度L和深度h与在热处理后得到的宏台阶的形状之间存在着几何关系，并保持着上述的表达式。根据本发明的另一个方面，利用用于制造半导体器件的方法，由于沟槽是基于这种几何关系形成的，所以可以得到大的宏台阶。因为这些宏台阶构成至少一个沟道，所以可以改善半导体器件的性能。
优选的是，在根据本发明的制造半导体器件的方法中，沟槽的一周期长度L大于或等于1.5μm并且小于或等于1152μm，而沟槽的深度h大于或等于0.1μm并小于或等于20μm。更优选的是，沟槽的深度h小于或等于15μm。
发明的效果
利用本发明的半导体器件和用于制造这样的半导体器件的方法，可以得到改善的性能。
附图简述
图1是根据本发明一个实施例的半导体器件结构的截面图。
图2是图1所示的两个宏台阶的放大透视图。
图3是根据本发明一个实施例的半导体器件的截面图，示出了其制造方法的第一步骤。
图4是根据本发明一个实施例的半导体器件的截面图，示出了其制造方法的第二步骤。
图5是图4所示部分A的放大截面图，示出了在SiC膜表面形成宏台阶的第一状态。
图6是图4所示部分A的放大截面图，示出了在SiC膜表面形成宏台阶的第二状态。
图7是图4所示部分A的放大截面图，示出了在SiC膜表面形成宏台阶的第三状态。
图8是图4所示部分A的放大截面图，示出了在SiC膜表面形成宏台阶的第四状态。
图9显示出沟槽的一周期长度和最终得到的宏台阶的长度之间的关系。
图10是用于制造根据本发明的一个实施例的半导体器件的方法中第三步骤的截面图。
图11是用于制造根据本发明的一个实施例的半导体器件的方法中第四步骤的截面图。
图12是用于制造根据本发明的一个实施例的半导体器件的方法中第五步骤的截面图。
图13是用于制造根据本发明的一个实施例的半导体器件的方法中第六步骤的截面图。
图14是当形成深度为0.4μm的沟槽时的宏台阶显微图。
图15是当形成深度为0.1μm的沟槽时的宏台阶显微图。
图16(a)显示了根据本发明示例2的SiC膜横截面的显微图，而图16(b)示意性显示了在(a)的显微图中，B部分的形状和面方向。
图17(a)放大显示了图16(a)中所示的C部分，并在图17(b)中示意性显示了图17(a)中所示的D部分的形状和面方向。
图18是根据本发明的示例2的SiC膜的另一个部分的横截面的显微图。
参考符号的说明
1、1b、1c宏台阶；1a集群(bunching)台阶；2、2a到2c、3、3a到3c晶面；10SiC基板；11SiC膜；12a、12b n-型杂质区；13绝缘膜；14a、14b孔洞；16沟道；17a源电极；17b漏极电极；18栅电极；20沟槽；21台面(mesa)部分；30、32、33抗蚀剂；31涂覆膜；50MOSFET；90半导体器件。
具体实施方式
下面，将参考附图描述本发明的实施例。
图1是根据本发明的一个实施例的半导体器件结构的截面图。参考图1，根据该实施例的半导体器件90包括SiC基板10、作为由SiC构成的半导体膜的p-型SiC膜11、以及多个MOSET 50。SiC膜11形成在SiC基板10上，并且每个MOSFET 50形成在SiC膜11的表面处。
例如，如下形成构成SiC基板10的SiC晶体，使得(0001)面或(000-1)面在[1-100]方向中在-30°至+30°的范围内倾斜(即，使得该面具有斜角(off-angle)在-30°至+30°的范围内)。可选地，SiC基板10可以具有相对于(0001)面或(000-1)面倾斜0.5°至56°的面方向。SiC膜11在SiC基板10上均相外延生长，并继承了SiC基板10的晶体结构。
SiC膜11在其表面具有多个宏台阶1。图2是图1中所示的两个宏台阶的放大透视图。参考图2，当在显微镜下观察时，SiC膜11具有不平坦的不规则表面，其上以一定周期形成有多个宏台阶1。每个宏台阶1包括晶面2(阶崖(riser))和比晶面2大的晶面3(阶地)。晶面3是例如，(0001)面或(000-1)面。在图2横向方向中的晶面3的倾斜角是SiC膜11的斜角α。当例如在垂直于宏台阶的横截面中观察时，晶面2包括相对于{0001}面形成55°±5°、62°±5°或90°±5°的角度的面。可选地，每个宏台阶还可以包括除了晶面2和3以外的晶面。每个宏台阶1具有的长度(一周期长度)L为例如100nm或以上。晶面3具有的长度为例如2μm。
在这里，宏台阶的一周期长度是指当用肉眼观察时，宏台阶1在沿着SiC膜11表面的方向中(图2的横向方向中)的长度。类似的，晶面的长度是指当用肉眼观察时，该晶面在沿着SiC膜11表面的方向中的长度。
现在将详细描述根据本实施例的MOSFET 50的结构。
参考图1，每个MOSFET 50包括n-型杂质区12a和12b，绝缘膜13，源电极17a，栅电极18和漏极电极17b。n-型杂质区12a和12b形成在SiC膜11的表面，并具有高于SiC膜11的杂质浓度。绝缘膜13形成在SiC膜11上。在绝缘膜13中形成了多个孔洞14A和14b。分别在孔洞14A和14b的底部，在SiC膜11表面形成n-型杂质区12a和12b。源电极17a形成在n-型杂质区12a表面上。漏极电极17b形成在n-型杂质区12b的表面上。在这里，在源电极17a和漏极电极17b与SiC膜11接触的位置形成n-型杂质区12a和12b，可以减少在源电极17a、漏极电极17b和SiC膜11之间的接触电阻。在源电极17a和漏极电极17b之间的部分，将栅电极18形成在绝缘膜13上。由此，绝缘膜13构成MOSFET 50的栅极绝缘膜，而直接垂直定位在绝缘膜13之下的SiC膜11的宏台阶1构成了MOSFET 50的沟道16。
在MOSFET 50中，通过施加于栅电极18的电压将电子积聚在沟道16处，使得在源电极17a和漏极电极17b之间流动的电流受到控制。在本实施例中，由于MOSFET 50是横向型的，穿过源电极17a和漏极电极17b的电流基本上平行于SiC膜11的表面而流动。
要注意的是，图1中显示的半导体器件90的结构是根据本发明半导体器件的示例。根据本发明的半导体器件可以具有另一种结构，只要宏台阶构成沟道即可。
现在将参考图3至13，描述用于制造根据本实施例的半导体器件90的方法。
首先，参考图3，SiC膜11外延生长在SiC基板10上。在此阶段，SiC膜11在其表面具有许多随机不规则体(台阶)。然后，在SiC膜11上形成具有预定形状的抗蚀剂30，利用抗蚀剂30作为掩模来对SiC膜11进行刻蚀。由此，在SiC膜11表面等间隔形成深度相等的沟槽20，并且在每两个沟槽20之间形成台面部分21。此后，去除抗蚀剂30。形成例如三个或者更多的沟槽20。
接下来，参考图4，形成由Si构成的涂覆膜31，以覆盖SiC膜11。涂覆膜31厚度为例如0.1μm，以填充沟槽20。这产生了其中已经将硅提供到SiC膜11表面的状态。随后，在例如大约1500°的温度下对SiC膜11进行热处理。从而重建了SiC膜11的表面，使得在SiC膜11的表面形成等长的多个宏台阶1，如图10所示。
本实施例说明了形成由Si构成的涂覆膜31的情况。然而，代替形成涂覆膜31，通过向SiC膜的表面导入Si基气体，可以将Si提供给SiC膜11的表面。可选地，可以通过向SiC膜11的表面涂覆包含Si的液体，而将Si提供到SiC膜11的表面。
现在将参考图5至8，描述在SiC膜11的表面形成宏台阶的状态。图5至8是图4显示的A部分的放大图。参考图5，在热处理之前，SiC膜11的表面存在着大量集群台阶1a。每个集群台阶1a包括晶面2a和3a。晶面3a具有比晶面2a长的平坦部分，其构成集群台阶1a的阶地。在图的横向方向中，集群台阶1a处晶面3的长度P1大约为10nm。
通过向SiC膜11表面提供Si来热处SiC膜11，导致如图5中实线箭头所示，SiC膜11从晶面2a开始在沿着晶面3a的方向生长，而没有在晶面3a的垂直方中生长。同时，图5中虚线箭头指示，台面部分21顶部的Si原子和碳(C)原子扩散到沟槽20的底部。结果，如图6所示，各个集群台阶1a会聚以形成宏台阶1b，每个宏台阶1b具有的晶面3b大于集群台阶1a的晶面3a，并且沟槽20和台面部分21顶端之间的水平差(沟槽20的深度)减少。
宏台阶1b还在沿着晶面3b的方向上从晶面2b开始生长。台面部分21顶端的Si原子和C原子扩散到沟槽20的底部。结果，如图7所示，各个宏台阶1b会聚以形成宏台阶1c，宏台阶1c每个具有的晶面3c大于宏台阶1b的晶面3b，并消除了沟槽20。
宏台阶1c还从晶面2c开始在沿着晶面3c的方向上生长。结果，如图8所示，各个宏台阶1c会聚以最终提供的宏台阶1，宏台阶1具有的晶面3大于宏台阶1c的的晶面3c。由于沟槽20是等间隔形成的，生成的每个宏台阶1具有相等的长度(一周期长度)。
图9显示了沟槽一周期长度和要最终获得的宏台阶的长度之间的关系。参考图9，在图9中图的横向方向中的沟槽20和台面部分21的总长度(沟槽20的一周期长度)等于最终获得的宏台阶1的一周期长度L。相对于图9中图的横向方向，分别取晶面3和2的倾斜角作为α和β(以下，α可以指示斜角，β可以指示阶崖角)，而台面部分21的高度(沟槽20的深度)作为h，晶面3的长度11和晶面2的长度12分别通过以下方程式(1)和(2)表示：
11＝h×cotα...(1)
12＝h×cotβ...(2)
由于宏台阶的一周期长度L等于晶面3的长度L1和晶面2的长度L2的总和，长度L通过以下方程式(3)表示：
L＝11+12＝h(cotα+cotβ)...(3)
在这里，为了获得平坦的晶面，晶面3和2优选地相对于SiC膜的表面倾斜。优选的是，保持0°≤α+β≤90°和0.5°≤α＜β。更优选的是，角α落在8°±0.5°的范围内而角β在8°≤β≤45°的范围内。优选的是，沟槽一周期长度L是1.5μm至1152μm，沟槽的深度h是0.1μm至20μm。更优选的是，沟槽的深度h是15μm或更小。
当台面部分21的高度h过度大于沟槽20一周期长度L时，SiC膜11表面残留了微量的沟槽20，导致宏台阶1的阶地较小。当台面部分21的深度h和沟槽20的一周期长度L满足方程式(3)时，沟槽20充满着构成台面部分21的硅原子和C原子，从而可以获得大的宏台阶1。
虽然以上说明显示了以1500℃热处理SiC膜11的情况，但热处理SiC膜11的温度优选在以下范围内。为了防止SiC升华而完全分解，优选2545℃或者更低的温度。为了一定程度上防止SiC以SiC2、Si、Si2C等的状态升华，优选2000℃或更低的温度。为了充分防止SiC以SiC2、Si、Si2C等的状态升华，以便于控制SiC膜11的表面形态，优选1800℃或更低的温度。为了进一步改善SiC膜11的表面形态，优选1600℃或更低的温度。为了致使SiC生长以促进宏台阶的形成，优选1300℃或者更高的温度。为了改善SiC膜11的表面形态，优选1400℃或更高的温度。
SiC膜11的热处理时间长于0，并优选在以下范围内。为了形成相对大的宏台阶，10分钟或更长时间期限是优选的。为了形成一周期长度为0.5μm或者更大的宏台阶，30分钟或更长的时间期限是优选的。考虑到半导体器件的生产力，4小时或更短的时间期限是优选的。为了有效形成一周期长度为1.0μm或更大的宏台阶，2小时或更短的时间期限是优选的。要注意的是，“热处理时间”代表SiC膜11保持在预定温度期间的时间期限，不包括用于温度上升和降低所用的时间期限。
接下来，参考图11，在SiC膜11上形成抗蚀剂32，以覆盖一部分晶面3从而构成沟道。利用抗蚀剂32作为掩膜，注入n-型杂质离子，以在SiC膜11的表面形成n-型杂质区12a和12b。n-型杂质区12a和12b是在构成沟道的部分的各个侧面上形成的。然后去除抗蚀剂32。虽然没有加以说明，但可以在SiC膜11表面的预定区域中形成p-型杂质区。此后去除抗蚀剂32，并且对SiC膜11进行退火，以激活n-型杂质区12a、12b和p型杂质区。
接下来，参考图12，在SiC膜11的表面上形成牺牲氧化物膜(未显示)，并通过HCl(氯化氢)或H2(氢)刻蚀，或反应离子刻蚀。可选地，SiC膜11的整个表面可以通过CMP(化学机械抛光)进行抛光。从而消除SiC膜11表面存在的不规则性和离子注入所引起的对SiC膜11的损害，使得SiC膜11的表面平面化。随后，形成绝缘膜13以覆盖SiC膜11的表面。然后，在除了n-型杂质区12a和12b直接上方的区域之外的绝缘膜13上，形成抗蚀剂33。利用抗蚀剂33作为掩膜对绝缘膜13进行刻蚀。从而暴露n-型杂质区12a和12b。然后去除抗蚀剂33。
接下来，参考图13，在暴露的n-型杂质区12a和12b上分别形成源电极17a和漏极电极17b。如下形成源电极17a和漏极电极17b，例如通过在绝缘膜13、n-型杂质区12a和12b上沉积导电膜，然后通过诸如剥离或刻蚀的技术去除绝缘膜13上的导电膜。此后，对源电极17a和漏极电极17b进行合金热处理，以在绝缘膜13上源电极17a和漏极电极17b之间形成栅电极18。通过以上步骤，完成了图1所示的根据本实施例的半导体器件90。
根据本实施例的半导体器件90包括SiC膜11。SiC膜11在其表面具有多个等长的宏台阶1。多个宏台阶1构成沟道16。
利用根据本实施例的半导体器件90，使用宏台阶1构成沟道16使得构成沟道16的部分的界面态密度降低，这改善了载流子迁移率。因此能够改善半导体器件的性能。此外，提供具有相等的一个周期长度L的多个宏台阶1，可以使得在SiC膜11的表面周期地形成MOSFET
50。因此能够改善半导体器件的性能。
用于制造根据本实施例的半导体器件90的方法包括下述步骤：形成SiC膜11；在SiC膜11表面等间隔形成三个或更多沟槽20；通过向SiC膜11表面提供硅来热处理SiC膜11，并在SiC膜11表面通过热处理步骤获得多个宏台阶1以构成沟道16。
用于制造根据本实施例的半导体器件90的方法，控制沟槽20的一个周期长度L和深度h，可以使得宏台阶1的大小得到控制。从而能够获得其中大宏台阶1构成沟道16的半导体器件90，并能够获得具有所需性能的半导体器件。此外，由于通过等间隔形成三个或更多的沟槽20而获得等长的多个宏台阶1，所以能够在SiC膜11的表面处周期地形成MOSFET 50。因此能够改善半导体器件的性能。
用于制造根据本实施例的半导体器件90的方法包括下述步骤：形成SiC膜11；在SiC膜11表面形成沟槽20；通过提供Si到SiC膜11表面来热处理SiC膜11；并在SiC膜11表面通过热处理步骤获得多个宏台阶1以构成沟道16。取沟槽20的一周期长度作为L和沟槽20的高度作为h，在一周期长度L和高度h之间保持着关系式L＝h(cotα+cotβ)(其中α和β是满足关系式0.5°≤α和β≤45°的变量)。
利用用于制造根据本实施例的半导体器件90的方法，基于沟槽20和宏台阶1之间的几何关系形成沟槽20。因此，能够获得大宏台阶1。由于宏台阶1构成沟道16，能够改善半导体器件的性能。
本发明的发明人等通过根据本发明的制造方法，在由Si构成的涂覆膜部分地覆盖的SiC膜的表面形成宏台阶，并且对该SiC膜的表面进行了观察。图14是通过形成深度为0.4μm的沟槽而获得的宏台阶的显微图。图15是通过形成深度为0.1μm的沟槽而获得的宏台阶的显微图。图14和15示出的是，图中的明亮部分是阶地，并且在这两种情况中均已经获得一周期长度为大约2μm的宏台阶。
示例1
在本示例中，检查了SiC膜中形成的沟槽的一周期长度和深度对宏台阶形状的影响。更具体地说，通过在本发明的上述实施方案中描述的制造方法，将图1显示的半导体器件构成样品1至9。当如图3所示形成沟槽20时，对每个样品改变沟槽20的一周期长度L(图9)和深度h(图9)。对于这样获得的半导体器件的样品1至9，测量沟道处的电子迁移率。结果显示在表1中。
参考表1，样品2至8中总体上获得了周期性宏台阶。特别在样品2至6和8中，在SiC膜表面没有观察到微量的沟槽。以上结果显示，通过形成一个周期长度L为1.5μm至1152μm和深度h为0.1μm至20μm、更特别是深度为15μm或更短的沟槽，能够获得适当的宏台阶。
示例2
在本示例中，检查SiC膜中的稳定面。更具体地说，如图4所示，形成由Si构成的涂覆膜，以覆盖SiC膜，并且以大约1500℃的温度对该SiC膜进行热处理。在垂直于宏台阶的面对这样获得的SiC膜进行切割，通过显微镜观察暴露的横截面。
图16(a)显示了根据本发明示例2的SiC膜横截面的显微图，而图16(b)示意显示了图16(a)的显微图中显示的B部分的形状和面方向。参考图16，在图16的B部分形成了大的阶地。这些阶地被假定包括(000-1)、(1-102)、(1-10-2)和(-1102)面。这些面中，(000-1)面等价于(0001)面。(1-102)、(1-10-2)和(-1102)面的每一个相对于(0001)面形成62°的角度。
在这里，图16中由构成阶地的面和(0001)面形成的角通过放大显微图并测量构成阶地的面相对于[0-100]方向形成的角来进行测量。在(0001)面和这张图中，均包含[0-100]方向。考虑到这种测量方法造成的误差(±5°)，图16中构成阶地的面相对于(0001)面形成的角度为62°±5°。
在图16(a)的C部分中，存在空隙(黑色区域)。图17(a)显示了图16(a)显示的C部分的放大图，并在图17(b)中示意显示了图17(a)显示的D部分的形状和面方向。参考图17，空隙具有八角形的形状，并被认为包括(000-1)、(1-102)、(-1100)、(1-10-2)、(0001)、(-110-2)、(1-100)和(-1102)面。这些面中，(000-1)面等价于(0001)面。(1-102)、(1-10-2)、(-110-2)和(-1102)面的每一个相对于(0001)面形成62°的角度。(-1100)和(1-100)面的每一个相对于(0001)面形成90°的角度。(0001)面的表面原子是Si原子，(000-1)面的表面原子是C原子。
此外，图18是根据本发明示例2的SiC膜的另一部分的横截面显微图。参考图18，图18的中心处周期性形成了大的阶地。这些阶地的每一个相对于(0001)面形成55°的角度。
上述显示，当在垂直于宏台阶的横截面中观察时，相对于{0001}面形成55°±5°、62°±5°或90°±5°的角度的面是稳定的。
在以上实施方案和实施例中，面和方向有时可以通过诸如(0001)面的单独的面和诸如[1-100]方向的单独的方向来表示。但是，就(0001)面而言，类似的效果可以利用与诸如{0001}面的单独的面等效的任何一组面来获得，而就[1-100]方向而言，可以用与诸如<1-100>方向的单独的方向等效的任何一组方向来获得。
应该理解，上述公开的实施例和示例在所有方面都是说明性的，而不是限制性的。意图是，本发明的范围由权利要求进行限定，而不是通过上述实施例和示例来限定，并且其包括所有对权利要求的意义和范围来说等效的修改和变化。

Claims (10)

1.一种制造半导体器件(90)的方法，包括下述各步骤：
形成由碳化硅构成的半导体膜(11)；
在所述半导体膜(11)的表面等间隔地形成三个或者更多的沟槽(20)；
通过向所述半导体膜(11)表面提供硅来对所述半导体膜(11)进行热处理；以及
在通过所述热处理步骤的所述半导体膜(11)的表面，获得多个宏台阶(1)以构造至少一个沟道(16)，以消除所述沟槽(20)。
2.根据权利要求1所述的制造半导体器件(90)的方法，其中，所述沟槽(20)的一个周期的长度(L)大于或等于1.5μm并且小于或等于1152μm，并且所述沟槽(20)的深度(h)大于或等于0.1μm并且小于或等于20μm。
3.根据权利要求2所述的制造半导体器件(90)的方法，其中，所述沟槽(20)的所述深度(h)小于或等于15μm。
4.一种制造半导体器件(90)的方法，包括下述步骤：
形成由碳化硅构成的半导体膜(11)；
在所述半导体膜(11)的表面形成沟槽(20)；
通过向所述半导体膜(11)表面提供硅来对所述半导体膜(11)进行热处理；以及
在通过所述热处理步骤的所述半导体膜(11)的表面，获得多个宏台阶(1)以构造至少一个沟道(16)，以消除所述沟槽(20)，其中
设所述沟槽(20)的一个周期的长度为L并且所述沟槽(20)的深度为h，在所述一个周期的长度L和所述深度h之间保持关系式L＝h(cotα+cotβ)，其中，设所述多个宏台阶(1)中的每个宏台阶的晶面相对于所述半导体膜(11)的表面的倾斜角为α和β，其中α是斜角，β是阶崖角，α和β是满足关系式0°≤α+β≤90°和0.5°≤α＜β的变量。
5.根据权利要求4所述的制造半导体器件(90)的方法，其中，所述沟槽(20)的一个周期的长度(L)大于或等于1.5μm并且小于或等于1152μm，并且所述沟槽(20)的深度(h)大于或等于0.1μm并且小于或等于20μm。
6.根据权利要求5所述的制造半导体器件(90)的方法，其中，所述沟槽(20)的深度(h)小于或等于15μm。
7.一种半导体器件(90)，其包含由碳化硅构成的半导体膜(11)，其中，
所述半导体膜(11)在其表面具有等长的第一、第二和第三宏台阶(1)，
所述第一宏台阶和所述第三宏台阶设置在所述第二宏台阶的两侧，
在所述第一宏台阶(1)处形成有第一MOS晶体管(50)的第一沟道(16)，并且在所述第三宏台阶(1)处形成第二MOS晶体管(50)的第二沟道(16)。
8.根据权利要求7所述的半导体器件(90)，其中，所述第一、第二和第三宏台阶(1)的至少一个包括{0001}面，所述{0001}面在<1-100>方向上在-30°至+30°的范围内倾斜。
9.根据权利要求7所述的半导体器件(90)，其中，所述半导体膜(11)的表面具有相对于{0001}面倾斜大于或等于0.5°并且小于或等于56°的角度的面方向。
10.根据权利要求7所述的半导体器件(90)，其中，当在垂直于所述第一、第二和第三宏台阶(1)的横截面观察时，所述第一、第二和第三宏台阶(1)的至少一个包括相对于{0001}面形成55°±5°、62°±5°或90°±5°的角度的面。
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