KR100429958B1 - 불휘발성 반도체 기억 장치를 포함하는 반도체 집적 회로장치 - Google Patents
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Abstract
반도체 집적 회로 장치는 불휘발성 반도체 기억 장치(100) (메모리 셀)가 복수의 행 및 열에 격자 형상으로 배열된 메모리 셀 어레이를 갖는다. 상기 불휘발성 반도체 기억 장치는, 반도체 기판(10) 상에 제1 게이트 절연층(12)을 개재하여 형성된 워드 게이트(14); 반도체 기판(10)에 형성된, 소스 영역 또는 드레인 영역을 구성하는 불순물 확산층(16, 18); 및 워드 게이트의 한쪽 측면 및 다른쪽 측면을 따라 각각 형성된 측벽 형상의 제1 및 제2 컨트롤 게이트(20, 30)를 갖는다. 제1 및 제2 컨트롤 게이트는 각각 반도체 기판에 대하여 제2 게이트 절연층(22)을 개재하고, 또한 워드 게이트에 대하여 사이드 절연층(24)을 개재하여 배치된다. 또한, 제1 및 제2 컨트롤 게이트는 각각 열 방향으로 연속하여 배치되며, 또한 행 방향에 대하여 이웃하는 1조(組)의 제1 및 제2 컨트롤 게이트는 공통 컨택트부(200)에 접속되어 있다.
Description
본 발명은 불휘발성 반도체 기억 장치, 특히 하나의 워드 게이트에 대하여 2개의 전하 축적 영역을 갖는 불휘발성 반도체 기억 장치가 어레이 형상으로 배치된 반도체 집적 회로 장치에 관한 것이다.
불휘발성 반도체 기억 장치 중 하나의 타입으로서, 채널과 게이트 사이의 게이트 절연층이 산화 실리콘층과 질화 실리콘층의 적층체로 이루어지고, 상기 질화 실리콘층에 전하가 트랩되는 MONOS(Metal Oxide Nitride Oxide Semiconductor)형이 있다.
MONOS형 불휘발성 반도체 기억 장치로서, 도 16에 도시된 디바이스가 알려져 있다 (문헌 : Y. Hayashi, et al., 2000 Symposium on VLSI Technology Digest of Technical Papers, p.122-p.123).
이 MONOS형 메모리 셀(100)은 반도체 기판(10) 상에 제1 게이트 절연층(12)을 개재하여 워드 게이트(14)가 형성되어 있다. 그리고, 워드 게이트(14)의 양 사이드에는 각각 측벽 형상의 제1 컨트롤 게이트(20) 및 제2 컨트롤 게이트(30)가 배치되어 있다. 제1 컨트롤 게이트(20)의 바닥부와 반도체 기판(10) 사이에는, 제2 게이트 절연층(22)이 존재하고, 제1 컨트롤 게이트(20)의 측면과 워드 게이트(14) 사이에는 사이드 절연층(24)이 존재한다. 마찬가지로, 제2 컨트롤 게이트(30)의 바닥부와 반도체 기판(10) 사이에는 제2 게이트 절연층(32)이 존재하고, 제2 컨트롤 게이트(30)의 측면과 워드 게이트(14) 사이에는 사이드 절연층(34)이 존재한다. 그리고, 이웃하는 메모리 셀의, 대향하는 컨트롤 게이트(20)와 컨트롤 게이트(30) 사이의 반도체 기판(10)에는 소스 영역 또는 드레인 영역을 구성하는 불순물 확산층(16, 18)이 형성되어 있다.
이와 같이, 하나의 메모리 셀(100)은 워드 게이트(14)의 측면에 2개의 MONO S형 메모리 소자를 갖는다. 그리고, 이들 2개의 MONOS형 메모리 소자는 독립적으로 제어할 수 있고, 따라서 메모리 셀(100)은 2 비트의 정보를 기억할 수 있다.
이 MONOS형 메모리 셀의 동작은 이하와 같이 행하여진다. 메모리 셀(100)의 한쪽 컨트롤 게이트는 다른쪽 컨트롤 게이트를 오버라이드 전압으로 바이어스함으로써, 기입 및 판독을 각각 독립적으로 선택할 수 있다.
기입 (프로그램)에 대해서는, 도 16에 도시된 CG[i+1]의 좌측의 제2 게이트 절연층(32) (ONO막)에 전자를 주입하는 경우를 이용하여 설명한다. 이 경우, 비트선(18) (불순물 확산층) D[i+1]은 4∼5V의 드레인 전압으로 바이어스된다. 컨트롤 게이트(30) CG[i+1]는, 열 전자를 컨트롤 게이트(30) CG[i+1] 좌측의 제2 게이트 절연층(32)에 주입시키기 위해서, 5∼7V로 바이어스된다. 워드 게이트(14) Gw[i]및 Gw[i+1]에 접속된 워드선은, 기입 전류를 소정값 (∼10㎂)으로 한정하기 위해서, 워드 게이트의 임계치보다 조금 높은 전압으로 바이어스된다. 컨트롤 게이트(20) CG[i]는 오버라이드 전압으로 바이어스된다. 이 오버라이드 전압에 의해, 기억 상태에 상관없이, 컨트롤 게이트(20) CG[i] 아래쪽의 채널을 도통시킬 수 있다. 좌측의 비트선(16) D[i]은 접지 전압으로 바이어스된다. 그리고, 다른 선택되지 않은 메모리 셀의 컨트롤 게이트 및 확산층은 접지 전압으로 설정된다.
소거에서는, 축적된 전하 (전자)는 핫 홀의 주입에 의해 상쇄된다. 핫 홀은 비트 확산층(18)의 표면에서 B-B 터널링에 의해 발생될 수 있다. 이 때, 컨트롤 게이트의 전압 Vcg은 마이너스 전압 (-5∼-6V)으로, 비트 확산층의 전압은 5∼6V로 바이어스된다.
이 문헌에는, 상술한 MONOS형 메모리 셀에 따르면, 하나의 메모리 셀 내에 독립적으로 제어 가능한 2개의 프로그래밍 사이트를 구비하여, 3F2의 비트 밀도(bit density)를 달성할 수 있다고 기재되어 있다.
본 발명의 목적은, 2개의 컨트롤 게이트를 갖는 MONOS형 불휘발성 반도체 기억 장치를 포함하는 반도체 집적 회로 장치에 있어서, 측벽 형상 컨트롤 게이트의 컨택트 구조를 제공하는 데 있다.
본 발명에 따른 반도체 집적 회로 장치는, 불휘발성 반도체 기억 장치가 복수의 행 및 열에 격자 형상으로 배열된 메모리 셀 어레이를 갖는 반도체 집적 회로장치로서,
상기 불휘발성 반도체 기억 장치는,
반도체층 상에 제1 게이트 절연층을 개재하여 형성된 워드 게이트;
상기 반도체층에 형성된, 소스 영역 또는 드레인 영역을 구성하는 불순물 확산층; 및
상기 워드 게이트의 한쪽 측면 및 다른쪽 측면을 따라 각각 형성된, 측벽 형상의 제1 및 제2 컨트롤 게이트
를 포함하고,
상기 제1 컨트롤 게이트는, 상기 반도체층에 대하여 제2 게이트 절연층을 개재하고, 또한 상기 워드 게이트에 대하여 사이드 절연층을 개재하여 배치되고,
상기 제2 컨트롤 게이트는, 상기 반도체층에 대하여 제2 게이트 절연층을 개재하고, 또한 상기 워드 게이트에 대하여 사이드 절연층을 개재하여 배치되며,
상기 제1 및 제2 컨트롤 게이트는 각각 제1 방향으로 연속하여 배치되고,
상기 제1 방향과 교차하는 제2 방향에 대하여 이웃하는 1조의 제1 및 제2 컨트롤 게이트는 공통 컨택트부에 접속되어 있다.
본 발명의 반도체 집적 회로 장치에 따르면, 측벽 형상의 컨트롤 게이트는 1조(組)마다 공통 컨택트부에 접속되어 있기 때문에, 폭이 작은 컨트롤 게이트와의 전기적 접속을 확실하게 취할 수 있다.
본 발명의 반도체 집적 회로 장치는 이하의 각종 양태를 취할 수 있다.
(A) 상기 컨트롤 게이트는 상기 불순물 확산층이 연장되는 방향과 동일한 방향으로 연속하는 도전층으로 구성된다.
(B) 상기 공통 컨택트부는, 상기 제1 및 제2 컨트롤 게이트와 동일한 공정으로 형성되고, 따라서 그 제1 및 제2 컨트롤 게이트와 연속하여 또한 동일한 재질의 도전층을 갖는다.
(C) 상기 공통 컨택트부는, 상기 반도체층 상에 형성된 절연층, 그 절연층 상에 형성된 도전층, 및 그 도전층 상에 형성된 캡층을 구비할 수 있다. 그리고, 상기 절연층은 상기 워드 게이트와 상기 컨트롤 게이트와의 사이에 위치하는 상기 사이드 절연층과 동일한 공정으로 형성할 수 있어, 제1 산화 실리콘층, 질화 실리콘층, 및 제2 산화 실리콘층의 적층체로 구성할 수 있다.
(D) 상기 워드 게이트와 상기 컨트롤 게이트와의 사이에 위치하는 상기 사이드 절연층은 그 상단이 상기 반도체층에 대하여 상기 컨트롤 게이트보다 위에 위치하는 것이 바람직하다. 이러한 구성에 의해, 상기 컨트롤 게이트를 덮는 매립 절연층을 확실하게 형성할 수 있다. 즉, 이웃하는 상기 제1 및 제2 컨트롤 게이트는 매립 절연층에 의해서 덮혀지고, 그 매립 절연층은 그 제1 및 제2 컨트롤 게이트에 접하여 배치된, 대향하는 2개의 상기 사이드 절연층의 상호 간에 형성된다.
(E) 상기 공통 컨택트부는 상기 불순물 확산층의 단부에 인접하여 형성할 수 있다. 그리고, 상기 공통 컨택트부는, 복수 배열된 상기 불순물 확산층에 대하여, 그 불순물 확산층의 한쪽 측의 단부와 다른쪽 측의 단부에 교대로 형성할 수 있다.
(F) 상기 메모리 셀 어레이는 복수의 블럭으로 분할될 수 있고, 상기 제1 방향에 이웃하는 블럭의 상기 불순물 확산층은 상기 반도체층 내에 형성된 컨택트용불순물 확산층을 통해 접속될 수 있다.
(G) 상기 제2 게이트 절연층은 제1 산화 실리콘층, 질화 실리콘층, 및 제2 산화 실리콘층의 적층체로 구성할 수 있다. 또한, 상기 워드 게이트와 상기 컨트롤 게이트와의 사이에 위치하는 상기 사이드 절연층은 제1 산화 실리콘층, 질화 실리콘층, 및 제2 산화 실리콘층으로 구성할 수 있다. 이들 제2 게이트 절연층 및 사이드 절연층은 동일한 공정으로 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적 회로 장치의 레이아웃을 모식적으로 나타내는 평면도.
도 2는 도 1의 A-A선을 따른 부분을 모식적으로 나타내는 단면도.
도 3은 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 4는 도 3에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 평면도.
도 5는 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 6은 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 7은 도 6에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 평면도.
도 8은 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 9는 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 10은 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 11은 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 12는 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 13은 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 14는 도 1 및 도 2에 도시된 반도체 집적 회로 장치의 제조 방법의 일 공정을 나타내는 단면도.
도 15는 본 발명에 따른 반도체 집적 회로 장치의 제조 방법의 일 공정의 변형예를 나타내는 평면도.
도 16은 종래의 MONOS형 메모리 셀을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12 : 제1 게이트 절연층
14 : 워드 게이트
16, 18 : 불순물 확산층
20 : 제1 컨트롤 게이트
22, 32 : 제2 게이트 절연층
24, 34 : 사이드 절연층
30 : 제2 컨트롤 게이트
도 1은 본 발명의 불휘발성 반도체 기억 장치를 포함하는 반도체 집적 회로 장치의 레이아웃을 모식적으로 나타내는 평면도이고, 도 2는 도 1의 A-A선을 따른 부분을 모식적으로 나타내는 단면도이다.
본 실시예에 따른 반도체 집적 회로 장치는, 상술한 공지의 불휘발성 반도체 기억 장치(100) (메모리 셀)가 복수의 행 및 열에 격자 형상으로 배열되어 메모리 셀 어레이를 구성하고 있다.
(디바이스의 구조)
우선, 도 1을 참조하여, 본 실시예의 반도체 집적 회로 장치의 레이아웃에 대하여 설명한다.
도 1에는, 제1 블럭 B1과, 이것에 인접하는 제2 블럭 B2이 나타나 있다. 제1 블럭 B1과 제2 블럭 B2는 소자 분리 영역(300)에 의해 분리되어 있다. 각 블럭 B1, B2에는, 행 방향 (X 방향)으로 연장되는 복수의 워드선(50) WL과, 열 방향 (Y 방향)으로 연장되는 복수의 비트선(60) BL이 형성되어 있다. 워드선(50)은 워드 게이트(14)에 접속하여 형성되고, 비트선(60)은 불순물 확산층(16, 18)에 의해 구성되어 있다.
제1 및 제2 컨트롤 게이트(20, 30)는 각각 열 방향으로 즉, 워드 게이트(14)의 측면을 따라 연장되는 연속한 도전층(40)으로 구성되어 있다. 본 실시예에서는, 각 불순물 확산층(16, 18)을 둘러싸도록, 제1, 제2 컨트롤 게이트(20, 30)를 구성하는 도전층(40)이 형성되어 있다. 제1, 제2 컨트롤 게이트(20, 30)의 한쪽 단부는 연속하고, 다른쪽 단부는 하나의 공통 컨택트부(200)에 접속되어 있다. 따라서, 각 제1, 제2 컨트롤 게이트(20, 30)는 메모리 셀의 컨트롤 게이트의 기능과 열 방향으로 배열된 각 컨트롤 게이트를 접속하는 배선으로서의 기능을 갖는다.
단일 메모리 셀(100)은, 하나의 워드 게이트(14)와, 이 워드 게이트(14)의 양측의 반도체 기판 내에 있는 제1, 제2 컨트롤 게이트(20, 30)와, 이들 컨트롤 게이트(20, 30)의 외측에 있는 불순물 확산층(16, 18)을 갖는다. 그리고, 불순물 확산층(16, 18)은 각각 이웃하는 메모리 셀(100)에 의해 공유된다.
열 방향에 인접하는 블럭 B1 및 B2에 있어서, 불순물 확산층(16)은, 공통 컨택트부(200)를 갖지 않은 측에서, 반도체 기판 내에 형성된 컨택트용 불순물 확산층(400)에 의해 접속되어 있다. 이 컨택트용 불순물 확산층(400) 상에는 비트선(60)과의 컨택트(250)가 형성된다. 마찬가지로, 열 방향에 인접하는 불순물 확산층(18)은 도시되지 않은 컨택트용 불순물 확산층에 의해 접속되어 있다.
다음으로, 도 2를 참조하여 반도체 집적 회로 장치의 단면 구조에 대하여 설명한다.
메모리 셀(100)은, 반도체 기판(10)의 주면 상에 제1 게이트 절연층(12)을 개재하여 형성된 워드 게이트(14)와, 반도체 기판(10) 내에 형성된, 소스 영역 또는 드레인 영역을 구성하는 불순물 확산층(16, 18)과, 워드 게이트(14)의 양측을 따라 각각 형성된, 측벽 형상의 제1 및 제2 컨트롤 게이트(20, 30)를 갖는다. 본 실시예에서, 반도체 기판(10)은 N형의 제1 웰(10a)과, 이 제1 웰(10a) 내에 형성된 P형의 제2 웰(10b)을 갖는다. 제1 웰(10a)은 제2 웰(10b)을 반도체 기판(10)의 다른 영역으로부터 전기적으로 분리하는 기능을 갖는다.
제1 컨트롤 게이트(20)는 반도체 기판(10)의 제2 웰(10b)에 대하여 제2 게이트 절연층(22)을 개재하여 배치되고, 또한 워드 게이트(14)의 한쪽 측면에 대하여 사이드 절연층(24)을 개재하여 배치되어 있다. 마찬가지로, 제2 컨트롤 게이트(30)는 반도체 기판(10)의 제2 웰(10b)에 대하여 제2 게이트 절연층(22)을 개재하여 배치되고, 또한 워드 게이트(14)의 다른쪽 측면에 대하여 사이드 절연층(24)을 개재하여 배치되어 있다. 그리고, 제2 게이트 절연층(22) 및 사이드 절연층(24)은 제1 산화 실리콘층(22a), 질화 실리콘층(22b), 및 제2 산화 실리콘층(22c)으로 구성되어 있다. 제2 게이트 절연층(22)은 전하의 축적 영역으로서 기능한다. 그리고, 제1 산화 실리콘층(22a)은 주로 캐리어 (예를 들면, 전자)가 통과하는 터널막으로서 기능하고, 질화 실리콘층(22b)은 주로 캐리어를 트랩하는 전하 축적층으로서 기능한다.
또한, 워드 게이트(14)의 양 사이드에 형성된 사이드 절연층(24, 24)은 워드 게이트(14)와, 컨트롤 게이트(20, 30)를 각각 전기적으로 분리하는 기능을 갖는다.그 때문에, 사이드 절연층(24)은 이러한 기능을 갖고 있지만, 그 구조는 특별히 한정되지 않는다. 본 실시예에서, 사이드 절연층(24)과 제2 게이트 절연층(22)은 동일한 성막 공정으로 형성되어 동일한 층 구조를 갖는다. 또한, 사이드 절연층(24)은, 그 상단이 반도체 기판(10)에 대하여 컨트롤 게이트(20, 30)보다 위에 위치하도록 형성되어 있다. 그리고, 이웃하는 메모리 셀(100)에 있어서, 인접하는 제1 컨트롤 게이트(20)와 제2 컨트롤 게이트(30) 사이에는 매립 절연층(70)이 형성되어 있다. 이 매립 절연층(70)은 적어도 컨트롤 게이트(20, 30)가 노출되지 않도록 이 게이트를 덮고 있다.
공통 컨택트부(200)는 컨트롤 게이트(20, 30)에 전압을 인가시키기 위한 것으로, 소자 분리 영역(300) 상에 형성된 절연층(210), 도전층(220), 및 캡층(230)으로 구성되어 있다. 절연층(210)은 제2 게이트 절연층(22) 및 사이드 절연층(24)과 동일한 공정으로 형성되고, 제1 산화 실리콘층(22a), 질화 실리콘층(22b), 및 제2 산화 실리콘층(22c)의 적층체로 구성되어 있다. 도전층(220)은 제1, 제2 컨트롤 게이트(20, 30)와 동일 공정으로 형성된다. 그리고, 도전층(220)은 컨트롤 게이트(20, 30)와 연속하고, 또한 이들과 동일한 재질을 갖는다. 또한, 캡층(230)은, 예를 들면 질화 실리콘층 등의 절연층으로 구성되어 있다. 캡층(230)은, 컨트롤 게이트(20, 30) 및 도전층(220)의 패터닝에 있어서 마스크층으로서 기능한다.
메모리 셀(100) 및 공통 컨택트부(200) 등이 형성된 반도체 기판(10) 상에는 층간 절연층(72)이 형성되어 있다. 그리고, 층간 절연층(72)에는 컨택트부(200)의 도전층(220)에 도달하는 컨택트홀 내에 도전층(82)이 충전되어 있고, 이도전층(82)은 층간 절연층(72) 상에 형성된 배선층(80)과 접속되어 있다.
본 실시예의 반도체 집적 회로 장치에 따르면, 측벽 형상의 컨트롤 게이트(20, 30)는 1조(組)마다, 그 컨트롤 게이트(20, 30)와 연속하는 패드 형상의 공통 컨택트부(200)와 접속되어 있기 때문에, 컨트롤 게이트와의 전기적 접속을 확실하게 취할 수 있다. 즉, 본 발명의 컨트롤 게이트는 측벽 형상을 구비하고, 그 폭은 통상 0.1㎛보다 작으며, 따라서 이러한 컨트롤 게이트와의 전기적 접속을 확보하는 것은 중요한 과제가 된다. 본 실시예에서는, 컨트롤 게이트와의 전기적 컨택트를 상기한 공통 컨택트부에 의해 최소의 필요 면적을 확보할 수 있다.
(반도체 집적 회로 장치의 제조 방법)
다음으로, 도 3∼도 14를 참조하여, 본 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 각 단면도는 도 1의 A-A선을 따른 부분에 대응한다. 도 3∼도 14에 있어서, 도 1에 도시된 부분과 실질적으로 동일한 부분에는 동일한 부호를 붙여서 중복되는 설명은 생략한다.
(1) 도 3 및 도 4에 도시된 바와 같이, 우선 반도체 기판(10)의 표면에 LOCOS법 또는 트렌치 아이솔레이션법 등에 따라 소자 분리 영역(300)을 형성한다. 이어서, 깊은 N형의 제1 웰(10a) 및 제1 웰(10a)보다 얕은 P형의 제2 웰(10b)을 형성한다. 이어서, 비트선(60)을 위한 컨택트(210) (도 1 참조)를 형성하기 위한 컨택트용 불순물 확산층(400)을 반도체 기판(10) 내에 형성한다.
이어서, 반도체 기판(10) 표면에, 제1 게이트 절연층(12), 도핑된 폴리실리콘으로 이루어지는 워드 게이트층(140), 및 후의 CMP 공정에서의 스토퍼층(S100)을형성한다. 스토퍼층(S100)으로서는, 예를 들면 질화 실리콘층 등을 이용할 수 있다.
워드 게이트층(140) 및 스토퍼층(S100)의 적층체는, 도 4에 도시된 바와 같이, 개구부(160, 180)를 제외한 반도체 기판(10) 상에 전면적으로 형성된다. 개구부(160, 180)는, 후의 이온 주입에 의해서 불순물 확산층(16, 18)이 형성되는 영역에 거의 대응한다. 도 4에서의 A-A선은 도 1의 A-A선에 대응한다. 그리고, 후의 공정에서 개구부(160, 180)의 가장자리를 따라 사이드 절연층과 컨트롤 게이트가 형성된다.
(2) 도 5에 도시된 바와 같이, 워드 게이트층(140) 및 스토퍼층(S100)의 적층체가 형성된 반도체 기판(10) 상에 제1 산화 실리콘층(22a), 질화 실리콘층(22b), 및 제2 산화 실리콘층(22c)을 전면적으로 순차 퇴적시킨다. 제1 산화 실리콘층(22a)은, 예를 들면 열 산화법을 이용하여 성막할 수 있다. 질화 실리콘층(22b)은, 예를 들면 암모니아 분위기에 있어서 어닐링 처리한 후, CVD법 등에 의해 성막할 수 있다. 제2 산화 실리콘층(22c)은 CVD법, 예를 들면 고온 산화법을 이용하여 성막할 수 있다. 이들의 각 층을 성막한 후 어닐링 처리를 행하고, 각 층을 치밀화(緻密化)하는 것이 바람직하다.
이들 제1 산화 실리콘층(22a), 질화 실리콘층(22b), 및 제2 산화 실리콘층(22c)은 후의 패터닝에 의해, 도 2에 도시된 바와 같이, 컨트롤 게이트(20, 30)를 위한 제2 게이트 절연층(22) 및 사이드 절연층(24), 및 공통 컨택트부(200)의 절연층(210)을 구성한다.
(3) 도 6에 도시된 바와 같이, 도핑된 폴리실리콘층(20a, 30a)을, 제2 산화 실리콘층(22c) 상에 전면적으로 형성한다. 도핑된 폴리실리콘층(20a, 30a)은 후에 패터닝되어, 컨트롤 게이트(20, 30)를 구성하는 도전층(40) (도 1 참조) 및 공통 컨택트부(200)의 도전층(220) (도 2 참조)을 구성한다.
이어서, 공통 컨택트부가 형성되는 영역(200a) (이하, 「공통 컨택트부의 형성 영역」이라 함)에 레지스트층(R100)을 형성한다. 본 실시예에서, 이 레지스트층(R100)은 도 7에 도시된 바와 같이 공통 컨택트부의 형성 영역(200a)에 대응하는 위치에 형성된다.
(4) 도 8에 도시된 바와 같이, 도핑된 폴리실리콘층(20a)을 이방성 에칭에 의해 전면적으로 에칭함으로써, 제1 및 제2 컨트롤 게이트(20, 30) 및 공통 컨택트부를 위한 도전층(220a)을 형성한다. 즉, 이 공정에서는 워드 게이트층(140)의 개구부(160, 180) (도 4 참조)의 측면을 따라, 사이드 절연층(24)을 개재시킨 상태에서, 제2 게이트 절연층(22) 상에 측벽 형상의 컨트롤 게이트(20, 30)가 형성된다. 그리고, 이와 동시에, 레지스트층(R100)으로 마스크된 부분에는, 컨트롤 게이트(20, 30)와 연속하는, 공통 컨택트부를 위한 도전층(220a)이 형성된다. 이어서, 레지스트층(R100)은 용해 또는 애싱 등의 방법으로 제거된다.
(5) 도 9에 도시된 바와 같이, 불순물, 예를 들면 N형 불순물을 전면적으로 이온 주입함으로써, 제2 웰(10b) 내에 소스 영역 또는 드레인 영역을 구성하는 불순물 확산층(16, 18)을 형성한다. 또, 필요에 따라, 불순물 확산층(16, 18)을 형성하는 영역 상의 제2 절연층을 제거할 수 있다. 그리고, 불순물 확산층(16, 18)의 노출 부분에 티탄, 코발트 등의 실리사이드층을 형성할 수 있다.
(6) 도 10에 도시된 바와 같이, 제1, 제2 컨트롤 게이트(20, 30) 및 도전층(220a) 등이 형성된 반도체 기판(10) 상에 산화 실리콘, 질화 산화 실리콘 등의 절연층(70a)을 전면적으로 형성한다.
(7) 도 11에 도시된 바와 같이, 절연층(70a)을, CMP법을 이용하여, 스토퍼층(S100)이 노출될 때까지 평탄화를 행한다. 이 때, 워드 게이트층(140) 및 스토퍼층(S100)의 측면에 형성된 사이드 절연층(24)은 컨트롤 게이트(20, 30)보다 위로 돌출하는 상태로 남겨진다. 그리고, 컨트롤 게이트(20, 30)를 사이에 두고 대향하는 사이드 절연층(24, 24) 사이에는 매립 절연층(70)이 형성된다. 이러한 공정에 의해서, 제1, 제2 컨트롤 게이트(20, 30)가 매립 절연층(70)에 의해서 완전하게 덮혀짐과 동시에, 공통 컨택트부를 구성하는 도전층(220) 중 적어도 일부가 노출된다.
(8) 도 12에 도시된 바와 같이, 평탄화된 매립 절연층(70) 및 스토퍼층(S100)을 포함하는 적층체의 표면 전체에 질화 실리콘층 등의 절연층(230a)을 형성한다. 이어서, 도 13에 도시된 바와 같이, 공통 컨택트부의 형성 영역(200a)에 레지스트층(R200)을 형성하고, 이것을 마스크로 하여 절연층(230a)을 패터닝함으로써, 캡층(230)을 형성한다. 이어서, 레지스트층(R200)을 공지의 방법으로 제거한다.
(9) 도 14에 도시된 바와 같이, 도핑된 폴리실리콘층, 금속층, 또는 실리사이드 등의 합금층으로 이루어진 도전층을 형성한 후, 레지스트층(R300)을 형성하고, 상기 도전층을 패터닝함으로써 워드선(50)을 형성한다. 또한, 레지스트층(R300) 또는 워드선(50)이 금속층인 경우에는 이것을 마스크로 하여, 도핑된 폴리실리콘으로 이루어진 워드 게이트층(140)을 패터닝함으로써, 어레이 형상으로 배열된 워드 게이트(14)를 형성한다.
계속해서, 도 2에 도시된 바와 같이, 공지의 방법으로 층간 절연층(72)을 형성한 후, 공통 컨택트부(200)와 접속된 도전층(82) 및 배선층(80)을 형성한다.
이상의 공정에 의해, 도 1에 도시된 반도체 집적 회로 장치를 제조할 수 있다.
본 발명의 제조 방법에 따르면, 특별히 공정수를 증가시키지 않고, 측벽 형상의 컨트롤 게이트(20, 30)와 함께 공통 컨택트부(200)를 형성할 수 있다. 그리고, 공통 컨택트부(200)는 적어도 불순물 확산층(16, 18)의 폭에 가까운 사이즈를 가질 수 있고, 충분히 큰 컨택트 면적을 확보할 수 있다. 따라서, 본 발명에서는 충분한 컨택트 영역을 취하기 어려운 측벽 형상의 컨트롤 게이트(20, 30)에서도 공통 컨택트부(200)를 통해 확실한 전기적 접속을 취할 수 있다.
(변형예)
다음으로, 상기 실시예의 변형예에 대하여, 도 15를 참조하여 설명한다. 도 15는 상기 실시예의 공정 (3)에서의 평면도를 나타내고, 도 7에 상당한다. 도 15에 있어서, 도 7에 도시된 부분과 실질적으로 동일한 부분에는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 7에 도시된 예에서는, 공통 컨택트부의 형성 영역(200a)에 대응하는 부분에만 레지스트층(R100)을 형성한다. 이에 대하여, 도 15에 도시된 예에서는, 행 방향으로 복수 존재하는 공통 컨택트부의 형성 영역(200a) 상을 덮도록, 연속하는 레지스트층(R400)을 이용한다. 이러한 연속하는 레지스트층(R400)을 이용하는 것은, 도 7에 도시된 분리된 레지스트층(R100)을 이용하는 경우에 비하여, 리소그래피에서의 광의 근접 효과의 영향을 완화시킬 수 있고, 보다 정확한 패터닝을 할 수 있는 점에서 유리하다.
본 예의 경우, 공통 컨택트부의 형성 영역(200a) 이외의 부분에도 도핑된 폴리실리콘층(20a 또는 30a)이 남지만, 불필요한 부분은 상기 실시예의 공정 (9)에서 워드 게이트(14)를 패터닝할 때에, 캡층(230)을 마스크로 하여 동시에 제거할 수 있다.
이상, 본 발명의 실시예에 대하여 진술하였지만, 본 발명은 이에 한정되지 않고, 본 발명의 요지의 범위 내에서 여러 가지의 양태를 취할 수 있다. 예를 들면, 상기 실시예에서는 반도체층으로서 벌크 형상의 반도체 기판을 이용하였지만, SOI 기판의 반도체층을 이용해도 좋다.
따라서, 본 발명에서는 충분한 컨택트 영역을 취하기 어려운 측벽 형상의 컨트롤 게이트에서도 공통 컨택트부를 통해 확실한 전기적 접속을 취할 수 있다.
Claims (12)
- 불휘발성 반도체 기억 장치가 복수의 행 및 열에 격자 형상으로 배열된 메모리 셀 어레이를 갖는 반도체 집적 회로 장치에 있어서,상기 불휘발성 반도체 기억 장치는,반도체층 상에 제1 게이트 절연층을 개재하여 형성된 워드 게이트;상기 반도체층에 형성된, 소스 영역 또는 드레인 영역을 구성하는 불순물 확산층; 및상기 워드 게이트의 한쪽 측면 및 다른쪽 측면을 따라 각각 형성된, 측벽 형상의 제1 및 제2 컨트롤 게이트를 포함하고,상기 제1 컨트롤 게이트는, 상기 반도체층에 대하여 제2 게이트 절연층을 개재하고, 또한 상기 워드 게이트에 대하여 사이드 절연층을 개재하여 배치되고,상기 제2 컨트롤 게이트는, 상기 반도체층에 대하여 제2 게이트 절연층을 개재하고, 또한 상기 워드 게이트에 대하여 사이드 절연층을 개재하여 배치되며,상기 제1 및 제2 컨트롤 게이트는 각각 제1 방향으로 연속하여 배치되고,상기 제1 방향과 교차하는 제2 방향에 대하여 이웃하는 1조(組)의 제1 및 제2 컨트롤 게이트는 공통 컨택트부에 접속되는 반도체 집적 회로 장치.
- 제1항에 있어서,상기 컨트롤 게이트는, 상기 불순물 확산층이 연장되는 방향과 동일한 방향으로 연속하는 도전층으로 구성되는 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 공통 컨택트부는 상기 제1 및 제2 컨트롤 게이트와 연속하고, 또한 동일한 재질의 도전층을 갖는 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 공통 컨택트부는, 상기 반도체층 상에 형성된 절연층, 상기 절연층 상에 형성된 도전층, 및 상기 도전층 상에 형성된 캡층을 갖는 반도체 집적 회로 장치.
- 제4항에 있어서,상기 절연층은, 제1 산화 실리콘층, 질화 실리콘층, 및 제2 산화 실리콘층의 적층체로 이루어지는 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 워드 게이트와 상기 컨트롤 게이트와의 사이에 위치하는 상기 사이드 절연층은, 그 상단이 상기 반도체층에 대하여 상기 컨트롤 게이트보다 위에 위치하는 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,이웃하는 상기 제1 및 제2 컨트롤 게이트는 매립 절연층에 의해 덮혀지고, 상기 매립 절연층은 상기 제1 및 제2 컨트롤 게이트에 접하도록 배치된, 대향하는 2개의 상기 사이드 절연층의 상호간에 형성된 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 공통 컨택트부는 상기 불순물 확산층의 단부에 인접하여 형성된 반도체 집적 회로 장치.
- 제8항에 있어서,상기 공통 컨택트부는, 복수 배열된 상기 불순물 확산층에 대하여, 상기 불순물 확산층의 한쪽 측의 단부와 다른쪽 측의 단부에 교대로 설치된 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 메모리 셀 어레이는 복수의 블럭으로 분할되고, 상기 제1 방향에 이웃하는 블럭의 상기 불순물 확산층은 상기 반도체층 내에 형성된 컨택트용 불순물 확산층을 통해 접속되는 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 제2 게이트 절연층은, 제1 산화 실리콘층, 질화 실리콘층, 및 제2 산화 실리콘층의 적층체로 이루어지는 반도체 집적 회로 장치.
- 제1항 또는 제2항에 있어서,상기 사이드 절연층은, 제1 산화 실리콘층, 질화 실리콘층, 및 제2 산화 실리콘층으로 이루어지는 반도체 집적 회로 장치.
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