KR19990068126A - Variable delay circuit - Google Patents
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Abstract
가변 지연 회로는 병렬로 접속된 복수의 스위치 가능한 저항소자를 포함하며 상기 복수의 저항소자를 통하여 입력신호를 지연시켜서 출력신호를 얻는 지연소자와 상기 복수의 저항요소에 스위칭 제어신호를 선택적으로 송출하는 지연시간 제어부로부터 구성되어 있으며, 지연시간 제어부로부터의 제어신호에 의해 전기 저항소자의 ON/OFF 상태를 변화시킴으로써 상기 입력신호의 상승에지 또는 하강에지의 지연시간은 제어되고 상기 저항소자의 저항값을 변화하는 것을 특징으로 한다.The variable delay circuit includes a plurality of switchable resistor elements connected in parallel and selectively transmits a switching control signal to the delay element and the plurality of resistance elements, which delay an input signal through the plurality of resistance elements to obtain an output signal. And a delay time of the rising edge or falling edge of the input signal is controlled by changing the ON / OFF state of the electrical resistance element by the control signal from the delay time control portion. It is characterized by changing.
Description
본 발명은 가변 지연 회로에 관한 것이며, 보다 구체적으로는 제조된 후에 입력 신호의 상승 및 하강 에지 (edge)에 대한 지연 시간이 조정될 수 있는 지연 회로에 관한 것이다.The present invention relates to a variable delay circuit, and more particularly, to a delay circuit in which delay times for rising and falling edges of an input signal can be adjusted after fabrication.
종래의 반도체 집적회로에서는 내부 신호의 스큐 (skew) (타이밍 또는 위상의 차이) 조정에 사용되는 지연 소자는, 도 1a에 도시된 바와 같이, 용량소자가 인버터의 출력단자에 추가되거나 스위치되어, 다음 단까지 정보전달시간을 변화시켜서 지연을 얻는 것을 특징으로 하는 형태, 도 1b에 도시된 바와 같이, FET의 도통 상태가 제어되어, 상기 FET의 저항값에 의해 지연을 얻는 것을 특징으로 하는 형태, 및 도 1c에 도시된 바와 같이, FET를 종속적으로 접속하여, 인버터의 드라이브 능력을 감소시키고 상기 전단에의 부하를 증가시키는 것에 의해 다음 단까지 정보전달 시간을 지연시켜서 지연을 얻는 것을 특징으로 하는 형태 등이 있다.In a conventional semiconductor integrated circuit, a delay element used to adjust skew (timing or phase difference) of an internal signal is, as shown in FIG. 1A, when a capacitor is added or switched to an output terminal of an inverter. Characterized in that the delay is obtained by varying the information transfer time up to the stage, the conduction state of the FET is controlled as shown in Fig. 1B, and the delay is obtained by the resistance value of the FET, and As shown in Fig. 1C, the FET is cascaded to reduce the drive capability of the inverter and increase the load on the front end to delay the information transfer time to the next stage to obtain a delay. There is this.
하지만, 앞서 언급한 상기 3개의 회로에서는, 제조 시의 지연소자에서의 변화 및 제조 후의 상기 지연시간의 조정의 어려움으로 인해 설계시의 지연값을 항상 실현할 수 있는 것은 아니다. 추가적으로, 상기 동일 소자에 대한 입력신호의 상승 및 하강에지에 대한 지연시간의 조정에 대해서 고려되어 있지 않다.However, in the above-mentioned three circuits, the delay value at the time of design cannot always be realized due to the change in the delay element at the time of manufacture and the difficulty of adjusting the delay time after the time of manufacture. In addition, adjustment of the delay time for rising and falling edges of the input signal to the same device is not considered.
앞서 언급한 상기 종래기술의 문제점을 고려하면, 본 발명의 목적은 제조 후의 지연시간의 조정 및 입력신호의 상승 및 하강에지에 대한 지연시간의 조정이 가능한 지연회로를 제공하는 것이다.In view of the above-mentioned problems of the prior art, an object of the present invention is to provide a delay circuit capable of adjusting the delay time after manufacture and adjusting the delay time for rising and falling edges of the input signal.
도 1a, 1b 및 1c 은 상이한 종래의 가변 지연 회로의 구성를 도시하는 전기회로도이다.1A, 1B and 1C are electrical circuit diagrams showing the configuration of different conventional variable delay circuits.
도 2 는 제 1 실시예의 구성을 도시하는 전기회로도이다.Fig. 2 is an electric circuit diagram showing the construction of the first embodiment.
도 3 은 제 2 실시예의 구성을 도시하는 전기회로도이다.3 is an electric circuit diagram showing the construction of the second embodiment.
도 4a 및 4b 는 상기 제 2 실시예의 일부 구성에 대한 상이한 변형예를 도시하는 전기회로도이다.4A and 4B are electric circuit diagrams showing different modifications to some configurations of the second embodiment.
도 5a 및 5b는 상기 제 2 실시예의 일부 구성에 대한 또 다른 상이한 변형예를 도시하는 전기회로도이다.5A and 5B are electric circuit diagrams showing yet another different modification of some configurations of the second embodiment.
도 6 은 제 3 실시예의 구성을 도시하는 전기회로도이다.Fig. 6 is an electric circuit diagram showing the construction of the third embodiment.
도 7 은 상기 제 3 실시예에 대한 변형예의 구성을 도시하는 전기회로도이다.7 is an electric circuit diagram showing a configuration of a modification to the third embodiment.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 11 : 지연시간 제어부10, 11: delay time control unit
12 : 인버터12: inverter
H : 입력신호의 상승에지 경우의 지연소자H: delay element in case of rising edge of input signal
L : 입력신호의 하강에지 경우의 지연소자L: Delay element in case of falling edge of input signal
R : 스위치 가능한 FET 등으로 구성된 저항소자R: Resistive element consisting of switchable FET
앞서 언급한 상기의 목적을 이루기 위하여, 본 발명에 따르면, 병렬로 접속된 스위치 가능한 복수의 저항소자를 포함하며, 입력 신호를 지연시켜서 출력 신호를 얻는 저항소자와, 상기 복수의 저항소자에 스위칭 제어신호를 선택적으로 송출하는 지연시간 제어부로 구성되며, 상기 지연시간 제어부로부터의 제어신호에 의해 상기 저항소자의 ON/OFF 상태를 제어하여 상기 저항소자의 저항값을 변화시킴으로써 입력신호의 상승에지 및 하강에지의 지연시간이 각각 제어될 수 있는 것을 특징으로 하는 가변 지연 회로가 제공된다.In order to achieve the above-mentioned object, according to the present invention, a switch comprising a plurality of switchable resistance elements connected in parallel, the resistance element to delay the input signal to obtain an output signal, and switching control to the plurality of resistance elements And a delay time controller for selectively transmitting a signal, and controlling the ON / OFF state of the resistance element by a control signal from the delay time controller to change the resistance value of the resistance element, thereby increasing and decreasing the input signal. A variable delay circuit is provided wherein the delay times of the edges can be controlled respectively.
상기 지연시간 제어부로부터의 제어신호에 의해 상기 저항 소자가 선택적으로 ON 또는 OFF된다. 이 상태 동안 입력신호 (IN)가 입력된 경우, 상기 입력신호 (IN) 및 출력 신호(OUT) 사이의 지연시간은, 상기 ON 상태인 ON/OFF 중 임의로 스위치 가능한 저항소자 (R1,n+1, R1,n+2, R1,2n 및 R2,1, R2,2, R2,n)의 저항값에 따라 얻어지며, 상기 입력의 하강에지에 대한 지연시간은 상기 ON 상태인 ON/OFF 중 임의로 스위치 가능한 저항소자 (R1,1, R1,2, R1,n 및 R2,n+1, R2,n+2, R2,2n) 의 저항값에 따라 얻어진다.The resistance element is selectively turned on or off by a control signal from the delay time controller. When the input signal IN is input during this state, the delay time between the input signal IN and the output signal OUT is the resistance element R1, n + 1 that can be arbitrarily switched among ON / OFF in the ON state. , R1, n + 2, R1,2n and R2,1, R2,2, It is obtained according to the resistance value of R2, n, and the delay time for the falling edge of the input is the resistance element (R1,1, R1,2, R1, n and R2, n + 1, R2, n + 2, It is obtained according to the resistance value of R2, 2n).
따라서, 병렬로 접속된 상기 저항 소자의 저항값은 입력된 신호의 상승에지 및 하강에지에 대한 임의의 지연시간을 얻는 것이 가능한 상기 지연시간 제어부로 상기 저항소자를 ON/OFF 스위치하는 것에 의해 제어된다.Accordingly, the resistance value of the resistance elements connected in parallel is controlled by switching the resistance elements ON / OFF with the delay time control unit capable of obtaining an arbitrary delay time for the rising edge and the falling edge of the input signal. .
본 발명에 따르면, 상승에지에 대해서만, 하강에지에 대해서만, 또는 상기 상승에지 및 상기 하강에지 양자에 대해서 입력된 신호의 지연시간을 변화하는 것이 가능하다.According to the present invention, it is possible to change the delay time of the input signal only for the rising edge, only for the falling edge, or for both the rising edge and the falling edge.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.
도 2는 제 1 실시예의 구성를 도시하는 전기회로도이다. 본 발명의 상기 제 1 실시예의 가변 지연 회로는 도 2에 도시된 바와 같이 2단 직렬 접속된 지연소자 (L1, H1 및 L2, H2)를 포함한다.Fig. 2 is an electric circuit diagram showing the construction of the first embodiment. The variable delay circuit of the first embodiment of the present invention includes delay stages L1, H1 and L2, H2 connected in series as shown in FIG.
P-채널 FET (P1)의 드레인이 병렬 접속된 스위치 가능한 P-채널 FET로부터 형성되는 지연소자 (L1) (저항 소자 R1,1, R1,2, R1,n으로 구성)의 소스에 접속되어 있는 동안, P-채널 FET (P1) 및 N-채널 FET (N1)의 CMOS 게이트가 입력단자 (IN)에 접속되며, P-채널 FET (P1)의 소스는 양의 전원단자에 접속된다. N-채널 FET (N1)의 소스는 음의 전원단자에 접속되며, N-채널 FET (N1)의 드레인은 병렬 접속된 스위치 가능한 N-채널 FET로부터 형성된 지연소자 (H1) (저항 소자 R1,n+1, R1,n+2, R1,2n로 구성)의 소스에 접속된다. 지연소자 (L1 및 H1)의 드레인은 P-채널 FET (P2) 및 N-채널 FET (N2)의 CMOS 게이트에 접속된다.A delay element L1 in which the drain of the P-channel FET P1 is formed from a switchable P-channel FET connected in parallel (resistance elements R1,1, R1,2, While connected to the source of R1, n, the CMOS gates of the P-channel FET P1 and the N-channel FET N1 are connected to the input terminal IN, and the P-channel FET P1 The source is connected to the positive power supply terminal. The source of the N-channel FET N1 is connected to a negative power supply terminal, and the drain of the N-channel FET N1 is a delay element H1 formed from a switchable N-channel FET connected in parallel (resistance element R1, n +1, R1, n + 2, And a source of R1, 2n. The drains of the delay elements L1 and H1 are connected to the CMOS gates of the P-channel FET P2 and the N-channel FET N2.
P-채널 FET (P2)의 드레인은 병렬 접속된 스위치 가능한 N-채널 FET로부터 형성된 지연소자 (H2) (저항 소자 R2,1, R2,2, ,R2,n으로 구성)의 소스에 접속되며, P-채널 FET (P2)의 소스는 상기 양의 전원단자에 접속된다. N-채널 FET (N2)의 드레인은 병렬 접속된 스위치 가능한 P-채널 FET로부터 형성된 지연소자 (L2) (저항소자 R2,n+1, R2,n+2, R2,2n으로 구성)의 소스에 접속되며, N-채널 FET (N2)의 소스는 상기 음의 전원단자에 접속된다. 지연소자 (L2 및 H2)의 드레인은 출력 단자 (OUT)에 접속된다.The drain of the P-channel FET P2 is a delay element H2 formed from a switchable N-channel FET connected in parallel (resistance elements R2,1, R2,2, And a source of the P-channel FET P2 are connected to the positive power supply terminal. The drain of the N-channel FET N2 is a delay element L2 formed from a switchable P-channel FET connected in parallel (resistors R2, n + 1, R2, n + 2, The source of the N-channel FET N2 is connected to the negative power supply terminal. The drains of the delay elements L2 and H2 are connected to the output terminal OUT.
입력신호 (IN)의 상승에지 및 하강에지에 대하여 지연시간을 설정하기 위한 제어신호 (HDLYi 및 LDLYi (1in)) 가 지연시간 제어부 (10)로부터 지연소자 (L1, H1, L2 및 H2)에 출력된다. 상승에지에 대한 제어신호 (HDLYi)는 각 저항소자 (R1,n+i)에 접속되어, 제어신호 (HDLYi)를 인버터 (12)에 의해 역상으로 반전하여 얻은 제어신호는 각 저항소자 (R2,i)에 접속된다. 한편, 하강에지에 대한 제어신호 (LDLYi)는 각 저항소자 (R2,n+i)에 접속되며, 제어신호 (LDLYi)를 인버터(12)에 의해 역상으로 반전하여 얻은 제어신호는 각 저항소자 (R1, i)에 접속된다.Control signals (HDLYi and LDLYi (1) for setting delay time for rising edge and falling edge of input signal (IN) i n)) is output from the delay time control unit 10 to the delay elements L1, H1, L2 and H2. The control signal HDLYi for the rising edge is connected to each resistor element R1, n + i, and the control signal obtained by inverting the control signal HDLYi in the reverse phase by the inverter 12 is connected to each resistor element R2, i). On the other hand, the control signal LDLYi for the falling edge is connected to each resistor element R2, n + i, and the control signal obtained by inverting the control signal LDLYi in the reverse phase by the inverter 12 is connected to each resistor element ( R1, i).
입력신호 (IN)의 상승에지에 대한 지연시간은 병렬 접속된 N-채널 FET (H1) 및 N-채널 FET (N1)과 병렬 접속된 P-채널 FET (H2) 및 P-채널 FET (P2)에 의하여 제어되며, 입력신호(IN)의 하강에지에 대한 지연시간은 병렬접속된 P-채널 FET (L1) 및 P-채널 FET (P1)과 병렬 접속된 N-채널 FET (L2) 및 N-채널 FET (N2)에 의하여 제어된다. 입력신호 (IN)의 상승에지 및 하강에지 각각에 대한 지연시간을 설정하는 최대 가능 방법은 2n-1의 방법에 의하여 표현된다.The delay time for the rising edge of the input signal IN is the P-channel FET H2 and P-channel FET P2 connected in parallel with the N-channel FET H1 and N-channel FET N1 connected in parallel. The delay time for the falling edge of the input signal IN is controlled by the P-channel FET L1 and the N-channel FET L2 and N- connected in parallel with the P-channel FET P1. Controlled by the channel FET N2. The maximum possible method of setting the delay time for each of the rising edge and falling edge of the input signal IN is represented by the method of 2 n -1.
여기서, 상기 제 1 실시예의 지연시간 제어를 설명한다.Here, the delay time control of the first embodiment will be described.
입력신호 (IN)의 상승에지에 대한 지연시간이 설정되는 경우, 지연시간 제어부 (10)에 의한 상승에지에 대한 상기 지연시간의 설정에 따라, 상기 제어신호 (HDLY)로부터 임의로 선택된 신호는 하이/로우 (High/Low)로 되고, 상기 신호에 접속된 FET (H1 및 H2) 중의 FET가 ON 또는 OFF 되어, ON 상태에 있는 FET의 저항값과 일치하는 FET (H1 및 H2)의 저항값으로 인해, 상기 입력의 상승에지에 대한 최대 2n-1에 의해 도시된 방법으로 지연시간을 제어하는 것이 가능하다. 여기에서, 최대 2n-1정도는, n개의 저항소자가 ON 또는 OFF가 되는 2개 상태에서의 2n개의 조합으로부터, 모든 소자가 OFF 되는 경우의 한개의 경우를 감하여 얻은 수를 의미한다.When the delay time for the rising edge of the input signal IN is set, according to the setting of the delay time for the rising edge by the delay time controller 10, a signal arbitrarily selected from the control signal HDLY is high / high. Due to the resistance value of the FETs H1 and H2 that are high and low, and that the FETs in the FETs H1 and H2 connected to the signal are turned on or off, matching the resistance value of the FET in the ON state. It is possible to control the delay time in the manner shown by the maximum 2 n −1 for the rising edge of the input. Here, the maximum of about 2 n −1 means the number obtained by subtracting one case of turning off all the elements from the combination of 2 n in two states where the n resistance elements are turned on or off.
입력신호 (IN)의 하강에지에 대한 지연시간이 설정되는 경우, 지연시간 제어부 (10)에 의한 상기 하강에지에 대한 지연시간의 설정에 따라, 상기 제어신호 (HDLY)로부터 임의로 선택된 신호는 하이/로우로 되고, 상기 신호에 접속된 FET (L1 및 L2) 중의 FET가 ON 또는 OFF 되어, 상기 ON 상태에 있는 FET의 저항값과 일치하는 FET (L1 및 L2)의 저항값에 의해, 상기 입력의 하강에지에 대한 최대 2n-1에 의해 도시된 방법으로 지연시간을 제어하는 것이 가능하다.When the delay time for the falling edge of the input signal IN is set, according to the setting of the delay time for the falling edge by the delay time controller 10, a signal arbitrarily selected from the control signal HDLY is high / low. Low and the FETs in the FETs L1 and L2 connected to the signal are turned on or off, and the resistance value of the FETs L1 and L2 that matches the resistance value of the FET in the ON state causes the It is possible to control the delay time in the manner shown by the maximum 2 n −1 for the falling edge.
또, 앞서 언급한 두가지 경우를 동시에 설정한 것에 의해, 입력신호 (IN)의 상승에지 및 하강에지에 대한 지연시간의 제어는 동시에 실시되는 것이 가능하다.In addition, by setting the above two cases simultaneously, it is possible to simultaneously control the delay time for the rising edge and falling edge of the input signal IN.
이하, 본 발명의 제 2 실시예를 설명한다.Hereinafter, a second embodiment of the present invention will be described.
도 3은 상기 제 2 실시예의 구성을 도시하는 전기회로도이며, 도 4a 및 4b는 상기 제 2 실시예의 일부 구성에 대한 다른 변형예를 도시하는 도면이며, 도 5a 및 5b는 상기 제 2 실시예의 일부 구성에 대한 또 다른 변형예를 도시하는 도면이다.FIG. 3 is an electric circuit diagram showing the configuration of the second embodiment, and FIGS. 4A and 4B are views showing another modification to some components of the second embodiment, and FIGS. 5A and 5B are a part of the second embodiment. It is a figure which shows the further modification of a structure.
본 실시예에서, 도 2의 상기 제 1 실시예에서 병렬접속된 FET가 다른 스위치 가능한 저항소자로써 대치된 것이다. 본 발명은 P-채널 FET로부터 형성된 저항 소자 (R1,1 내지 R1,n 및 R2,1 내지 R2,n)와 N-채널 FET로부터 형성된 저항소자 (R1,n+1 내지 R1,2n 및 R2,n+1 내지 R2,2n)를 포함하며, P-채널 FET으로부터 형성된 각 저항소자는 도 4a에 도시한 바와 같이 직렬로 접속된 복수의 P-채널 FET, 또는 도 4b에 도시한 바와 같이 병렬로 접속된 복수의 P-채널 FET를 포함한다. 이것은 또한 각각의 저항소자가 N-채널 FET로부터 형성된 경우에도 적용된다.In this embodiment, the FETs connected in parallel in the first embodiment of FIG. 2 are replaced with other switchable resistance elements. The present invention relates to resistive elements (R1,1 to R1, n and R2,1 to R2, n) formed from P-channel FETs and resistive elements (R1, n + 1 to R1,2n and R2, n < 1 > to R2, 2n), wherein each resistor formed from the P-channel FET is a plurality of P-channel FETs connected in series as shown in Fig. 4A, or in parallel as shown in Fig. 4B. It includes a plurality of P-channel FETs connected. This also applies when each resistive element is formed from an N-channel FET.
도 2의 상기 제 1 실시예와 같이, 본 실시예는 입력 신호 (IN)의 상승에지 및 하강에지에 대한 지연량을 최대설정 2n-1에 의하여 제어할 수 있다.As in the first embodiment of FIG. 2, the present embodiment may control the delay amount of the rising edge and the falling edge of the input signal IN by the maximum setting 2 n −1.
상기 최대 2n-1 지연양 설정은 또한 병렬로 접속 FET가 CMOS 게이트 (P1 또는 N1)를 통하지 않고 직접 상기 양의 전원측에 접속된 것을 특징으로 하는 도 5a에 도시된 바와 같은 구성 또는 상기 양의 전원측 또는 상기 음의 전원에 접속된 FET가 CMOS 게이트를 통하거나 상기 양의 전원측 또는 상기 음의 전원측에 접속된 FET가 CMOS 게이트를 통하지 않고 조합되는 것을 특징으로 하는 도 5b에 도시된 바와 같은 구성에 의하여 얻어질 수 있다.The maximum 2 n −1 delay amount setting is also configured as shown in FIG. 5A or in which the connecting FET is connected directly to the positive power supply side without going through a CMOS gate (P1 or N1) in parallel. The FET connected to the power supply side or the negative power supply is combined through the CMOS gate or the FET connected to the positive power supply side or the negative power supply side is combined without passing through the CMOS gate. Can be obtained by
이하, 본 발명의 제 3 실시예를 설명한다.Hereinafter, a third embodiment of the present invention will be described.
도 6은 상기 제 3 실시예의 구성을 도시하는 전기회로도이고, 도 7은 상기 제 3 실시예의 변형예의 구성을 도시하는 전기회로도이다.6 is an electric circuit diagram showing the configuration of the third embodiment, and FIG. 7 is an electric circuit diagram showing the configuration of a modification of the third embodiment.
상기 제 2 실시예에서 FET (H1 및 H2) 및 FET (L1 및 L2)에의 상기 제어 신호가 역상을 가지고 있는 동안 (도 3), 본 발명에서는, 제어 신호수가 증가되어 상기 역상의 제어신호를 사용하지 않고 FET (H1 및 H2) 및 FET (L1 및 L2)는 상기 동상신호로써 개별적으로 제어될 수 있다. 결과적으로, FET (H1 및 H2) 및 FET (L1 및 L2)에서 상기 저항 소자는 N-채널 FET 또는 P-채널 FET로부터만 형성될 수 있다.While the control signals to the FETs H1 and H2 and FETs L1 and L2 have a reverse phase in the second embodiment (Fig. 3), in the present invention, the number of control signals is increased to use the control signals of the reverse phase. Without doing so, the FETs H1 and H2 and the FETs L1 and L2 can be individually controlled with the in phase signal. As a result, in FETs H1 and H2 and FETs L1 and L2, the resistive element can be formed only from N-channel FETs or P-channel FETs.
본 실시예에서는, 입력신호 (IN)의 각 상승에지 및 하강에지에 대한 지연양이 전단에서 최대설정 2n-1 및 후단에서 최대설정 2n-1에 의해 제어될 수 있기 때문에, 본 실시예의 2단 구성이 사용될 경우는, 최대설정 (2n-1) x (2n-1)에 의한 지연제어가 가능하다.In this embodiment, since the delay amount for each rising edge and falling edge of the input signal (IN) can be controlled by the maximum setting 2 n -1 2 n -1 at the maximum setting and the rear end from the front end, the present embodiment When a two-stage configuration is used, delay control by the maximum setting (2 n -1) x (2 n -1) is possible.
도 7은, FET (H1 및 H2)에서 스위치에 사용되는 FET 및 FET (L1 및 L2)에서 스위치에 사용되는 FET를 각각 동일한 채널 형태의 FET로 사용하는 것에 의해 제어신호수를 감소시키는 변형예를 도시한다. 본 변형예에 있어서도, 상기 최대 지연양 설정 2n-1 에 의한 지연제어가 가능하다.Fig. 7 shows a modification in which the number of control signals is reduced by using FETs used for switches in FETs H1 and H2 and FETs used for switches in FETs L1 and L2 as FETs of the same channel type, respectively. do. Also in this modification, delay control by the maximum delay amount setting 2 n -1 is possible.
이상, 상기 지연소자가 2단 직렬 접속된 실시예를 설명하였지만, 본 발명은 2단 접속에 한정되지 않고, 1단 지연소자 또는 3단 이상의 지연소자로도 실시될 수 있다.Although the embodiment in which the delay elements are connected in two stages in series has been described, the present invention is not limited to the two stage connections, and may be implemented as a single stage delay element or a delay element of three or more stages.
본 발명에 의하면, 제조후에 지연시간을 조정하는 것이 가능하고, 입력신호의 상승 또는 하강에지에 대한 지연시간의 조정이 가능하게 된다.According to the present invention, it is possible to adjust the delay time after manufacture and to adjust the delay time with respect to the rising or falling edge of the input signal.
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Applications Claiming Priority (2)
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