KR100422595B1

KR100422595B1 - 저전력 ｔｆｔｌｃｄ 소스 구동 장치

Info

Publication number: KR100422595B1
Application number: KR10-2002-0021458A
Authority: KR
Inventors: 차유진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-04-19
Filing date: 2002-04-19
Publication date: 2004-03-12
Also published as: KR20030083075A

Abstract

본 발명의 저전력 ＴＦＴＬＣＤ 소스 구동 장치는 입력 데이터를 분석하여 구동 회로의 구동력을 LCD 패널 부하에 따라 가변적으로 변화시킴으로써, 전류 소모를 감소시키는 저전력 ＴＦＴＬＣＤ 소스 구동 장치를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, VDD와 VSS사이에 직렬로 연결된 복수개의 저항을 구비하고, 이를 통하여 복수개의 단계로 전압을 생성하는 전압 분배 수단; 복수개의 증폭기를 구비하고, 상기 전압 분배 수단으로부터 상기 복수개의 단계 전압을 입력 받으며, 파워 조정 신호를 입력받고, 상기 파워 조정 신호에 따라 상기 복수개의 단계 전압에 의한 복수개의 구동 신호를 출력하는 구동 수단; 복수개의 디코더를 구비하고, 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아 이를 선택 신호로 하여 VDD, 상기 구동 수단에서 출력한 복수개의 단계 전압 및 VSS 중 하나를 선택하여 출력하는 디코딩 수단; 및 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아, 상기 복수개의 복수 비트를 갖는 디지털 데이터 중 어느 데이터 값을 갖는 디지털 데이터의 갯수가 전체 디지털 데이터의 갯수의 절반을 초과하는 경우에는 상기 데이터 값을 출력하는 증폭기 이외의 증폭기의 파워를 감소하는 상기 파워 조정 신호를 상기 구동 수단으로 출력하는 데이터 분석 수단을 포함한다.

Description

저전력 ＴＦＴＬＣＤ 소스 구동 장치{LOW POWER TFT LCD SOURCE DRIVER}

본 발명은 저전력 ＴＦＴＬＣＤ 소스 구동 장치에 관한 것으로, 특히, 커패시터 및 저항으로 구성된 부하를 구동하는 아날로그 버퍼 구동 회로에 적용되는 저전력 ＴＦＴＬＣＤ 소스 구동 장치에 관한 것이다.

일반적으로, 박막 트랜지스터 액정 표시 장치(Thin Film Transistor Liquid Crystal Display; 이하 TFT LCD)는, 능동 매트릭스형 액정의 하나로서, 액정 표시 장치(LCD)의 화소를 박막 트랜지스터(TFT)로 제어한다. 이는 음극선관(CRT)에 비해 화면의 흐트러짐이 없고 콘트라스트, 계조(階調) 표시, 응답 속도 등에서 CRT에 뒤지지 않는다. 다만, 유리 기판상에 수십만 개의 미세한 트랜지스터를 형성하기 위해서는 고도의 제조 기술이 필요하므로 불량률이 높아서 TFT 액정 표시 장치의 가격을 올리는 요인이 되었으나 제조 기술의 발달과 제조 비용의 감소에 따라 컴퓨터용 표시 장치에는 LCD 채용이 보편화되었다. 최근에는, 13.3인치형 또는 14.5인치형의 액정 패널이 등장, 탁상형 PC용의 LCD로서 인기를 누리고 있으며, 여러 개의액정 패널을 적당히 배열함으로써 40인치 이상의 대화면 LCD도 제작할 수 있게 되었다. 한편, 폴리실리콘을 사용한 PTFT 액정 표시 장치가 개발되었는데 이는 화소를 제어하는 트랜지스터의 크기를 작게 할 수 있는 장점이 있으며, 간극률을 올림에 따라 넓은 시야각을 확보할 수 있고, 선명한 표시를 기대할 수 있다. 또한, 표시 장치와 주변 회로를 같은 기판에 형성할 수 있으므로 소형화·저가격화를 달성할 수 있다. 여기서, ＴＦＴＬＣＤ 패널을 구동하는 소스 구동 회로에서 아날로그 회로의 소비 전류량은, 이 값이 작으면 작을수록 제품 경쟁력이 높아지게 되므로 회로 설계에 있어서 매우 중요한 항목 중의 하나이다.

이하, 종래의 기술에 있어서의 ＴＦＴＬＣＤ 소스 구동 장치에 관하여 도 1 및 도 2를 참조하여 설명한다.

도 1은 종래의 ＴＦＴＬＣＤ 소스 구동 장치를 나타낸 블록도로서, 이러한 종래의 장치는, VDD와 VSS사이에 직렬로 연결되어 복수개의 단계로 전압(VDD, V1,V2, ... V62, VSS)을 생성하는 복수개의 저항을 포함하는 저항열(110)과, 상기 복수개의 단계 전압을 입력 받아 구동 신호를 출력하는 복수개의 증폭기를 포함하는 구동부(120)와, 복수개의 비트를 갖는 디지털 데이터를 입력받아 이를 선택 신호로 하여 VDD, 구동부(120)에서 출력한 복수개의 단계 전압 및 VSS 중 하나를 선택하여 LCD 패널로 출력하는 복수개의 디코더를 포함하는 디코딩부(130)를 포함한다.

도 2는 종래의 ＴＦＴＬＣＤ 소스 구동 장치의 구동부(120) 내에 장착된 증폭기를 나타낸 회로도로서, 이러한 증폭기는, 소스 단자는 접지되고, 게이트 단자는 바이어스 신호를 입력받으며, 드레인 단자는 제2 NMOS 트랜지스터(N202)의 소스 단자와 연결되는 동시에 제3 NMOS 트랜지스터(N203)의 소스 단자에 연결되는 제1 NMOS 트랜지스터(N201)와, 소스 단자는 제1 NMOS 트랜지스터(N201)의 드레인 단자에 연결되고, 게이트 단자로 부신호 입력을 받으며, 드레인 단자는 제6 PMOS 트랜지스터(P206)의 소스 단자와 연결된 동시에 제8 PMOS 트랜지스터(P208)의 드레인 단자에 연결된 제2 NMOS 트랜지스터(N202)와, 소스 단자는 제1 NMOS 트랜지스터(N201)의 드레인 단자에 연결되고, 게이트 단자로 정신호 입력을 받으며, 드레인 단자는 제7 PMOS 트랜지스터(P207)의 소스 단자와 연결된 동시에 제9 PMOS 트랜지스터(P209)의 드레인 단자에 연결된 제3 NMOS 트랜지스터(N203)와, 소스 단자는 접지되고, 게이트 단자는 제5 NMOS 트랜지스터(N205)의 게이트 단자에 연결되고, 드레인 단자는 제1 PMOS 트랜지스터(P201)의 드레인 단자에 연결된 동시에 제6 NMOS 트랜지스터(N206)의 소스 단자에 연결된 제4 NMOS 트랜지스터(N204)와, 소스 단자는 접지되고, 게이트 단자는 제4 NMOS 트랜지스터(N204)의 게이트 단자에 연결되고, 드레인 단자는 제2 PMOS 트랜지스터(P202)의 드레인 단자에 연결된 동시에 제7 NMOS 트랜지스터(N207)의 소스 단자에 연결된 제5 NMOS 트랜지스터(N205)와, 드레인 단자는 제4 NMOS 트랜지스터(N204)의 드레인 단자에 연결되고, 게이트 단자는 부신호 입력 단자에 연결되며, 소스 단자는 제3 PMOS 트랜지스터(P203)의 드레인 단자에 연결되는 동시에 제2 PMOS 트랜지스터(P202)의 소스 단자에 연결되는 제1 PMOS 트랜지스터(P201)와, 드레인 단자는 제5 NMOS 트랜지스터(N205)의 드레인 단자에 연결되고, 게이트 단자는 정신호 입력 단자에 연결되며, 소스 단자는 제3 PMOS 트랜지스터(P203)의 드레인 단자에 연결되는 동시에 제1 PMOS 트랜지스터(P201)의 소스 단자에 연결되는 제2 PMOS 트랜지스터(P202)와, 드레인 단자는 제1 PMOS 트랜지스터(P201)의 소스 단자에 연결되는 동시에 제2 PMOS 트랜지스터(P202)의 소스 단자에 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 소스 단자는 VDD에 연결되는 제3 PMOS 트랜지스터(P203)와, 소스 단자는 제4 NMOS 트랜지스터(N204)의 드레인 단자와 연결된 동시에 제1 PMOS 트랜지스터(P201)의 드레인 단자에 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 드레인 단자는 제4 NMOS 트랜지스터(N204)의 게이트 단자와 연결되는 제6 NMOS 트랜지스터(N206)와, 소스 단자는 제2 PMOS 트랜지스터(P202)의 드레인 단자에 연결되는 동시에 제5 NMOS 트랜지스터(N205)의 드레인 단자에 연결되고, 게이트 단자는 제6 NMOS 트랜지스터(N206)의 게이트 단자와 연결되며, 드레인 단자는 제9 NMOS 트랜지스터(N209)의 소스 단자에 연결되는 제7 NMOS 트랜지스터(N207)와, 소스 단자는 제6 NMOS 트랜지스터(N206)의 드레인 단자에 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 드레인 단자는 제6 PMOS 트랜지스터(P206)의 드레인 단자와 연결되는 제8 NMOS 트랜지스터(N208)와, 드레인 단자는 제6 NMOS 트랜지스터(N206)의 드레인 단자에 연결되는 동시에 제8 NMOS 트랜지스터(N208)의 소스 단자와 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 소스 단자는 제8 NMOS 트랜지스터(N208)의 드레인 단자에 연결되는 제4 PMOS 트랜지스터(P204)와, 소스 단자는 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 드레인 단자는 제5 PMOS 트랜지스터(P205)의 드레인 단자와 연결되는 제9 NMOS 트랜지스터(N209)와, 드레인 단자는 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되는 동시에 제9 NMOS 트랜지스터(N209)의 소스 단자와 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 소스 단자는 제9 NMOS 트랜지스터(N209)의 드레인 단자에 연결되는 제5 PMOS 트랜지스터(P205)와, 드레인 단자는 제4 PMOS 트랜지스터(P204)의 소스 단자와 연결되는 동시에 제8 NMOS 트랜지스터(N208)의 드레인 단자와 연결되고, 게이트 단자는 바이어스 신호를 입력받으며, 소스 단자는 제2 NMOS 트랜지스터(N202)의 드레인 단자와 연결되는 제6 PMOS 트랜지스터(P206)와, 드레인 단자는 제5 PMOS 트랜지스터(P205)의 소스 단자와 연결되는 동시에 제9 NMOS 트랜지스터(N209)의 드레인 단자와 연결되고, 게이트 단자는 제6 PMOS 트랜지스터(P206)의 게이트 단자와 연결되고, 소스 단자는 제3 NMOS 트랜지스터(N203)의 드레인 단자와 연결되는 제7 PMOS 트랜지스터(P207)와, 드레인 단자는 제2 NMOS 트랜지스터(N202)의 드레인 단자와 연결되는 동시에 제6 PMOS 트랜지스터(P206)의 소스 단자에 연결되고, 게이트 단자는 제6 PMOS 트랜지스터(P206)의 드레인 단자에 연결되며, 소스 단자는 VDD에 연결되는 제8 PMOS 트랜지스터(P208)와, 드레인 단자는 제3 NMOS 트랜지스터(N203)의 드레인 단자와 연결되는 동시에 제7 PMOS 트랜지스터(P207)의 소스 단자에 연결되고, 게이트 단자는 제8 PMOS 트랜지스터(P208)의 게이트 단자에 연결되며, 소스 단자는 VDD에 연결되는 제9 PMOS 트랜지스터(P209)와, 소스 단자는 접지되고, 게이트 단자는 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되며, 드레인 단자는 외부 출력 단자에 연결되는 제10 NMOS 트랜지스터(N210)와, 한쪽은 제5 NMOS 트랜지스터(N205)의드레인 단자에 연결되고, 다른 한쪽은 외부 출력 단자에 연결된 제1 커패시터(CC1)와, 한쪽은 제7 PMOS 트랜지스터(P207)의 소스 단자에 연결되고, 다른 한쪽은 외부 출력 단자에 연결된 제2 커패시터(CC2)와, 드레인 단자는 외부 출력 단자에 연결되고, 게이트 단자는 제7 PMOS 트랜지스터(P207)의 드레인 단자에 연결되며, 소스 단자는 VDD에 연결되는 제10 PMOS 트랜지스터(P210)를 포함한다.

상술한 종래의 ＴＦＴＬＣＤ 소스 구동 장치에 있어서, 버퍼로 사용되는 복수개의 증폭기 각각은 복수개의 비트를 갖는 디지털 데이터에 따라 한 개의 RC 부하를 구동하거나, 전체 패널의 RC 부하를 구동하여야 한다. 따라서 각 증폭기는 최악의 조건인 전체 패널 부하를 구동할 시에 원하는 정착 시간을 갖도록 설계되는데, 이 증폭기가 전체 패널을 구동하지 않고 예를 들어, 절반의 패널을 구동할 시에는, 원하는 정착 시간보다 빠르게 정착하므로, 증폭기의 구동 능력이 원하는 조건을 초과한다. 즉, 이 경우에 있어서는, 증폭기의 소비 전류가 필요 이상으로 크게 설계되어 있다. 이러한 조건에 관한 회로 모의 실험 결과가 도 3에 도시되어 있다. 도 3에 도시된 바에 의하면, 제1 파형은 증폭기에 전체 패널의 RC가 부하로 연결된 경우의 증폭기의 출력 전압 파형을 나타낸 것으로, 증폭기가 전체 패널의 RC 부하 조건에서 30㎲에 정착하여 설계된 정착 시간(30㎲)에 적합한 동작을 보인다. 한편, 제2 파형은 증폭기에 절반 수준의 패널의 RC가 부하로 연결된 경우의 출력 전압 파형을 나타낸 것으로, 이 경우에 있어서는, 15㎲이하에서 정착한다. 즉, 상술한 바와 같이, 종래의 ＴＦＴＬＣＤ 소스 구동 장치에서는, 패널 전체를 구동하지 않는 경우에는 설계된 정착 시간보다 짧은 시간에 증폭기 정착이 완료되므로,나머지 시간 동안 증폭기에 필요없는 정전류가 흐르는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 입력 데이터를 분석하여 구동 회로의 구동력을 LCD 패널 부하에 따라 가변적으로 변화시킴으로써, 전류 소모를 감소시키는 저전력 ＴＦＴＬＣＤ 소스 구동 장치를 제공하는 데 그 목적이 있다.

도 1은 종래의 ＴＦＴＬＣＤ 소스 구동 장치를 나타낸 블록도,

도 2는 종래의 ＴＦＴＬＣＤ 소스 구동 장치의 구동부 내에 장착된 증폭기를 나타낸 회로도,

도 3은 종래의 ＴＦＴＬＣＤ 소스 구동 장치에 대한 회로 모의 실험 결과를 나타낸 그래프,

도 4는 본 발명의 일 실시예에 의한 저전력 ＴＦＴＬＣＤ 소스 구동 장치를 나타낸 블록도,

도 5는 본 발명의 일 실시예에 의한 저전력 ＴＦＴＬＣＤ 소스 구동 장치의 구동 수단 내에 장착된 증폭기를 나타낸 블록도,

도 6은 본 발명의 일 실시예에 의한 저전력 ＴＦＴＬＣＤ 소스 구동 장치에 대한 모의 실험 결과를 나타낸 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명 *

110 : 저항열

120 : 구동부

130 : 디코딩부

410 : 전압 분배 수단

420 : 구동 수단

430 : 디코딩 수단

440 : 데이터 분석 수단

상기 목적을 달성하기 위하여 본 발명의 저전력 ＴＦＴＬＣＤ 소스 구동 장치는, VDD와 VSS사이에 직렬로 연결된 복수개의 저항을 구비하고, 이를 통하여 복수개의 단계로 전압을 생성하는 전압 분배 수단; 복수개의 증폭기를 구비하고, 상기 전압 분배 수단으로부터 상기 복수개의 단계 전압을 입력 받으며, 파워 조정 신호를 입력받고, 상기 파워 조정 신호에 따라 상기 복수개의 단계 전압에 의한 복수개의 구동 신호를 출력하는 구동 수단; 복수개의 디코더를 구비하고, 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아 이를 선택 신호로 하여 VDD, 상기 구동 수단에서 출력한 복수개의 단계 전압 및 VSS 중 하나를 선택하여 출력하는 디코딩 수단; 및 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아, 상기 복수개의 복수 비트를 갖는 디지털 데이터 중 어느 데이터 값을 갖는 디지털 데이터의 갯수가 전체 디지털 데이터의 갯수의 절반을 초과하는 경우에는 상기 데이터 값을 출력하는 증폭기 이외의 증폭기의 파워를 감소하는 상기 파워 조정 신호를 상기 구동 수단으로 출력하는 데이터 분석 수단을 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 4는 본 발명의 일 실시예에 의한 저전력 ＴＦＴＬＣＤ 소스 구동 장치를 나타낸 블록도로서, 본 발명의 저전력 ＴＦＴＬＣＤ 소스 구동 장치는, 전압 분배 수단(410), 구동 수단(420), 디코딩 수단(430) 및 데이터 분석 수단(440)을 포함한다.

전압 분배 수단(410)은, VDD와 VSS사이에 직렬로 연결된 복수개의 저항을 구비하고, 이를 통하여 복수개의 단계로 전압(VDD, V1,V2, ... V62, VSS)을 생성하며, 상기 복수개의 단계 전압을 후술하는 구동 수단(420)으로 출력하는 역할을 한다.

또한, 구동 수단(420)은, 복수개의 증폭기를 구비하고, 상기 전압 분배 수단(410)으로부터 상기 복수개의 단계 전압을 입력 받으며, 후술하는 데이터 분석 수단(440)으로부터 파워 조정 신호를 입력받고, 상기 파워 조정 신호에 따라 상기 복수개의 단계 전압에 의한 복수개의 구동 신호를 출력하는 역할을 한다.

한편, 디코딩 수단(430)은, 복수개의 디코더를 구비하고, 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아 이를 선택 신호로 하여 VDD, 상기 구동 수단(420)에서 출력한 복수개의 단계 전압 및 VSS 중 하나를 선택하여 LCD 패널로 출력하는 역할을 한다.

또한, 데이터 분석 수단(440)은, 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아, 상기 복수개의 복수 비트를 갖는 디지털 데이터 중 어느 데이터 값을 갖는 디지털 데이터의 갯수가 전체 디지털 데이터의 갯수의 절반을 초과하는 경우에는 상기 데이터 값을 출력하는 증폭기 이외의 증폭기의 파워를 감소하는 상기 파워 조정 신호를 상기 구동 수단(420)으로 출력하는 역할을 한다.

도 5는 본 발명의 일 실시예에 의한 저전력 ＴＦＴＬＣＤ 소스 구동 장치의 구동 수단(420) 내에 장착된 증폭기를 나타낸 블록도로서, 이하에서 상세히 설명한다.

제1 NMOS 트랜지스터(N201)는, 소스 단자는 접지되고, 게이트 단자는 제1 바이어스 신호(v_b1)를 입력받으며, 드레인 단자는 후술하는 제2 NMOS 트랜지스터(N202)의 소스 단자와 연결되는 동시에 후술하는 제3 NMOS 트랜지스터(N203)의 소스 단자에 연결된다.

또한, 제2 NMOS 트랜지스터(N202)는, 소스 단자는 상기 제1 NMOS 트랜지스터(N201)의 드레인 단자에 연결되고, 게이트 단자로 부신호 입력을 받으며, 드레인 단자는 후술하는 제6 PMOS 트랜지스터(P206)의 소스 단자와 연결된 동시에 후술하는 제8 PMOS 트랜지스터(P208)의 드레인 단자에 연결된다.

한편, 제3 NMOS 트랜지스터(N203)는, 소스 단자는 상기 제1 NMOS트랜지스터(N201)의 드레인 단자에 연결되고, 게이트 단자로 정신호 입력을 받으며, 드레인 단자는 후술하는 제7 PMOS 트랜지스터(P207)의 소스 단자와 연결된 동시에 후술하는 제9 PMOS 트랜지스터(P209)의 드레인 단자에 연결된다.

또한, 제4 NMOS 트랜지스터(N204)는, 소스 단자는 접지되고, 게이트 단자는 후술하는 제5 NMOS 트랜지스터(N205)의 게이트 단자에 연결되고, 드레인 단자는 후술하는 제1 PMOS 트랜지스터(P201)의 드레인 단자에 연결된 동시에 후술하는 제6 NMOS 트랜지스터(N206)의 소스 단자에 연결된다.

한편, 제5 NMOS 트랜지스터(N205)는, 소스 단자는 접지되고, 게이트 단자는 상기 제4 NMOS 트랜지스터(N204)의 게이트 단자에 연결되며, 드레인 단자는 후술하는 제2 PMOS 트랜지스터(P202)의 드레인 단자에 연결된 동시에 후술하는 제7 NMOS 트랜지스터(N207)의 소스 단자에 연결된다.

또한, 제1 PMOS 트랜지스터(P201)는, 드레인 단자는 상기 제4 NMOS 트랜지스터(N204)의 드레인 단자에 연결되고, 게이트 단자는 부신호 입력 단자에 연결되며, 소스 단자는 후술하는 제3 PMOS 트랜지스터(P203)의 드레인 단자에 연결되는 동시에 후술하는 제2 PMOS 트랜지스터(P202)의 소스 단자에 연결된다.

한편, 제2 PMOS 트랜지스터(P202)는, 드레인 단자는 상기 제5 NMOS 트랜지스터(N205)의 드레인 단자에 연결되고, 게이트 단자는 정신호 입력 단자에 연결되며, 소스 단자는 후술하는 제3 PMOS 트랜지스터(P203)의 드레인 단자에 연결되는 동시에 상기 제1 PMOS 트랜지스터(P201)의 소스 단자에 연결된다.

또한, 제3 PMOS 트랜지스터(P203)는, 드레인 단자는 상기 제1 PMOS 트랜지스터(P201)의 소스 단자에 연결되는 동시에 상기 제2 PMOS 트랜지스터(P202)의 소스 단자에 연결되고, 게이트 단자는 제2 바이어스 신호(v_b2)를 입력받으며, 소스 단자는 VDD에 연결된다.

한편, 제6 NMOS 트랜지스터(N206)는, 소스 단자는 상기 제4 NMOS 트랜지스터(N204)의 드레인 단자와 연결되는 동시에 상기 제1 PMOS 트랜지스터(P201)의 드레인 단자에 연결되고, 게이트 단자는 제3 바이어스 신호(v_b3)를 입력받으며, 드레인 단자는 상기 제4 NMOS 트랜지스터(N204)의 게이트 단자와 연결된다.

또한, 제7 NMOS 트랜지스터(N207)는, 소스 단자는 상기 제2 PMOS 트랜지스터(P202)의 드레인 단자에 연결되는 동시에 상기 제5 NMOS 트랜지스터(N205)의 드레인 단자에 연결되고, 게이트 단자는 상기 제6 NMOS 트랜지스터(N206)의 게이트 단자와 연결되며, 드레인 단자는 후술하는 제9 NMOS 트랜지스터(N209)의 소스 단자에 연결된다.

한편, 제8 NMOS 트랜지스터(N208)는, 소스 단자는 상기 제6 NMOS 트랜지스터(N206)의 드레인 단자에 연결되고, 게이트 단자는 제4 바이어스 신호(v_b4)를 입력받으며, 드레인 단자는 후술하는 제6 PMOS 트랜지스터(P206)의 드레인 단자와 연결된다.

또한, 제4 PMOS 트랜지스터(P204)는, 드레인 단자는 상기 제6 NMOS 트랜지스터(N206)의 드레인 단자에 연결되는 동시에 상기 제8 NMOS 트랜지스터(N208)의 소스 단자와 연결되고, 게이트 단자는 제5 바이어스 신호(v_b5)를 입력받으며, 소스 단자는 상기 제8 NMOS 트랜지스터(N208)의 드레인 단자에 연결된다.

한편, 제9 NMOS 트랜지스터(N209)는, 소스 단자는 상기 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되고, 게이트 단자는 상기 제4 바이어스 신호(v_b4)를 입력받으며, 드레인 단자는 후술하는 제5 PMOS 트랜지스터(P205)의 드레인 단자와 연결된다.

또한, 제5 PMOS 트랜지스터(P205)는, 드레인 단자는 상기 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되는 동시에 상기 제9 NMOS 트랜지스터(N209)의 소스 단자와 연결되고, 게이트 단자는 상기 제5 바이어스 신호(v_b5)를 입력받으며, 소스 단자는 상기 제9 NMOS 트랜지스터(N209)의 드레인 단자에 연결된다.

한편, 제6 PMOS 트랜지스터(P206)는, 드레인 단자는 상기 제4 PMOS 트랜지스터(P204)의 소스 단자와 연결되는 동시에 상기 제8 NMOS 트랜지스터(N208)의 드레인 단자와 연결되고, 게이트 단자는 제6 바이어스 신호(v_b6)를 입력받으며, 소스 단자는 상기 제2 NMOS 트랜지스터(N202)의 드레인 단자와 연결된다.

또한, 제7 PMOS 트랜지스터(P207)는, 드레인 단자는 상기 제5 PMOS 트랜지스터(P205)의 소스 단자와 연결되는 동시에 상기 제9 NMOS 트랜지스터(N209)의 드레인 단자와 연결되고, 게이트 단자는 상기 제6 PMOS 트랜지스터(P206)의 게이트 단자와 연결되고, 소스 단자는 상기 제3 NMOS 트랜지스터(N203)의 드레인 단자와 연결된다

한편, 제8 PMOS 트랜지스터(P208)는, 드레인 단자는 상기 제2 NMOS 트랜지스터(N202)의 드레인 단자와 연결되는 동시에 상기 제6 PMOS 트랜지스터(P206)의 소스 단자에 연결되고, 게이트 단자는 상기 제6 PMOS 트랜지스터(P206)의 드레인 단자에 연결되며, 소스 단자는 VDD에 연결된다.

또한, 제9 PMOS 트랜지스터(P209)는, 드레인 단자는 상기 제3 NMOS 트랜지스터(N203)의 드레인 단자와 연결되는 동시에 상기 제7 PMOS 트랜지스터(P207)의 소스 단자에 연결되고, 게이트 단자는 상기 제8 PMOS 트랜지스터(P208)의 게이트 단자에 연결되며, 소스 단자는 VDD에 연결된다.

한편, 제10 NMOS 트랜지스터(N210)는, 소스 단자는 접지되고, 게이트 단자는 상기 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되며, 드레인 단자는 외부 출력 단자에 연결된다.

또한, 제1 커패시터(CC1)는, 한쪽은 상기 제5 NMOS 트랜지스터(N205)의 드레인 단자에 연결되고, 다른 한쪽은 외부 출력 단자에 연결된다

한편, 제2 커패시터(CC2)는, 한쪽은 상기 제7 PMOS 트랜지스터(P207)의 소스 단자에 연결되고, 다른 한쪽은 외부 출력 단자에 연결된다.

또한, 제10 PMOS 트랜지스터(P210)는, 드레인 단자는 외부 출력 단자에 연결되고, 게이트 단자는 상기 제7 PMOS 트랜지스터(P207)의 드레인 단자에 연결되며, 소스 단자는 VDD에 연결된다.

한편, 제11 NMOS 트랜지스터(N511)는, 소스 단자는 접지되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 파워 조정 신호(PS)를 입력받으며, 드레인 단자는 후술하는 제11 PMOS 트랜지스터(P511)의 드레인 단자에 연결된다.

또한, 제11 PMOS 트랜지스터(P511)는, 소스 단자는 상기 제7 NMOS 트랜지스터(N207)의 드레인 단자에 연결되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 파워 조정 신호(PS)를 입력받으며, 드레인 단자는 상기 제11 NMOS 트랜지스터(N511)의 드레인 단자에 연결된다.

한편, 제12 NMOS 트랜지스터(N512)는, 소스 단자는 접지되고, 게이트 단자는 상기 제11 PMOS 트랜지스터(P511)의 드레인 단자와 연결되며, 드레인 단자는 외부 출력 단자와 연결된다.

또한, 제12 PMOS 트랜지스터(P512)는, 드레인 단자는 외부 출력 단자와 연결되고, 게이트 단자는 후술하는 제13 NMOS 트랜지스터(N513)의 드레인 단자와 연결되며, 소스 단자는 VDD에 연결된다.

한편, 제13 NMOS 트랜지스터(N513)는, 소스 단자는 상기 제7 PMOS 트랜지스터(P207)의 드레인 단자에 연결되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 반전된 파워 조정 신호(PS')를 입력받으며, 드레인 단자는 상기 제12 PMOS 트랜지스터(P512)의 게이트 단자에 연결된다.

또한, 제13 PMOS 트랜지스터(P513)는, 드레인 단자는 상기 제12 PMOS 트랜지스터(P512)의 게이트 단자에 연결되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 반전된 파워 조정 신호(PS')를 입력받으며, 소스 단자는 VDD에 연결된다.

도 4 및 도 5를 참조하여 상술한 본 발명의 저전력 ＴＦＴＬＣＤ 소스 구동장치의 동작에 관하여 설명하면 아래와 같다.

6비트의 디지털 데이터는 디코딩 수단(430) 내의 각 디코더에서 64개의 전압 중 어느 전압을 선택할 것인가를 결정하는 동시에 데이터 분석 수단(440)으로 입력된다. 상기 데이터 분석 수단(440)에서는, 입력된 402개의 6비트 디지털 데이터 중 동일한 데이터가 202개 이상 있는가를 찾아낸 후에, 구동 수단(420) 내에 장착된 증폭기 중에서 그 데이터에 해당하는 전압을 구동하는 증폭기에게만 '0'의 파워 조정 신호(PS)를 인가하고, 나머지 61개의 증폭기에는 '1'의 파워 조정 신호(PS)를 인가한다. '0'의 파워 조정 신호(PS)가 인가되면, 증폭기의 구동 능력을 결정하는 트랜지스터인 제10 NMOS 트랜지스터(N210), 제12 NMOS 트랜지스터(N512), 제10 PMOS 트랜지스터(P210) 및 제12 PMOS 트랜지스터(P512)가 모두 부하를 구동하는 데에 사용되는 반면, '1'의 파워 조정 신호(PS)가 인가되면, 증폭기의 구동 능력을 결정하는 트랜지스터 중 제10 NMOS 트랜지스터(N210) 및 제10 PMOS 트랜지스터(P210)만이 부하를 구동하는 데에 사용된다. 따라서, '1'의 파워 조정 신호(PS)가 인가되었을 때의 증폭기 소비 전류는 '0'의 파워 조정 신호(PS)가 인가되었을 때보다 약 30%정도 작게 흐르게 되고, 한 개의 증폭기를 제외한 나머지 증폭기에 모두 '1'의 파워 조정 신호(PS)가 인가되므로 전체 소비 전류 역시 약 30%정도 감소하게 된다.

도 6은 본 발명의 일 실시예에 의한 저전력 ＴＦＴＬＣＤ 소스 구동 장치에 대한 모의 실험 결과를 나타낸 그래프로서, 제1 파형은 증폭기에 전체 패널의 RC가 부하로 연결된 경우의 증폭기의 출력 전압 파형을 나타내고, 제2 파형은 증폭기에절반 수준의 패널의 RC가 부하로 연결된 경우의 출력 전압 파형을 나타낸 것으로, 두 파형 모두 30㎲에 정착하여 설계된 정착 시간(30㎲)에 적합한 동작을 보인다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 입력 데이터를 분석하여 구동 회로의 구동력을 LCD 패널 부하에 따라 가변적으로 변화시킴으로써, 증폭기에 필요없는 정전류가 흐르는 문제점을 해결하는 이점이 있다.

Claims

VDD와 VSS사이에 직렬로 연결된 복수개의 저항을 구비하고, 이를 통하여 복수개의 단계로 전압을 생성하는 전압 분배 수단;

복수개의 증폭기를 구비하고, 상기 전압 분배 수단으로부터 상기 복수개의 단계 전압을 입력 받으며, 파워 조정 신호를 입력받고, 상기 파워 조정 신호에 따라 상기 복수개의 단계 전압에 의한 복수개의 구동 신호를 출력하는 구동 수단;

복수개의 디코더를 구비하고, 외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아 이를 선택 신호로 하여 VDD, 상기 구동 수단에서 출력한 복수개의 단계 전압 및 VSS 중 하나를 선택하여 출력하는 디코딩 수단; 및

외부에서 복수개의 복수 비트를 갖는 디지털 데이터를 입력받아, 상기 복수개의 복수 비트를 갖는 디지털 데이터 중 어느 데이터 값을 갖는 디지털 데이터의 갯수가 전체 디지털 데이터의 갯수의 절반을 초과하는 경우에는 상기 데이터 값을 출력하는 증폭기 이외의 증폭기의 파워를 감소하는 상기 파워 조정 신호를 상기 구동 수단으로 출력하는 데이터 분석 수단

을 포함하는 것을 특징으로 하는 저전력 ＴＦＴＬＣＤ 소스 구동 장치.
제1항에 있어서,

상기 구동 수단은, 정신호 입력 단자, 부신호 입력 단자, 파워 조정 신호 입력 단자 및 출력 단자를 구비하고, 상기 출력 단자는 상기 부신호 입력 단자에 궤환되는 복수개의 증폭기

를 포함하는 것을 특징으로 하는 저전력 ＴＦＴＬＣＤ 소스 구동 장치.
제2항에 있어서,

상기 증폭기는, 소스 단자는 접지되고, 게이트 단자는 제1 바이어스 신호를 입력받는 제1 NMOS 트랜지스터;

소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 부신호 입력을 받는 제2 NMOS 트랜지스터;

소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 정신호 입력을 받는 제3 NMOS 트랜지스터;

소스 단자는 접지되는 제4 NMOS 트랜지스터;

소스 단자는 접지되고, 게이트 단자는 상기 제4 NMOS 트랜지스터의 게이트 단자에 연결되는 제5 NMOS 트랜지스터;

드레인 단자는 상기 제4 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 부신호 입력 단자에 연결되는 제1 PMOS 트랜지스터;

드레인 단자는 상기 제5 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 정신호 입력 단자에 연결되며, 소스 단자는 상기 제1 PMOS 트랜지스터의 소스 단자에 연결되는 제2 PMOS 트랜지스터;

드레인 단자는 상기 제1 PMOS 트랜지스터의 소스 단자에 연결되는 동시에 상기 제2 PMOS 트랜지스터의 소스 단자에 연결되고, 게이트 단자는 제2 바이어스 신호를 입력받으며, 소스 단자는 VDD에 연결되는 제3 PMOS 트랜지스터;

소스 단자는 상기 제4 NMOS 트랜지스터의 드레인 단자와 연결되는 동시에 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 제3 바이어스 신호를 입력받으며, 드레인 단자는 상기 제4 NMOS 트랜지스터의 게이트 단자와 연결되는 제6 NMOS 트랜지스터;

소스 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되는 동시에 상기 제5 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제6 NMOS 트랜지스터의 게이트 단자와 연결되는 제7 NMOS 트랜지스터;

소스 단자는 상기 제6 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 제4 바이어스 신호를 입력받는 제8 NMOS 트랜지스터;

드레인 단자는 상기 제6 NMOS 트랜지스터의 드레인 단자에 연결되는 동시에 상기 제8 NMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 제5 바이어스 신호를 입력받으며, 소스 단자는 상기 제8 NMOS 트랜지스터의 드레인 단자에 연결되는 제4 PMOS 트랜지스터;

소스 단자는 상기 제7 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 제4 바이어스 신호를 입력받는 제9 NMOS 트랜지스터;

드레인 단자는 상기 제7 NMOS 트랜지스터의 드레인 단자에 연결되는 동시에 상기 제9 NMOS 트랜지스터의 소스 단자와 연결되고, 게이트 단자는 상기 제5 바이어스 신호를 입력받으며, 소스 단자는 상기 제9 NMOS 트랜지스터의 드레인 단자에 연결되는 제5 PMOS 트랜지스터;

드레인 단자는 상기 제4 PMOS 트랜지스터의 소스 단자와 연결되는 동시에 상기 제8 NMOS 트랜지스터의 드레인 단자와 연결되고, 게이트 단자는 제6 바이어스 신호를 입력받으며, 소스 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자와 연결되는 제6 PMOS 트랜지스터;

드레인 단자는 상기 제5 PMOS 트랜지스터의 소스 단자와 연결되는 동시에 상기 제9 NMOS 트랜지스터의 드레인 단자와 연결되고, 게이트 단자는 상기 제6 PMOS 트랜지스터의 게이트 단자와 연결되고, 소스 단자는 상기 제3 NMOS 트랜지스터의 드레인 단자와 연결되는 제7 PMOS 트랜지스터;

드레인 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자와 연결되는 동시에 상기 제6 PMOS 트랜지스터의 소스 단자에 연결되고, 게이트 단자는 상기 제6 PMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자는 VDD에 연결되는 제8 PMOS 트랜지스터;

드레인 단자는 상기 제3 NMOS 트랜지스터의 드레인 단자와 연결되는 동시에 상기 제7 PMOS 트랜지스터의 소스 단자에 연결되고, 게이트 단자는 상기 제8 PMOS 트랜지스터의 게이트 단자에 연결되며, 소스 단자는 VDD에 연결되는 제9 PMOS 트랜지스터;

소스 단자는 접지되고, 게이트 단자는 상기 제7 NMOS 트랜지스터의 드레인 단자에 연결되며, 드레인 단자는 외부 출력 단자에 연결되는 제10 NMOS 트랜지스터;

한쪽은 상기 제5 NMOS 트랜지스터의 드레인 단자에 연결되고, 다른 한쪽은 외부 출력 단자에 연결되는 제1 커패시터;

한쪽은 상기 제7 PMOS 트랜지스터의 소스 단자에 연결되고, 다른 한쪽은 외부 출력 단자에 연결되는 제2 커패시터;

드레인 단자는 외부 출력 단자에 연결되고, 게이트 단자는 상기 제7 PMOS 트랜지스터의 드레인 단자에 연결되며, 소스 단자는 VDD에 연결되는 제10 PMOS 트랜지스터;

소스 단자는 접지되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 파워 조정 신호를 입력받는 제11 NMOS 트랜지스터;

소스 단자는 상기 제7 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 파워 조정 신호를 입력받으며, 드레인 단자는 상기 제11 NMOS 트랜지스터의 드레인 단자에 연결되는 제11 PMOS 트랜지스터;

소스 단자는 접지되고, 게이트 단자는 상기 제11 PMOS 트랜지스터의 드레인 단자와 연결되며, 드레인 단자는 외부 출력 단자와 연결되는 제12 NMOS 트랜지스터;

드레인 단자는 외부 출력 단자와 연결되고, 소스 단자는 VDD에 연결되는 제12 PMOS 트랜지스터;

소스 단자는 상기 제7 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 반전된 파워 조정 신호를 입력받으며, 드레인 단자는 상기 제12 PMOS 트랜지스터의 게이트 단자에 연결되는 제13 NMOS 트랜지스터; 및

드레인 단자는 상기 제12 PMOS 트랜지스터의 게이트 단자에 연결되고, 게이트 단자로 상기 데이터 분석 수단으로부터의 반전된 파워 조정 신호를 입력받으며, 소스 단자는 VDD에 연결되는 제13 PMOS 트랜지스터

를 포함하는 것을 특징으로 하는 저전력 ＴＦＴＬＣＤ 소스 구동 장치.