KR100402872B1 - Ｄｃ-ｄｃ 승압 방법 및 그것을 사용한 전원 회로 - Google Patents

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Abstract

액정 패널의 표시 모드나 표시 내용이 변화해도, 승압 전압의 마진을 검출하는 것에 의해 소비 전력을 저감할 수 있는 DC-DC 승압 방법을 제공하는 것.
(a) 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 스텝과, (b) 승압 전압을 적어도 1개의 소정 전압과 비교하는 스텝과, (c) 스텝 (b)에서의 비교 결과에 기초하여, 스텝 (a)에서 사용하는 클록 신호의 주파수를 조정하며, 또는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 스텝을 구비한다.

Description

ＤＣ-ＤＣ 승압 방법 및 그것을 사용한 전원 회로{A DC-DC voltage boosting method and power supply circuit using the same}
본 발명은 DC-DC 승압 방법 및 그것을 사용한 전원 회로에 관한 것이며, 특히, 액정 구동용 전원 승압 회로나 액정 구동용 전원 내장의 드라이버 IC에서 사용할 수 있는 챠지 펌프 방식의 DC-DC 승압 방법 및 전원 회로에 관한 것이다.
일반적으로, 액정을 사용하는 기기에 있어서는, 액정을 구동하기 위한 고압 전원이 필요해지지만, 이 고압 전원을 DC-DC 승압에 의해 만들어내는 경우가 많다.
이러한 액정 구동용 드라이버 IC에 있어서의 일반적인 전원 회로 구성을 도 13에 도시한다. 이 IC는 고전위 측 전원 전압(VDD)과 저전위 측 전원 전압(VSS)이 공급되어 동작한다. 도 13에 있어서, 승압 회로(10)는 고전위 측 전원 전압(VDD)을 승압하여, 승압 전압(VOUT)을 출력한다. 승압 전압(VOUT)이 공급된 전압 조정 회로(20)는 액정 표시 장치를 위한 동작 전압(VLCD)을 만들어 낸다. 볼티지 팔로워 회로(30)는 이 동작 전압(VLCD)을 분압 및 버퍼하여, 각 기능에 있어서의 부하에 따른 각종 전압(V1, V2, V3, V4)을 출력한다.
승압 회로(10)의 구성예를 도 14에, 전압 조정 회로(20)의 구성예를 도 15에도시한다. 도 14의 승압 회로에 있어서, 고전위 측 전원 전압(VDD)과 저전위 측 전원 전압(VSS) 사이에는, P채널 트랜지스터(Q1P)와 N채널 트랜지스터(Q1N)가 직렬 접속되어 있으며, 이와 병행하여, P채널 트랜지스터(Q2P)와 N채널 트랜지스터(Q2N)가 직렬 접속되어 있다. 또, 고전위 측 전원 전압(VDD)에는 P채널 트랜지스터(Q3, Q4, Q5)가 직렬 접속되어 있다.
트랜지스터(Q1P) 및 트랜지스터(Q1N)의 드레인과 트랜지스터(Q3)의 소스 사이에는 콘덴서(C1)가 접속되고, 트랜지스터(Q2P) 및 트랜지스터(Q2N)의 드레인과 트랜지스터(Q4)의 소스 사이에는 콘덴서(C2)가 접속되어 있다. 또, 트랜지스터(Q5)의 소스로부터 승압 전압(VOUT)이 추출된다.
도 16은 3배 승압의 경우에 도 14의 승압 회로에 입력되는 클록 신호의 파형을 도시하는 도면이다. 트랜지스터(Q1P)의 게이트에 입력되는 클록 신호(CL1P)와, 트랜지스터(Q1N)의 게이트에 입력되는 클록 신호(CL1N)는 동일하다. 또, 트랜지스터(Q2P)의 게이트에 입력되는 클록 신호(CL2P)와, 트랜지스터(Q2N)의 게이트에 입력되는 클록 신호(CL2N)는 클록 신호(CL1P및 CL1N)와 역상이다. 이들 클록 신호(CL1P, CL1N, CL2P, CL2N)는 전원 전압(VDD와 VSS) 사이에서 천이한다.
또, 트랜지스터(Q3)의 게이트에 입력되는 클록 신호(CL3)와, 트랜지스터(Q5)의 게이트에 입력되는 클록 신호(CL5)는 클록 신호(CL1P및 CL1N)와 역상이다. 또, 트랜지스터(Q4)의 게이트에 입력되는 클록 신호(CL4)는 클록 신호(CL2P및 CL2N)와 역상이다. 이들 클록 신호(CL3, CL4, CL5)는 승압 전압(VOUT)과 전원 전압(VSS) 사이에서 천이한다.
또한, 2배 승압의 경우에는, 클록 신호(CL2P와 CL2N)가 전원 전압(VDD)에 고정되며, 클록 신호(CL5)가 전원 전압(VSS)에 고정된다.
액정 구동용 드라이버 IC를 유리 기판 상에 탑재하는 COG(칩 온 글래스) 방식에 있어서는, 프린트 회로 기판과 액정 표시 장치와의 접속 단자수를 삭감할 필요가 있기 때문에, 액정 구동용 드라이버 IC에 승압용 챠지 펌프 콘덴서 내장이 요구되고 있다.
그렇지만, 신뢰성이나 비용 면에서, IC에 큰 콘덴서를 내장할 수는 없다. 승압 전류의 전류 공급 능력은 콘덴서의 용량치와 스위칭의 주파수에 의존하기 때문에, 승압 전류의 전류 공급 능력을 확보하고자 하면, 높은 주파수로 스위칭 동작시킬 필요가 있다.
그런데, IC에 내장되는 콘덴서에는 반드시 기생 용량이 발생한다. 스위칭 주파수가 높으면, 기생 용량의 충방전에 의한 무효 전류가 커진다. 도 17에 이 기생 용량을 도시한다.
도 17a에 있어서, 반도체 기판(91) 상에, 절연막(92)을 개재시켜 콘덴서의하부 전극(93)이 형성되어 있다. 더욱이, 그 위에 유전체(94)를 개재시켜 콘덴서의 상부 전극(95)이 형성되어 있다. 여기서, 하부 전극(93)과 반도체 기판(91) 사이에는 기생 용량(Cs)이 발생하고 있다.
도 17b에 있어서는, 반도체 기판(91) 내에 N+영역(96)이 콘덴서의 하부 전극으로서 형성되며, 그 위에 유전체(94)를 개재시켜 콘덴서의 상부 전극(95)이 형성되어 있다. 여기서, 하부 전극(96)과 반도체 기판(91) 사이에는 기생 용량(Cs)이 발생하고 있다.
IC에 내장되는 콘덴서는 기생 용량이 작은 구성으로 하며, 스위칭 주파수는 필요 충분한 높이로 변조할 필요가 있다.
스위칭 주파수를 변조하는 방법으로서는, 일본국 특허 출원 공개 공보(특개)평 4-162560호, 일본국 공개 특허 공보 제(평) 5-64429호, 일본국 공개 특허 공보 제(평) 7-160215호에 게재되어 있는 것이 알려져 있다. 그러나, 승압 회로의 전원 전압(VDD)을 흐르는 전류는 승압 전류의 부하 전류를 IOUT으로 하면, 거의 IOUT×승압 배율이 되며, 소비 전류를 저감하기 위해서는, 승압 배율을 승압 전압(VOUT)>동작 전압(VLCD)이 되는 최소의 승압 배율로 설정할 필요가 있다.
여기서, 승압 전압(VOUT)은 승압 전류의 출력 임피던스와 부하 전류(IOUT)에 의존한다. 승압 전류의 출력 임피던스는 콘덴서의 용량치와 스위칭 주파수에 의존한다. IC에 내장되는 콘덴서는 작은 것, 또, 스위칭 주파수는 되도록이면 낮게 하고 싶기 때문에, 승압 전류의 출력 임피던스는 커진다. 또, 부하 전류(IOUT)로서는, 액정 패널의 충방전 전류가 지배적이며, 액정 패널의 충방전 전류는 표시 모드와 표시 내용에 의존한다.
이 때문에, 표시 모드나 표시 내용에 따라 승압 전압(VOUT)이 크게 변동하기 때문에, 표시 모드나 표시 내용에 따라 필요 최소한의 승압 배율이 되도록, 승압 배율을 변조할 필요가 있다. 상기 특허 공보에 의하면, 스위칭 주파수의 변조에는 대응하고 있지만, 승압 배율 변조에는 대응하고 있지 않다. 한편, 승압 배율의 변조는 MPU로부터의 소프트웨어 제어에 의해서도 가능하지만, 이 경우에는, 표시 모드에 따라서 승압 배율을 변조할 수는 있어도, 표시 내용에 따라서 승압 배율을 변조할 수는 없다.
또, 최근에 있어서는, 액정 패널의 표시 용량이 크게 되어 가고 있으며, 액정 구동용 드라이버 IC에 있어서의 소비 전류가 증가하는 경향에 있다. 그렇지만, 특히 휴대 기기에서는, 표시 용량이 커져도 소비 전력 증가는 인정되지 않으며, 오히려 저소비 전력화가 요구되고 있다. 이러한 기기에 있어서는, 표시 모드를 보다 상세하게 제어하는 것에 의해 소비 전력을 필요 최소한으로 억제하려고 하고 있다.
그래서, 상기 점에 비추어, 본 발명의 목적은 액정 패널의 표시 모드나 표시 내용이 변화해도, 승압 전압의 마진을 검출하는 것에 의해 소비 전력을 저감할 수 있는 DC-DC 승압 방법 및 승압 회로를 제공하는 것이다. 또, IC에 스위칭 콘덴서를 내장하는 경우에 적합한 기생 용량이 작은 레이아웃 구성을 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 관련되는 전원 회로의 블록도.
도 2는 본 발명의 제 1 실시예에 관련되는 전원 회로에 있어서의 승압 클록 조정 회로의 구성예를 도시하는 회로도.
도 3은 본 발명의 제 1 실시예에 관련되는 전원 회로에 있어서의 승압 클록 조정 회로의 다른 구성예를 도시하는 회로도.
도 4는 본 발명의 제 1 실시예에 관련되는 전원 회로에 있어서의 승압 클록 조정 회로의 또 다른 구성예를 도시하는 회로도.
도 5는 본 발명의 제 2 실시예에 관련되는 전원 회로에 있어서의 승압 클록 조정 회로의 구성예를 도시하는 회로도.
도 6은 본 발명의 제 2 실시예에 관련되는 전원 회로의 제어 동작을 도시하는 도면.
도 7은 본 발명의 제 2 실시예에 관련되는 전원 회로에 있어서의 승압 클록 발생 회로의 구성예를 도시하는 회로도.
도 8은 도 7의 승압 클록 발생 회로에 있어서의 스위치 회로의 구성예를 도시하는 회로도.
도 9는 본 발명의 제 3 실시예에 관련되는 전원 회로에 있어서의 승압 클록 조정 회로의 구성예를 도시하는 회로도.
도 10은 도 9의 승압 클록 조정 회로에 입력되는 제어 클록 신호 파형을 도시하는 도면.
도 11은 본 발명의 제 3 실시예에 관련되는 전원 회로의 제어 동작을 도시하는 도면.
도 12a 및 12b는 본 발명에 관련되는 전원 회로에 있어서 사용하는 콘덴서 형성에 관한 일 실시예를 도시하는 도면.
도 13은 액정 구동용 드라이버 IC에 있어서의 일반적인 전원 회로 구성을 도시하는 블록도.
도 14는 도 13의 전원 회로에 있어서의 승압 회로 구성예를 도시하는 회로도.
도 15는 도 13의 전원 회로에 있어서의 전압 조정 회로 구성예를 도시하는 회로도.
도 16은 3배 승압의 경우에 도 14의 승압 회로에 입력되는 클록 신호 파형을 도시하는 도면.
도 17a 및 17b는 IC에 내장되는 콘덴서에 발생하는 기생 용량을 도시하는 도면.
※도면의 주요 부분에 대한 부호의 설명※
1 내지 4, S1내지 S13: 스위치 회로
5, 6, 54, C1, C2, CA, CB: 콘덴서
7, 9: 비교 회로
8: 게이트 회로
10: 승압 회로
20: 전압 조정 회로
30: 볼티지 팔로워(voltage follower) 회로
40: 승압 클록 조정 회로
51 내지 53, 67 내지 70, 77, 78: 인버터
61 내지 64: 플립 플롭
65, 75: NOR 회로
66, 76: 업 다운 카운터
71 내지 74, 79 내지 81: AND 회로
R1내지 R25: 저항
Q1내지 Q5: 트랜지스터
ψ, ψ2내지 ψ6: 제어 클록 신호
CL1내지 CL5: 승압 클록 신호
VDD, VSS: 전원 전압
VOUT: 승압 전압
VLCD: 동작 전압
이상의 과제를 해결하기 위해, 본 발명의 제 1 관점에 의한 DC-DC 승압 방법은 (a) 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 스텝과, (b) 승압 전압을 적어도 1개의 소정 전압과 비교하는 스텝과, (c) 스텝 (b)에 있어서의 비교 결과에 기초하여, 스텝 (a)에서 사용하는 클록 신호의 주파수를 조정하며, 또는, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 스텝을 구비한다.
또, 본 발명의 제 1 관점에 의한 전원 회로는 입력 전압이 공급되며, 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 승압 회로와, 승압 회로가 발생하는 승압 전압을 적어도 1개의 소정 전압과 비교하는 비교 회로와, 비교 회로의 비교 결과에 기초하여, 승압 회로가 사용하는 클록 신호의 주파수를 조정하며, 또는, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 승압 클록 조정 회로를 구비한다.
더욱이, 본 발명의 제 2 관점에 의한 DC-DC 승압 방법은 (a) 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 스텝과, (b) 승압 전압을 사용하여, 안정화된 동작 전압을 발생하는 스텝과, (c) 승압 전압과 동작 전압 사이의 마진 전압을 검출하는 스텝과, (d) 스텝 (c)에 있어서의 검출 결과에 기초하여, 스텝 (a)에서 사용하는 클록 신호의 주파수를 조정하며, 또는, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 스텝을 구비한다.
또, 본 발명의 제 2 관점에 의한 전원 회로는 입력 전압이 공급되며, 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 승압 회로와, 승압 회로가 발생하는 승압 전압을 사용하여, 안정화된 동작 전압을 발생하는 전압 조정 회로와, 승압 회로가 발생하는 승압 전압과 전압 조정 회로가 발생하는 동작 전압 사이의 마진 전압을 검출하는 검출 회로와, 검출 회로의 검출 결과에 기초하여, 승압 회로가 사용하는 클록 신호의 주파수를 조정하며, 또는, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 승압 클록 조정 회로를 구비한다.
여기서, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 것에 의해, 입력 전압의 승압 배율을 변화시키도록 해도 된다.
또, 마진 전압을 제 1 소정 전압 및 제 2 소정 전압과 비교하여, 마진 전압이 제 1 소정 전압보다도 클 때에 승압 배율을 1단계 내리며, 마진 전압이 제 1 소정 전압보다도 작고 제 2 소정 전압보다도 클 때에 클록 신호의 주파수를 1단계 내리며, 마진 전압이 제 2 소정 전압보다도 작을 때에 클록 신호의 주파수를 1단계 올리든지 또는 승압 배율을 1단계 올리도록 해도 된다.
더욱이, 마진 전압을 제 1에서 제 3까지의 소정 전압과 비교하여, 마진 전압이 제 1 소정 전압보다도 클 때에 승압 배율을 1단계 내리며, 마진 전압이 제 1 소정 전압보다도 작고 제 2 소정 전압보다도 클 때에 클록 신호의 주파수를 1단계 내리며, 마진 전압이 제 2 소정 전압보다도 작고 제 3 소정 전압보다도 클 때에 승압 배율과 클록 신호의 주파수를 유지하며, 마진 전압이 제 3 소정 전압보다도 작을 때에 클록 신호의 주파수를 1단계 올리든지 또는 승압 배율을 1단계 올리도록 해도된다.
이상의 전원 회로에 있어서는, 콘덴서와, 복수의 저항과, 승압 클록 조정 회로로부터 출력되는 복수의 제어 신호에 따라서 복수의 저항 접속을 변화시키는 복수의 스위치 회로를 포함하며, 가변 주파수의 클록 신호를 발생하여 승압 회로에 공급하는 승압 클록 발생 회로를 더 구비하도록 해도 된다.
또, 이상의 전원 회로에 있어서, 승압 회로에 포함되는 상부 전극과 하부 전극에 제 1 위상으로 신호가 인가되는 적어도 1개의 콘덴서와, 상부 전극과 하부 전극에 제 1 위상과 반대인 제 2 위상으로 신호가 인가되는 적어도 1개의 콘덴서가 반도체 기판 내에 M×N의 체크 형상(M, N은 자연수)으로 배치되도록 해도 된다.
이상과 같이 구성한 본 발명에 의하면, 액정 패널의 표시 모드나 표시 내용이 변화해도, 승압 전압의 마진을 검출하여, 클록 신호의 주파수를 조정하며, 또는, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 것에 의해, 소비 전력을 저감할 수 있다.
(발명의 실시예)
이하, 도면에 기초하여, 본 발명의 실시예에 대해서 설명한다. 더구나, 동일 요소에는 동일 번호를 붙여 설명을 생략한다.
본 발명의 제 1 실시예에 관련되는 전원 회로는 전체적으로는 도 1에 도시하는 바와 같은 구성으로 되어 있다. 이 전원 회로는 고전위 측 전원 전압(VDD)과 저전위 측 전원 전압(VSS)이 공급되어 동작한다. 또한, 이들 전원 전압 내의 한쪽이어스 전위여도 된다. 본 실시예에 있어서는, 저전위 측 전원 전압(VSS)이 어스 전위와 같다고 하자.
도 1에 있어서, 승압 회로(10)는 고전위 측 전원 전압(VDD)을 승압하여, 승압 전압(VOUT)을 출력한다. 승압 전압(VOUT)이 공급된 전압 조정 회로(20)는 액정 표시 장치를 위한 동작 전압(VLCD)을 만들어 낸다. 볼티지 팔로워 회로(30)는 이 동작 전압(VLCD)을 분압 및 버퍼하여, 각 기능에 있어서의 부하에 따른 각종 전압(V1, V2, V3, V4)을 출력한다. 승압 회로(10)와 전압 조정 회로(20)의 구성 및 동작은 각각 도 14 및 도 15에 도시하는 것과 동일해도 된다. 도 14에 도시하는 승압 회로를 사용하여 3배 승압을 행할 경우에는, 도 16에 도시하는 바와 같은 승압 클록 신호를 사용할 수 있다. 또한, 동작 전압(VLCD)을 승압 전압(VOUT)과 같게 할 경우에는, 전압 조정 회로(20)는 불필요하다.
도 1에 도시하는 바와 같이, 본 실시예에 관련되는 전원 회로는 더욱이 승압 클록 조정 회로(40)를 포함하고 있다. 승압 클록 조정 회로(40)는 승압 회로(10)로부터 승압 전압(VOUT)이 공급되며, 전압 조정 회로(20)로부터 동작 전압(VLCD)이 공급되어 있으며, 이들을 비교하는 것에 의해 승압 회로(10)에 공급되는 승압 클록 신호를 게이트하거나 주파수를 변화시키는 등의 조정을 하여, 승압 회로(10)의 승압 동작을 제어한다. 또한, 동작 전압(VLCD)을 승압 전압(VOUT)과 같게 할 경우에는, 승압 클록 조정 회로(40)는 승압 전압(VOUT)에만 의거하여 승압 클록 신호를 조정한다.
도 2에 이 승압 클록 조정 회로(40)의 구성예를 도시한다. 도 2에 도시하는 바와 같이, 승압 클록 조정 회로는 P채널 트랜지스터와 N채널 트랜지스터를 갖는 스위치 회로(1 내지 4)를 포함하고 있다. 스위치 회로(1 내지 4)는 서로 역상인 제어 클록 신호(ψ와)에 따라서 개폐한다. 예를 들면, 스위치 회로(1)에 있어서는, 제어 클록 신호(ψ)가 하이 레벨이고 제어 클록 신호()가 로우 레벨 시에 스위치가 닫히며, 제어 클록 신호(ψ)가 로우 레벨이고 제어 클록 신호()가 하이 레벨 시에 스위치가 열린다.
승압 전압(VOUT)과 동작 전압(VLCD)과의 전위차(실제의 마진 전압)는 스위치 회로(1과 2)가 닫히고 스위치 회로(3와 4)가 열렸을 때에 콘덴서(5)에 공급되며, 콘덴서(5)의 양단 전위차는 스위치 회로(3와 4)가 닫히고 스위치 회로(1와 2)가 열렸을 때에 콘덴서(6)에 공급된다. 콘덴서(6)의 양단 전위차(VC)는 비교 회로(7)에 인가된다. 비교 회로(7)는 이 전위차(VC)를 소정 전압(VREF)과 비교하여, 비교 결과를 적어도 1개의 게이트 회로(8)에 출력한다. 또한, 전압을 비교하기 위한 회로로서, 비교 회로(7) 대신 A/D 컨버터를 사용하는 것도 가능하다.
본 실시예에 있어서는, 게이트 회로(8)로서 OR 회로를 사용하고 있다. 또, 소정 전압(VREF)을 승압 전압(VOUT)과 동작 전압(VLCD) 사이의 원하는 마진 전압과 같게 설정하고 있다. OR 회로(8)는 콘덴서(6)의 양단 전위차(VC)가 소정 전압(VREF)보다도 작을 경우에, 입력된 승압 클록 신호를 출력한다. 이 승압 클록 신호는 예를 들면, 도 14의 승압 회로에 있어서의 P채널 트랜지스터(Q2P)의 게이트에, 승압 클록 신호(CL2P)로서 공급된다. 전위차(VC)가 소정 전압(VREF)보다도 커진 경우에는, OR 회로(8)는 승압 클록 신호 대신 하이 레벨 신호를 승압 회로에 공급한다. 이로써, 승압 회로의 승압 배율을 변화시켜, 승압 전압(VOUT)과 동작 전압(VLCD) 사이의 전위차를 원하는 마진 전압에 근접시킬 수 있다.
도 2에 있어서는, 승압 전압(VOUT)과 동작 전압(VLCD)과의 전위차를 스위치 회로(1 내지 4)와 콘덴서(5 및 6)를 사용하여 검출하는 구성으로 했지만, 도 3에 도시하는 바와 같이 분압 회로를 사용하여, 승압 전압(VOUT)을 분압한 전압과, 동작 전압(VLCD)을 분압한 전압을 비교하는 구성으로 해도 된다. 승압 전압(VOUT)에는 저항(R11내지 R15)이 접속되어 있으며, 동작 전압(VLCD)에는 저항(R21내지 R25)이 접속되어 있다. 비교 회로(7)에 있어서, 예를 들면, 분압된 전압(V14과 V24)을 비교하는 것에 의해, 비교 결과를 적어도 1개의 게이트 회로(8)에 출력한다.
또, 도 4에 도시하는 바와 같이, 승압 전압(VOUT)을 분압한 전압을 소정 전압(VREF)과 비교하는 구성으로 해도 된다. 승압 전압(VOUT)에는 저항(R11내지 R15)이 접속되어 있다. 비교 회로(7)에 있어서, 예를 들면, 분압된 전압(V14)을 소정전압(VREF)과 비교하는 것에 의해, 비교 결과를 적어도 1개의 게이트 회로(8)에 출력한다. 여기서, 승압 전압(VOUT)을 동작 전압(VLCD)으로서 사용하도록 해도 된다.
도 2의 전원 회로는 승압 전압(VOUT)과 동작 전압(VLCD)과의 전위차(실제의 마진 전압)가 일정한 값(원하는 마진 전압)이 되도록 제어한다. 이에 대해, 도 3의 전원 회로에 있어서는, 승압 전압(VOUT)과 동작 전압(VLCD)과의 전위차가 승압 전압(VOUT) 또는 동작 전압(VLCD) 값에 의해 변화한다. 또, 도 4의 전원 회로는 승압 전압(VOUT)이 일정한 값이 되도록 제어한다. 도 3 또는 도 4의 전원 회로 구성은 비교적 간단하지만, 분압 회로를 저항에 의해 구성할 경우에는 칩 면적이 다소 커져, 저항을 흐르는 전류에 의해 소비 전력도 다소 증가한다.
다음으로, 본 발명의 제 2 실시예에 대해서 설명한다. 본 실시예에 있어서는, 도 5에 도시하는 바와 같은 승압 클록 조정 회로를 사용하고 있다. 제 1 실시예와 다른 점은 콘덴서(6)의 양단 전위차(VC)가 제 1 비교 회로(7)와 제 2 비교 회로(9)에 인가되도록 한 것이다. 제 1 비교 회로(7)는 이 전위차(VC)를 제 1 소정 전압(VREF1)과 비교하여, 비교 결과(A)를 출력한다. 또, 제 2 비교 회로(9)는 이 전위차(VC)를 제 2 소정 전압(VREF2)과 비교하여, 비교 결과(B)를 출력한다.
본 실시예에 있어서는, 제 2 소정 전압(VREF2)을 승압 전압(VOUT)과 동작 전압(VLCD) 사이의 원하는 마진 전압과 같게 설정하여, 제 1 소정 전압(VREF1)을 이보다도 큰 전압(예를 들면, VDD-VSS)으로 설정하고 있다. 그리고, 비교 결과(A)를 승압 배율 제어 플래그로서 사용하여, 비교 결과(B)를 승압 클록 주파수 제어 플래그로서 사용한다.
도 6에 구체적인 제어 동작을 도시한다. 승압 배율 제어 플래그(A)가 하이 레벨(1)인 경우에는, 승압 배율을 1단계 내린다. 승압 배율 제어 플래그(A)가 로우 레벨(0)이고 승압 클록 주파수 제어 플래그(B)가 하이 레벨(1)인 경우에는, 승압 클록 주파수를 1단계 내린다. 승압 배율 제어 플래그(A)와 승압 클록 주파수 제어 플래그(B)가 모두 로우 레벨(0)인 경우에는, 승압 클록 주파수를 1단계 올린다. 단, 승압 클록 주파수가 최대치이면, 승압 배율을 1단계 올린다.
여기서, 승압 배율 제어는 제 1 실시예와 동일하게 하여 행할 수 있다. 또, 승압 클록 주파수 제어는 도 7에 도시하는 승압 클록 발생 회로를 제어하는 것에 의해 행한다. 또는, 높은 발진 주파수가 필요해지지만, 분주 회로의 분주비를 바꿈으로써 행할 수도 있다.
도 7에 있어서, 승압 클록 발생 회로는 직렬 접속된 인버터(51 및 52)를 포함한다. 인버터(52) 출력은 콘덴서(54)를 개재시켜, 인버터(51)의 입력으로 정귀환되어 있다. 또, 인버터(52) 출력은 인버터(53)와 직렬 접속된 저항(R1내지 R8)을 개재시켜, 인버터(51) 입력으로 부귀환되어 있다. 이상의 구성에 의해, CR 발진기가 형성된다. 저항(R1내지 R7) 일부를 단락하기 위해 스위치 회로(S1내지 S7)가 접속되어 있으며, 이들 스위치 회로 상태에 의해 CR 발진기의 발진 주파수를 변경할 수 있다. 도 8에 스위치 회로의 구체적인 회로예를 도시한다.
여기서, 스위치 회로(S4)에 공급되는 제어 신호(EN0)만이 액티브한 상태가 표준이라 하자. 이 상태에 있어서는, 스위치 회로(S4)에 의해 저항(R1내지 R4)이 쇼트되어, 발진 주파수가 표준치로 되어 있다. 여기서, 스위치 회로(S7)에 공급되는 제어 신호(EN3P)가 액티브해지면, 스위치 회로(S7)에 의해 저항(R1내지 R7)이 쇼트되어, 발진 주파수가 최대치가 된다. 한편, 어느 제어 신호도 액티브해지지 않으면, 어느 저항도 쇼트되지 않으며, 발진 주파수가 최소치가 된다.
다음으로, 본 발명의 제 3 실시예에 대해서 설명한다. 본 실시예에 있어서는, 도 2에 도시하는 콘덴서(6)의 양단 전위차(VC)를 도 9에 도시하는 비교 회로(7)에 있어서, 3종류의 소정 전압(VREF1, VREF2, VREF3)과 시분할로 비교한다. 여기서, 예를 들면, VREF1=VDD-VSS로 하고, VREF1>VREF2>(원하는 마진 전압)>VREF3으로 한다. 비교 회로(7)의 출력을 직렬/병렬 변환하는 것에 의해, 각각의 비교 결과로서 플래그(A, B, C)를 얻고 있다.
3종류의 소정 전압을 바꾸기 위해, 도 8에 도시하는 바와 같은 스위치 회로(S11, S12, S13)를 사용하고 있다. 또, 비교 회로(7) 출력을 직렬/병렬 변환하기 위해, 플립 플롭(61 내지 64)을 사용하고 있다. 이들 스위치 회로 및 플립 플롭에는, 도 10에 도시하는 바와 같은 제어 클록 신호(ψ2내지 ψ6)가 공급된다.
플래그(A와 B)는 NOR 회로(65)의 입력에 공급되며, 비교 결과(C)는 NOR회로(65)의 반전 입력에 공급된다. NOR 회로(65)의 출력은 로드·인에이블 첨부 업 다운 카운터(66)의 인에이블 반전 입력에 공급된다. 업 다운 카운터(66)는 제어 클록 신호()가 공급되어 동작한다. 플래그(A와 B)가 로우 레벨(0)이고 플래그(C)가 하이 레벨(1) 시에는, 업 다운 카운터(66)가 카운트 동작을 정지하기 때문에, 승압 배율 및 승압 클록 주파수가 유지된다.
업 다운 카운터(66) 각각의 카운트 출력에는, 인버터(67 내지 70)가 접속되어 있다. AND 회로(71, 72, …)는 업 다운 카운터(66)의 카운트 출력 및 반전된 인버터 출력을 사용하여, 도 7에 도시하는 바와 같은 승압 클록 발생 회로에 공급하기 위한 승압 클록 주파수 제어 신호(EN3M, EN2M, …)를 발생한다.
한편, 플래그(A)와 제어 클록 신호(ψ6)는 AND 회로(73)의 입력에 공급되며, 플래그(C)와 업 다운 카운터(66)의 캐리 출력은 AND 회로(74)의 반전 입력에 공급된다. AND 회로(73와 74) 출력은 NOR 회로(75) 입력에 공급되며, NOR 회로(75) 출력은 로드 첨부 업 다운 카운터(76)의 클록 입력에 공급된다.
업 다운 카운터(76) 각각의 카운트 출력에는 인버터(77와 78)가 접속되어 있다. AND 회로(79 내지 81)는 업 다운 카운터(76)의 카운트 출력 및 반전된 인버터 출력을 사용하여, 도 14에 도시하는 바와 같은 승압 회로에 공급하는 승압 클록 신호를 게이트 하기 위한 승압 배율 제어 신호(X1 내지 X3)를 발생한다.
도 11에 구체적인 제어 동작을 도시한다. 플래그(A, B, C)가 하이 레벨(1)인 경우에는, 승압 배율을 1단계 내린다. 플래그(A)가 로우 레벨(0)이고플래그(B)와 C)가 하이 레벨(1)인 경우에는, 승압 클록 주파수를 1단계 내린다. 플래그(A와 B)가 로우 레벨(0)이고 플래그(C)가 하이 레벨(1)인 경우에는, 현상을 유지한다. 플래그(A, B, C)가 로우 레벨(0)이면 승압 클록 주파수를 1단계 올린다. 단, 승압 클록 주파수가 최대치이면, 승압 배율을 1단계 올린다.
다음으로, 본 발명에 관련되는 전원 회로에 포함되는 승압 회로에서 사용하는 콘덴서 형성에 관한 일 실시예에 대해서 설명한다. 도 7a, 도 7b를 참조하여 설명한 바와 같이, 반도체 기판에 형성된 콘덴서에는 하부 전극과 반도체 기판 사이에 기생 용량(CS)이 존재한다.
본 실시예에 의한 콘덴서는 이러한 기생 용량을 등가적으로 저감시키는 것이다. 도 12에 도시하는 바와 같이, 반도체 기판에 콘덴서를 형성하는 데 있어, 콘덴서를 세분화하여 형성한다. 이렇게 세분화된 콘덴서를 서로 역상으로 동작하는 M개의 제 1 군 콘덴서(CA)와 N개의 제 2 군 콘덴서(CB)로 나누어(M, N은 자연수), 체크 형상으로 배치한다.
콘덴서를 세분화하여 역상으로 동작시킴으로써, 콘덴서에 전류가 흐르는 것에 의해 발생하는 반도체 기판 내의 전위는 제거된다. 그 결과, 세분화된 기생 용량 합(CS·M과 CS·N)이 직렬 접속된 것과 등가가 된다. 따라서, 등가적인 기생 용량은 CS·M·N/(M+N)이 된다. 여기서, M=N으로 하면, 등가적인 기생 용량은 CS·N/2이다. 즉, 통상과 같이 기생 용량이 병렬 접속되는 경우와 비교하여, 1/2로 감소한다. 더욱이, 도 14에 도시하는 바와 같은 승압 회로에 있어서, 역상으로 동작하는 트랜지스터끼리를 인접시키면, 트랜지스터의 기생 용량을 저감할 수 있다.
이상 서술한 바와 같이, 본 발명에 의하면, 액정 패널의 표시 모드가 변화해도 승압 전압 마진을 검출하여, 클록 신호의 주파수를 조정하며, 또는, 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 것에 의해, 소비 전력을 저감할 수 있다.

Claims (15)

  1. 삭제
  2. 삭제
  3. (a) 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 스텝과,
    (b) 상기 승압 전압을 사용하여, 안정화된 동작 전압을 발생하는 스텝과,
    (c) 상기 승압 전압과 상기 동작 전압 사이의 마진 전압을 검출하는 스텝과,
    (d) 스텝 (c)에서의 검출 결과에 기초하여, 스텝 (a)에서 사용하는 클록 신호의 주파수를 조정하며, 또는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 스텝을 구비하는 것을 특징으로 하는 DC-DC 승압 방법.
  4. 제 3 항에 있어서,
    스텝 (d)가 스텝 (a)에서 사용하는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 것에 의해 스텝 (a)에서의 입력 전압의 승압 배율을 변화시키는 스텝을 포함하는 것을 특징으로 하는 DC-DC 승압 방법.
  5. 제 4 항에 있어서,
    스텝 (c)가 상기 마진 전압을 제 1 소정 전압 및 제 2 소정 전압과 비교하는 스텝을 포함하며,
    스텝 (d)가, 상기 마진 전압이 제 1 소정 전압보다도 클 때에 승압 배율을 1단계 내리는 스텝과, 상기 마진 전압이 제 1 소정 전압보다도 작고 제 2 소정 전압보다도 클 때에 클록 신호의 주파수를 1단계 내리는 스텝과, 상기 마진 전압이 제 2 소정 전압보다도 작을 때에 클록 신호의 주파수를 1단계 올리든지 또는 승압 배율을 1단계 올리는 스텝을 포함하는 것을 특징으로 하는 DC-DC 승압 방법.
  6. 제 4 항에 있어서,
    스텝 (c)가 상기 마진 전압을 제 1에서 제 3까지의 소정 전압과 비교하는 스텝을 포함하며,
    스텝 (d)가, 상기 마진 전압이 제 1 소정 전압보다도 클 때에 승압 배율을 1단계 내리는 스텝과, 상기 마진 전압이 제 1 소정 전압보다도 작고 제 2 소정 전압보다도 클 때에 클록 신호의 주파수를 1단계 내리는 스텝과, 상기 마진 전압이 제 2 소정 전압보다도 작고 제 3 소정 전압보다도 클 때에 승압 배율과 클록 신호의 주파수를 유지하는 스텝과, 상기 마진 전압이 제 3 소정 전압보다도 작을 때에 클록 신호의 주파수를 1단계 올리든지 또는 승압 배율을 1단계 올리는 스텝을 포함하는 것을 특징으로 하는 DC-DC 승압 방법.
  7. 입력 전압이 공급되고, 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 승압 회로와,
    상기 승압 회로가 발생하는 승압 전압을 적어도 1개의 소정 전압과 비교하는 비교 회로와,
    상기 비교 회로의 비교 결과에 기초하여, 상기 승압 회로가 사용하는 클록 신호의 주파수를 조정하며, 또는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 승압 클록 조정 회로를 구비하는 것을 특징으로 하는 전원 회로.
  8. 제 7 항에 있어서,
    상기 승압 클록 조정 회로가, 상기 승압 회로가 사용하는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 것에 의해 상기 승압 회로에 있어서의 입력 전압의 승압 배율을 변화시키는 것을 특징으로 하는 전원 회로.
  9. 입력 전압이 공급되고, 클록 신호를 사용하여 입력 전압을 승압하는 것에 의해 승압 전압을 발생하는 승압 회로와,
    상기 승압 회로가 발생하는 승압 전압을 사용하여, 안정화된 동작 전압을 발생하는 전압 조정 회로와,
    상기 승압 회로가 발생하는 승압 전압과 상기 전압 조정 회로가 발생하는 동작 전압 사이의 마진 전압을 검출하는 검출 회로와,
    상기 검출 회로의 검출 결과에 기초하여, 상기 승압 회로가 사용하는 클록 신호의 주파수를 조정하며, 또는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 승압 클록 조정 회로를 구비하는 것을 특징으로 하는 전원 회로.
  10. 제 9 항에 있어서,
    상기 승압 클록 조정 회로가, 상기 승압 회로가 사용하는 적어도 1개의 스위칭 소자를 제어하는 클록 신호를 고정하는 것에 의해 상기 승압 회로에 있어서의 입력 전압의 승압 배율을 변화시키는 것을 특징으로 하는 전원 회로.
  11. 제 10 항에 있어서,
    상기 검출 회로가 상기 마진 전압을 제 1 소정 전압 및 제 2 소정 전압과 비교하고,
    상기 승압 클록 조정 회로가, 상기 마진 전압이 제 1 소정 전압보다도 클 때에 승압 배율을 1단계 내리고, 상기 마진 전압이 제 1 소정 전압보다도 작고 제 2소정의 전압보다도 클 때에 클록 신호의 주파수를 1단계 내리며, 상기 마진 전압이 제 2 소정 전압보다도 작을 때에 클록 신호의 주파수를 1단계 올리든지 또는 승압 배율을 1단계 올리도록, 클록 신호의 진폭 또는 주파수를 조정하는 것을 특징으로 하는 전원 회로.
  12. 제 10 항에 있어서,
    상기 검출 회로가 상기 마진 전압을 제 1에서 제 3까지의 소정 전압과 비교하고,
    상기 승압 클록 조정 회로가, 상기 마진 전압이 제 1 소정 전압보다도 클 때에 승압 배율을 1단계 내리고, 상기 마진 전압이 제 1 소정 전압보다도 작고 제 2 소정 전압보다도 클 때에 클록 신호의 주파수를 1단계 내리며, 상기 마진 전압이 제 2 소정 전압보다도 작고 제 3 소정 전압보다도 클 때에 승압 배율과 클록 신호의 주파수를 유지하며, 상기 마진 전압이 제 3 소정 전압보다도 작을 때에 클록 신호의 주파수를 1단계 올리든지 또는 승압 배율을 1단계 올리도록, 클록 신호의 진폭 또는 주파수를 조정하는 것을 특징으로 하는 전원 회로.
  13. 제 7 항 내지 제 12 항 중 어느 한 항에 있어서,
    콘덴서와, 복수의 저항과, 상기 승압 클록 조정 회로로부터 출력되는 복수의 제어 신호에 따라서 상기 복수의 저항의 접속을 변화시키는 복수의 스위치 회로를 포함하며, 가변 주파수의 클록 신호를 발생하여 상기 승압 회로에 공급하는 승압클록 발생 회로를 더 구비하는 것을 특징으로 하는 전원 회로.
  14. 제 7 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 승압 회로에 포함되고, 상부 전극과 하부 전극에 제 1 위상으로 신호가 인가되는 적어도 1개의 콘덴서와, 상부 전극과 하부 전극에 제 1 위상과 반대인 제 2 위상으로 신호가 인가되는 적어도 1개의 콘덴서가 반도체 기판 내에 M×N의 체크 형상(M, N은 자연수)으로 배치된 것을 특징으로 하는 전원 회로.
  15. 제 13 항에 있어서,
    상기 승압 회로에 포함되고, 상부 전극과 하부 전극에 제 1 위상으로 신호가 인가되는 적어도 1개의 콘덴서와, 상부 전극과 하부 전극에 제 1 위상과 반대인 제 2 위상으로 신호가 인가되는 적어도 1개의 콘덴서가 반도체 기판 내에 M×N의 체크 형상(M, N은 자연수)으로 배치된 것을 특징으로 하는 전원 회로.
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