JP3675456B2 - 半導体装置及び表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及び表示装置に関する。
【0002】
【従来の技術】
表示装置として、電気光学装置を含む液晶表示装置が用いられることがある。液晶表示装置を電子機器に搭載することで、電子機器の小型化と低消費電流化とを両立させることができる。
【0003】
ところで、液晶表示装置の駆動には高い電圧が必要とされる。従って、電気光学装置を駆動するドライバIC(Integrated Circuit)(広義には半導体装置)は、高い電圧を生成する電源回路を内蔵することがコストの観点からも望ましい。この場合、電源回路は、昇圧回路を含む。昇圧回路は、高電位側のシステム電源電圧VDDと、低電位側の接地電源電圧VSSとの間の電圧を昇圧して、液晶駆動用の出力電圧Voutを生成する。
【0004】
このような昇圧回路として、いわゆるチャージポンプ方式で昇圧した電圧を生成するチャージポンプ回路を用いることで、低消費化を図ることができる。チャージポンプ回路は、キャパシタを含む。液晶パネルとドライバICとをモジュール化した液晶パネルモジュールでは、チャージポンプ回路のキャパシタをIC内に内蔵することにより、実装工程の簡略化と、トータルコストの削減とを図ることができる。例えば、5倍昇圧を行う一般的なチャージポンプ回路では5個のキャパシタを必要とするため、上記の観点から、これらキャパシタをIC内に内蔵するメリットは大きい。
【0005】
【特許文献1】
特開2001−211635号公報
【0006】
【発明が解決しようとする課題】
ところで、より一層の低消費電力化及び小型化に加えて、より高精細な表示ができる表示装置、特に液晶表示装置に対する市場の要求が強い。従って、液晶表示装置を駆動するドライバには、より小さいデューティ比(duty ratio)で駆動することが求められると共に、より高い駆動用電圧が必要とされる。例えば、デューティ比が1/65のドライバでは、出力電圧Voutとして9ボルト程度の駆動用電圧が必要とされる。
【0007】
例えば、システム電源電圧VDDと接地電源電圧VSSとの間の電圧として最小電圧2.4ボルトを昇圧する場合を考える。5倍昇圧時には、理想的には12ボルトを得ることができるが、昇圧効率を考慮すると、例えば80%の昇圧効率で9.6ボルトを得ることができる。従って、ディーティ比が1/65のドライバに対して、必要とされる電源を供給できる。
【0008】
一方、ユーザによっては、システム電源電圧VDDと接地電源電圧VSSとの間の電圧として、1.8ボルトの動作の保証が要求される場合がある。この場合、システム電源電圧VDDと接地電源電圧VSSとの間の電圧が2.4ボルトと1.8ボルトの両方の場合で、デューティ比が1/65のドライバを実現する必要がある。そのため、6倍昇圧にせざるを得ない。1.8ボルトを5倍昇圧しても、昇圧効率を100%にすることが困難だからである。
【0009】
6倍昇圧を行う電源回路を内蔵するドライバは、6倍昇圧に必要なすべてのキャパシタを内蔵すると、5倍昇圧を行う電源回路を内蔵するドライバに比べて、内蔵されるキャパシタの数が増えて、面積が増大する。そのため、コストが高くなる。従って、1.8ボルトを6倍昇圧する電圧を用いるユーザを満足させることはできても、2.4ボルトを5倍昇圧する電圧を用いるユーザを満足させることができなくなる。
【0010】
以上のように、電源回路を内蔵するドライバには、コスト高を抑えて、できるだけ多くのユーザが要求する昇圧電圧を生成できることが望まれる。
【0011】
また、チャージポンプ回路のキャパシタをドライバIC内に内蔵した場合、外付けの場合と同じ容量を得るために、内蔵するキャパシタの面積が大きくなってしまいコストが高くなる。一方、内蔵するキャパシタの面積を小さくすると、消費電流が多くなる。このように、内蔵するキャパシタの面積と消費電流とがトレードオフの関係にある。
【0012】
従って、キャパシタの面積を小さくしてコストを削減するため、小容量のキャパシタを用いて従来と同じ能力(電荷供給能力、負荷駆動能力)を有するチャージポンプ方式の昇圧回路が求められる。言い換えれば、キャパシタの面積が同じ(コストが同じ)で、従来の容量内蔵昇圧回路と同じ能力を有し、より一層の低消費電流化が可能なチャージポンプ方式の昇圧回路が求められる。
【0013】
また、ICに外付けされたキャパシタ1個当たりの容量は0.1〜1μFであり、IC内に内蔵されたキャパシタ1個当たりの容量は1nF程度である。そのため、従来の容量を内蔵しない昇圧回路と同じ能力を得るためには、チャージポンプ回路のスイッチ素子のスイッチング周波数を大きくする必要があり、キャパシタの充放電電流の増加による消費電流の増大を招く。従って、キャパシタの充放電電流を低減するチャージポンプ回路を提供することが望まれる。
【0014】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その第1の目的は、コスト高を抑えて、できるだけ多くのユーザが要求する昇圧電圧を生成できる半導体装置、及びこれを備えた表示装置を提供することにある。
【0015】
また本発明の第2の目的は、負荷駆動能力を低下させることなく、低消費で昇圧電圧を生成する半導体装置、及びこれを備えた表示装置を提供することにある。
【0016】
【課題を解決するための手段】
上記課題を解決するために本発明は、第1及び第2の電源線の間の電圧を、M×N(M>N、M、Nは正の整数)倍に昇圧した出力電圧を生成する半導体装置であって、前記第1及び第2の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を、前記第1の電源線と昇圧電源線との間に出力する第1の回路と、前記第1の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第2の回路と、前記第1の電源線に電気的に接続された第1の端子と、前記複数のスイッチ素子のうち少なくとも1つのスイッチ素子に電気的に接続された第2の端子と、を含み、前記第2の回路は、半導体装置の外部で前記第1及び第2の端子の間に接続されるキャパシタと、前記第2の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第1の電源線と前記出力電源線との間に、前記第1の電源線及び前記昇圧電源線の間の電圧をN倍に昇圧した電圧を出力する半導体装置に関係する。
【0017】
本発明によれば、M×N倍昇圧に必要なすべてのキャパシタを半導体装置に内蔵する場合に比べて、M倍昇圧に必要なキャパシタのみを内蔵させるため、M×N倍昇圧を行うための回路の面積の増大を最小限に抑えることができる。そして、ユーザに要求される、例えば1.8ボルトや3ボルトなどの多様な電圧Vの昇圧を同一バルクで実現することができる。従って、例えば1.8ボルトを6倍昇圧する電圧を用いるユーザに対する要求や、2.4ボルトを5倍昇圧する電圧を用いるユーザに対する要求を同時に満足させる半導体装置を提供できる。
【0018】
更にまた、N倍昇圧のためのキャパシタのみを半導体装置に外付けするだけでよく、M×N倍昇圧に必要なすべてのキャパシタを半導体装置に外付けする場合に比べて、実装工程や実装面積を削減できる。
【0019】
従って、コスト高を抑えて、できるだけ多くのユーザが要求する昇圧電圧を生成できる半導体装置を提供できる。
【0020】
また本発明に係る半導体装置では、Nが2であってもよい。
【0021】
本発明によれば、第2の回路に外付けされるキャパシタの数を最小とすることができ、実装工程や実装面積をより一層削減できる。
【0022】
また本発明に係る半導体装置では、第3〜第5の端子を含み、前記第2の回路は、前記第1の電源線と前記昇圧電源線との間に直列に接続された第1及び第2の出力用スイッチ素子と、前記昇圧電源線と前記出力電源線との間に直列に接続された第3及び第4の出力用スイッチ素子とを含み、前記第2の端子は、前記出力電源線に接続され、前記第3の端子は、前記第1及び第2の出力用スイッチ素子が接続された接続ノードに電気的に接続され、前記第4の端子は、前記第2及び第3の出力用スイッチ素子が接続された接続ノードに電気的に接続され、前記第5の端子は、前記第3及び第4の出力用スイッチ素子が接続された接続ノードに電気的に接続されてもよい。
【0023】
本発明によれば、更に第2の回路を構成するスイッチ素子の数を少なくすることができるので、実装工程や実装面積を更に削減できる。
【0024】
また本発明に係る半導体装置では、第3〜第(M+1)(Mは3以上の整数)の電源線を更に含み、前記第1の回路は、第j(1≦j≦M−1、jは整数)の昇圧用キャパシタが、第1の期間に第jの電源線と第(j+1)の電源線との間に接続されると共に前記第1の期間経過後の第2の期間に第(j+1)の電源線と第(j+2)の電源線との間に接続される第1〜第(M−1)の昇圧用キャパシタと、第k(1≦k≦M−2、kは整数)の安定化用キャパシタが、第(k+1)の電源線と第(k+2)の電源線との間に接続され、前記第2の期間において第kの昇圧用キャパシタの各昇圧用キャパシタから放電された電荷を蓄積する第1〜第(M−2)の安定化用キャパシタとを含み、前記第(M+1)の電源線が、前記昇圧電源線に接続されてもよい。
【0025】
また本発明に係る半導体装置では、前記第1の回路は、第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含み、前記第(M−1)の安定化用キャパシタが、前記第2の期間において第(M−1)の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【0026】
本発明によれば、第1の回路を構成する各構成要素に印加される電圧を低くすることができる。従って、製造コストを抑えることができるようになる。
【0027】
また本発明に係る半導体装置では、第3〜第(M+1)(Mは3以上の整数)の電源線を更に含み、前記第1の回路は、第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(M+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第1〜第2Mのスイッチ素子と、各昇圧用キャパシタの一端が、第j(1≦j≦2M−3、jは奇数)及び第(j+1)のスイッチ素子が接続された第jの接続ノードに接続され、該昇圧用キャパシタの他端が、第(j+2)及び第(j+3)のスイッチ素子が接続された第(j+2)の接続ノードに接続された第1〜第(M−1)の昇圧用キャパシタと、各安定化用キャパシタの一端が、第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子が接続された第kの接続ノードに接続され、該安定化用キャパシタの他端が、第(k+2)及び第(k+3)のスイッチ素子が接続された第(k+2)の接続ノードに接続された第1〜第(M−2)の安定化用キャパシタとを含み、前記第(M+1)の電源線が、前記昇圧電源線に接続され、第r(1≦r≦2M−1、rは整数)のスイッチ素子と第(r+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、前記第1及び第(M+1)の電源線の間に、第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を出力してもよい。
【0028】
また本発明に係る半導体装置では、前記第1の回路は、第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含み、前記第(M−1)の安定化用キャパシタが、前記第2の期間において第(M−1)の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【0029】
また本発明に係る半導体装置では、各昇圧用キャパシタ及び各安定化用キャパシタには、前記第1及び第2の電源線の間の電圧が印加されてもよい。
【0030】
本発明によれば、第1の回路を構成するスイッチ素子、昇圧用キャパシタ及び安定化用キャパシタを低耐圧の製造プロセスで作り込むことができるようになる。また、スイッチ素子を、一般的なMOSトランジスタにより実現した場合、MOSトランジスタを低耐圧の製造プロセスで製造できるようになるので、MOSトランジスタのゲート容量による充放電電流を低減することができる。
【0031】
更に、一般的なチャージポンプ回路と比較すると、半導体装置内に同じ面積を費やしてキャパシタを作り込み(コスト同じ)、同じ出力インピーダンスを得よう(能力同じ)とした場合、キャパシタの充放電の周波数を低減できるので、スイッチングに伴う消費電流を低減できる。更にまた、キャパシタを低耐圧の製造プロセスで作り込めるようになり、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【0032】
従って、負荷駆動能力を低下させることなく、低消費で昇圧電圧を生成する半導体装置を提供できる。
【0033】
また本発明に係る半導体装置では、第3〜第(M+1)(Mは3以上の整数)の電源線を更に含み、前記第1の回路は、第1及び第2のチャージポンプ回路を含み、前記第(M+1)の電源線が、前記昇圧電源線に接続され、前記第1のチャージポンプ回路は、第j1(1≦j1≦M−1、j1は整数)の昇圧用キャパシタが、第1の期間に第j1の電源線と第(j1+1)の電源線との間に接続されると共に前記第1の期間経過後の第2の期間に第(j1+1)の電源線と第(j1+2)の電源線との間に接続される第1の群の第1〜第(M−1)の昇圧用キャパシタを含み、前記第2のチャージポンプ回路は、第j2(1≦j2≦M−1、j2は整数)の昇圧用キャパシタが、前記第2の期間に第j2の電源線と第(j2+1)の電源線との間に接続されると共に前記第1の期間に第(j2+1)の電源線と第(j2+2)の電源線との間に接続される第2の群の第1〜第(M−1)の昇圧用キャパシタを含んでもよい。
【0034】
また本発明に係る半導体装置では、前記第1の回路は、第k(1≦k≦M−2、kは整数)の安定化用キャパシタが、第(k+1)の電源線と第(k+2)の電源線との間に接続された第1〜第(M−2)の安定化用キャパシタを含んでもよい。
【0035】
また本発明に係る半導体装置では、前記第1の回路は、第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含んでもよい。
【0036】
本発明によれば、第1の回路を構成する各構成要素に印加される電圧を低くすることができる。従って、製造コストを抑えることができるようになる。しかも、第1の期間では、第2のチャージポンプ回路により昇圧された電圧が第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に出力される。また、第2の期間では、第1のチャージポンプ回路により昇圧された電圧が、第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に出力される。従って、第1の期間及び第2の期間では、第(M+1)の電源線に接続される負荷によって電流が引かれても、昇圧された電圧が降下されることがなく、安定した電圧を出力することができる。
【0037】
また本発明に係る半導体装置では、第3〜第(M+1)(Mは3以上の整数)の電源線を更に含み、前記第1の回路は、第1及び第2のチャージポンプ回路を含み、前記第(M+1)の電源線が、前記昇圧電源線に接続され、前記第1のチャージポンプ回路は、第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(M+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第1の群の第1〜第2Mのスイッチ素子と、各昇圧用キャパシタの一端が、第j1(1≦j1≦2M−3、j1は奇数)及び第(j1+1)のスイッチ素子が接続された第j1の接続ノードに接続され、該昇圧用キャパシタの他端が、第(j1+2)及び第(j1+3)のスイッチ素子が接続された第(j1+2)の接続ノードに接続された第1の群の第1〜第(M−1)の昇圧用キャパシタとを含み、前記第1の群の第r1(1≦r1≦2M−1、r1は整数)のスイッチ素子と前記第1の群の第(r1+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、前記第2のチャージポンプ回路は、第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(m+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第2の群の第1〜第2Mのスイッチ素子と、各昇圧用キャパシタの一端が、第j2(1≦j2≦2M−3、j2は奇数)及び第(j2+1)のスイッチ素子が接続された第j2の接続ノードに接続され、該昇圧用キャパシタの他端が、第(j2+2)及び第(j2+3)のスイッチ素子が接続された第(j2+2)の接続ノードに接続された第2の群の第1〜第(M−1)の昇圧用キャパシタとを含み、前記第2の群の第r2(1≦r2≦2M−1、r2は整数)のスイッチ素子と前記第2の群の第(r2+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、第1の期間では、前記第1の群の第rのスイッチ素子(1≦r≦2M、rは整数)がオンとなるようにスイッチ制御されると共に、前記第2の群の第rのスイッチ素子がオフとなるようにスイッチ制御され、前記第1の期間の経過後の第2の期間では、前記第1の群の第rのスイッチ素子がオフとなるようにスイッチ制御されると共に、前記第2の群の第rのスイッチ素子がオンとなるようにスイッチ制御されてもよい。
【0038】
また本発明に係る半導体装置では、前記第1の回路は、各安定化用キャパシタの一端が、第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子が接続された第kの接続ノードに接続され、該安定化用キャパシタの他端が、第(k+2)及び第(k+3)のスイッチ素子が接続された第(k+2)の接続ノードに接続された第1〜第(M−2)の安定化用キャパシタを含んでもよい。
【0039】
また本発明に係る半導体装置では、前記第1の回路は、第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含んでもよい。
【0040】
また本発明に係る半導体装置では、各昇圧用キャパシタには、前記第1及び第2の電源線の間の電圧が印加されてもよい。
【0041】
本発明によれば、第1の回路を構成するスイッチ素子、昇圧用キャパシタや安定化用キャパシタを低耐圧の製造プロセスで作り込むことができるようになる。また、スイッチ素子を、一般的なMOSトランジスタにより実現した場合、MOSトランジスタを低耐圧の製造プロセスで製造できるようになるので、MOSトランジスタのゲート容量による充放電電流を低減することができる。
【0042】
更に、一般的なチャージポンプ回路と比較すると、半導体装置内に同じ面積を費やしてキャパシタを作り込み(コスト同じ)、同じ出力インピーダンスを得よう(能力同じ)とした場合、キャパシタの充放電の周波数を低減できるので、スイッチングに伴う消費電流を低減できる。更にまた、キャパシタを低耐圧の製造プロセスで作り込めるようになり、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【0043】
そして、第1の期間では、第2のチャージポンプ回路により昇圧された電圧が第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に出力される。また、第2の期間では、第1のチャージポンプ回路により昇圧された電圧が、第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に出力される。従って、第1の期間及び第2の期間では、第Mの電源線に接続される負荷によって電流が引かれても、昇圧された電圧が降下されることがなく、安定した電圧を出力することができる。
【0044】
また本発明に係る半導体装置では、電圧を調整する電圧調整回路を含み、前記電圧調整回路によって調整された電圧が、前記第1及び第2の電源線の間の電圧として供給されてもよい。
【0045】
また本発明に係る半導体装置では、前記電圧調整回路は、参照電圧と、前記第1及び第(M+1)の電源線の間の電圧又は該電圧を分割した分割電圧との比較結果に基づいて、電圧を調整してもよい。
【0046】
また本発明に係る半導体装置では、前記第1及び第(M+1)の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、前記第1〜第2Mのスイッチ素子のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる電圧調整回路を含んでもよい。
【0047】
また本発明に係る半導体装置では、前記第1及び第(M+1)の電源線の間の電圧に基づいて多値の電圧を生成する多値電圧生成回路を含んでもよい。
【0048】
本発明によれば、高精度で駆動用電圧を生成することができるので、表示品質の高い駆動を実現する半導体装置を提供できる。
【0049】
また本発明に係る半導体装置では、前記多値電圧生成回路により生成された多値の電圧に基づいて電気光学装置を駆動するドライバ部を含んでもよい。
【0050】
また本発明は、複数の走査線と、複数のデータ線と、複数の画素と、前記複数の走査線を駆動する走査ドライバと、前記複数のデータ線を駆動する上記記載の半導体装置とを含むことを表示装置に関係する。
【0051】
本発明によれば、半導体装置の低コスト化及び低消費電力化を両立させることで、より低コストで低消費電力の表示装置を提供できる。
【0052】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0053】
1. 第1の実施形態
図1に、第1の実施形態における半導体装置の原理的な構成図を示す。半導体装置(集積回路装置(IC)、チップ)10は、第1及び第2の電源線VL−1、VL−2の間の電圧を、M×N(M>N、M、Nは正の整数)倍に昇圧した出力電圧Voutを生成する。出力電圧Voutは、第1の電源線VL−1と出力電源線VLOとの間に出力される。
【0054】
半導体装置10は、第1及び第2の回路20、30、第1及び第2の端子T1、T2を含む。
【0055】
第1の回路20は、第1及び第2の電源線VL−1、VL−2と昇圧電源線VLUとに接続される。そして第1の回路20は、チャージポンプ(Charge Pump)動作により第1及び第2の電源線VL−1、VL−2の間の電圧VをM倍に昇圧した電圧M・Vを第1の電源線VL−1と昇圧電源線VLUとの間に出力する。
【0056】
第2の回路30は、第1の電源線VL−1、昇圧電源線VLU及び出力電源線VLOに接続される。そして、第2の回路30は、複数のスイッチ素子を含む。これら複数のスイッチ素子のオン又はオフを行うことで、チャージポンプ動作が行われる。
【0057】
第1の端子T1は、第1の電源線VL−1に電気的に接続される。第2の端子T2は、第2の回路30の複数のスイッチ素子のうち少なくとも1つのスイッチ素子に電気的に接続される。
【0058】
そして、第2の回路30は、半導体装置10の外部で第1及び第2の端子T1、T2の間に接続されるキャパシタCと、第2の端子T2に接続されたスイッチ素子とを用いたチャージポンプ動作により、第1の電源線VL−1と出力電源線VLOとの間に、第1の電源線VL−1及び昇圧電源線VLUの間の電圧M・VをN倍に昇圧した電圧N・(M・V)を出力する。
【0059】
このように半導体装置10では、第1の回路20がチャージポンプ回路として機能する。そして、第1及び第2の端子T1、T2の間に接続されたキャパシタCと第2の回路30とが、チャージポンプ回路として機能する。図1では、半導体装置10に外付けされたキャパシタを1個としているが、半導体装置10に外付けされた複数のキャパシタと、第2の回路30とにより、昇圧回路として機能させるようにしてもよい。
【0060】
M×N倍昇圧に必要なすべてのキャパシタを半導体装置10に内蔵する場合に比べて、M倍昇圧に必要なキャパシタのみを内蔵させるため、M×N倍昇圧を行うための回路の面積の増大を最小限に抑えることができる。そして、ユーザに要求される、例えば1.8ボルトや3ボルトなどの多様な電圧Vの昇圧を同一バルクで実現することができる。従って、例えば1.8ボルトを6倍昇圧する電圧を用いるユーザに対する要求や、2.4ボルトを5倍昇圧する電圧を用いるユーザに対する要求を同時に満足させる半導体装置を提供できる。
【0061】
更にまた、N倍昇圧のためのキャパシタのみを半導体装置10に外付けするだけでよく、M×N倍昇圧に必要なすべてのキャパシタを半導体装置10に外付けする場合に比べて、実装工程や実装面積を削減できる。
【0062】
このため、第2の回路30に外付けされるキャパシタの数が最小となることが望ましい。従って、MがNより大きく、かつNが2であることが望ましい。
【0063】
ところで、M倍昇圧を行う第1の回路において、チャージポンプ動作を行うためのキャパシタは、半導体装置10に内蔵される。一般的に、半導体装置内にキャパシタを内蔵すると、面積の増大によるコスト高を招く他に、充放電電流の増加によって消費電流が増加するとされている。
【0064】
そこで、第1の実施形態では、第1の回路20として、以下に述べるチャージポンプ回路を採用することで、消費電流の低減と低コスト化とを図る。
【0065】
1.1 第1の回路
第1の実施形態における第1の回路20は、複数のキャパシタを含み、いわゆるチャージポンプ方式により昇圧した電圧を出力する。即ち、第1の回路20は、以下に述べるチャージポンプ回路を含む。
【0066】
図2に、第1の実施形態における第1の回路20の動作原理の説明図を示す。ここでは、M(Mは3以上の整数)倍昇圧について説明する。
【0067】
第1の回路20は、第1〜第(M+1)の電源線VL−1〜VL−(M+1)を用いてチャージポンプ動作を行う。そして第1の回路20は、第1及び第2の電源線VL−1、VL−2の間の電圧VをM倍に昇圧した昇圧電圧M・Vを、出力電圧Voutとして第(M+1)の電源線VL−(M+1)に出力する。図2では、Mが5の場合(5倍昇圧時)の動作原理を示している。
【0068】
第1の回路20は、第1〜第(M−1)の昇圧用キャパシタCu1〜Cu(M−1)と、第1〜第(M−2)の安定化用キャパシタCs1〜Cs(M−2)とを含む。
【0069】
第1〜第(M−1)の昇圧用キャパシタCu1〜Cu(M−1)のうち第j(1≦j≦M−1、jは整数)の昇圧用キャパシタCujは、第1の期間に第jの電源線VL−jと第(j+1)の電源線VL−(j+1)との間に接続される。そして、第jの昇圧用キャパシタは、第1の期間経過後の第2の期間に、第(j+1)の電源線VL−(j+1)と第(j+2)の電源線VL−(j+2)との間に接続される。即ち第jの昇圧用キャパシタCujに接続される電源線は、第1及び第2の期間の各期間に応じて切り替えられる。
【0070】
例えば第1の昇圧用キャパシタCu1は、第1の期間に第1及び第2の電源線VL−1、VL−2の間に接続され、第2の期間に第2及び第3の電源線VL−2、VL−3の間に接続される。第2の昇圧用キャパシタCu2は、第1の期間に第2及び第3の電源線VL−2、VL−3の間に接続され、第2の期間に第3及び第4の電源線VL−3、VL−4の間に接続される。第(M−1)の昇圧用キャパシタCu(M−1)は、第1の期間に第(M−1)及び第Mの電源線VL−(M−1)、VL−Mの間に接続され、第2の期間に第M及び第(M+1)の電源線VL−M、VL−(M+1)の間に接続される。
【0071】
また、第1〜第(M−2)の安定化用キャパシタCs1〜Cs(M−2)のうち第k(1≦k≦M−2、kは整数)の安定化用キャパシタCskは、第(k+1)の電源線VL−(k+1)と第(k+2)の電源線VL−(k+2)との間に接続される。そして、第kの安定化用キャパシタCskは、第2の期間において第kの昇圧用キャパシタCukから放電された電荷を蓄積(充電)する。即ち第kの安定化用キャパシタCskに接続される電源線は、第1及び第2の期間の各期間において共通している。
【0072】
例えば第1の安定化用キャパシタCs1は、第2及び第3の電源線VL−2、VL−3の間に接続される。そして第1の安定化用キャパシタCs1は、第2の期間に第1の昇圧用キャパシタCu1から放電された電荷を蓄積する。上述のように、第2の期間では、第1の安定化用キャパシタCs1は第2及び第3の電源線VL−2、VL−3の間に接続されている。第2の安定化用キャパシタCs2は、第3及び第4の電源線VL−3、VL−4の間に接続される。そして第2の安定化用キャパシタCs2は、第2の期間に第2の昇圧用キャパシタCu2から放電された電荷を蓄積する。第(M−2)の安定化用キャパシタCs(M−2)は、第(M−1)及び第Mの電源線VL−(M−1)、VL−Mの間に接続される。そして第(M−2)の安定化用キャパシタCs(M−2)は、第2の期間に第(M−2)の昇圧用キャパシタCu(M−2)から放電された電荷を蓄積する。
【0073】
また第(M+1)の電源線VL−(M+1)は、図1に示す昇圧電源線VLUに接続されている。
【0074】
このような第1の回路20の原理的な動作について、図2に示すようにMが5の場合を例に説明する。第1の電源線VL−1には、低電位側の接地電源電圧VSSが供給されている。第2の電源線VL−2には、高電位側のシステム電源電圧VDDが供給されている。第1及び第2の電源線VL−1、VL−2の間には電圧Vが印加される。
【0075】
第1の期間では、第1の昇圧用キャパシタCu1の両端に電圧Vが印加される。そして、第1の期間経過後の第2の期間では、第1の昇圧用キャパシタCu1が、第2の及び第3の電源線VL−2、VL−3の間に接続される。従って、第1の期間において第1の昇圧用キャパシタCu1に蓄積された電荷が放電され、第1の安定化用キャパシタCs1に蓄積される。これにより、第1の安定化用キャパシタCs1の一端が接続される第2の電源線VL−2の電圧Vを基準に、第1の安定化用キャパシタCs1の他端が接続される第3の電源線VL−3が電圧2・Vとなる。
【0076】
同様にして、第1の期間に第2及び第3の昇圧用キャパシタCu2、Cu3の各昇圧用キャパシタに蓄積された電荷が第2の期間に放電され、第2及び第3の安定化用キャパシタCs2、Cs3の各安定化用キャパシタに蓄積される。
【0077】
この結果、第4〜第6の電源線VL−4〜VL−6の電圧は、3・V、4・V、5・Vとなる。即ち第1の回路20の出力電圧として、第1及び第6の電源線VL−1、VL−6の間には、電圧5・Vが印加される。
【0078】
また第1の回路20が、第Mの電源線VL−Mと第(M+1)の電源線VL−(M+1)との間に接続された第(M−1)の安定化用キャパシタCs(M−1)を更に含み、第(M−1)の安定化用キャパシタCs(M−1)が、第2の期間において第(M−1)の昇圧用キャパシタCu(M−1)から放電された電荷を蓄積することが望ましい。即ちMが5の場合、第5及び第6の電源線VL−5、VL−6の間に、第4の安定化用キャパシタCs4が更に接続されることが望ましい。図2では、第(M−1)の安定化用キャパシタCs(M−1)に相当する第4の安定化用キャパシタCs4が接続されている。この場合、第4の安定化用キャパシタCs4により第2の期間に昇圧された出力電圧Voutを安定した状態で供給することができる。
【0079】
更にまた、図2において、第1の回路20が、第1の電源線VL−1と第(M+1)の電源線VL−(M+1)との間に接続されたキャパシタを更に含むことが望ましい。即ちMが5の場合、第1及び第6の電源線VL−1、VL−6の間に、キャパシタが接続されることが望ましい。図2では、第1及び第(M+1)の電源線VL−1、VL−(M+1)に相当する第1及び第6の電源線VL−1、VL−6の間に、キャパシタC0が接続されている。この場合、第6の電源線VL−6に接続される負荷に依存した電圧レベルの低下を回避できる。
【0080】
図3に、図2に示す第1の回路20の構成例を示す。図3における第1の回路20では、2つの電源線の間に直列に接続された2つのスイッチ素子を排他的にオンとなるように制御することで、第1及び第2の期間の各期間において、各昇圧用キャパシタにそれぞれ接続される電源線を切り替える。
【0081】
図3に示す第1の回路20は、第1〜第(M+1)の電源線VL−1〜VL−(M+1)を用いてチャージポンプ動作を行う。そして、第1の回路20は、第1及び第2の電源線VL−1、VL−2の間の電圧VをM倍に昇圧した昇圧電圧M・Vを、出力電圧Voutとして、第(M+1)の電源線VL−(M+1)に出力する。第(M+1)の電源線VL−(M+1)は、図1における昇圧電源線VLUに接続される。図3では、Mが5の場合(5倍昇圧時)の構成例を示している。
【0082】
第1の回路20は、第1〜第2Mのスイッチ素子SW1〜SW2Mと、第1〜第(M−1)の昇圧用キャパシタCu1〜Cu(M−1)と、第1〜第(M−2)の安定化用キャパシタCs1〜Cs(M−2)とを含む。
【0083】
第1〜第2Mのスイッチ素子の各スイッチ素子は、第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に直列に接続されている。より具体的には、第1のスイッチ素子SW1の一端が第1の電源線VL−1に接続され、第2Mのスイッチ素子SW2Mの一端が第(M+1)の電源線VL−(M+1)に接続される。そして、第1及び第2Mのスイッチ素子SW1、SW2Mを除く残りのスイッチ素子SW2〜SW(2M−1)が、第1のスイッチ素子SW1の他端と第2Mのスイッチ素子SW2Mの他端との間に直列に接続される。
【0084】
第1〜第(M−1)の昇圧用キャパシタCu1〜Cu(M−1)の各昇圧用キャパシタの一端が、第j(1≦j≦2M−3、jは奇数)及び第(j+1)のスイッチ素子SWj、SW(j+1)が接続された第jの接続ノードND−jに接続される。そして、該昇圧用キャパシタの他端が、第(j+2)及び第(j+3)のスイッチ素子SW(j+2)、SW(j+3)が接続された第(j+2)の接続ノードND−(j+2)に接続される。
【0085】
即ち第1の昇圧用キャパシタCu1は、第1及び第3の接続ノードND−1、ND−3の間に接続される。ここで、第1の接続ノードND−1は第1及び第2のスイッチ素子SW1、SW2が互いに接続されるノードであり、第3の接続ノードND−3は第3及び第4のスイッチ素子SW3、SW4が互いに接続されるノードである。第2の昇圧用キャパシタCu2は、第3及び第5の接続ノードND−3、ND−5の間に接続される。ここで、第5の接続ノードND−5は、第5及び第6のスイッチ素子SW5、SW6が互いに接続されるノードである。同様に、第(M−1)の昇圧用キャパシタCu(M−1)は、第(2M−3)及び第(2M−1)の接続ノードND−(2M−3)、ND−(2M−1)の間に接続される。ここで、第(2M−3)の接続ノードND(2M−3)は第(2M−3)及び第(2M−2)のスイッチ素子SW(2M−3)、SW(2M−2)が互いに接続されるノードであり、第(2M−1)の接続ノードND−(2M−1)は第(2M−1)及び第2Mのスイッチ素子SW(2M−1)、SW2Mが互いに接続されるノードである。
【0086】
また図3において、第1〜第(M−2)の安定化用キャパシタCs1〜Cs(M−2)の各安定化用キャパシタの一端が、第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子SWk、SW(k+1)が接続された第kの接続ノードND−kに接続される。そして、該安定化用キャパシタの他端が、第(k+2)及び第(k+3)のスイッチ素子SW(k+2)、SW(k+3)が接続された第(k+2)の接続ノードND−(k+2)に接続される。
【0087】
即ち第1の安定化用キャパシタCs1は、第2及び第4の接続ノードND−2、ND−4の間に接続される。ここで、第2の接続ノードND−2は第2及び第3のスイッチ素子SW2、SW3が互いに接続されるノードであり、第4の接続ノードND−4は第4及び第5のスイッチ素子SW4、SW5が互いに接続されるノードである。第2の安定化用キャパシタCs2は、第4及び第6の接続ノードND−4、ND−6の間に接続される。ここで、第6の接続ノードND−6は、第6及び第7のスイッチ素子SW6、SW7が互いに接続されるノードである。同様に、第(M−2)の安定化用キャパシタCs(M−2)は、第(2M−4)及び第(2M−2)の接続ノードND−(2M−4)、ND−(2M−2)の間に接続される。ここで、第(2M−4)の接続ノードND(2M−4)は第(2M−4)及び第(2M−3)のスイッチ素子SW(2M−4)、SW(2M−3)が互いに接続されるノードであり、第(2M−2)の接続ノードND−(2M−2)は第(2M−2)及び第(2M−1)のスイッチ素子SW(2M−2)、SW(2M−1)が互いに接続されるノードである。
【0088】
そして、図3における第1の回路20では、第r(1≦r≦2M−1、rは整数)のスイッチ素子SWrと第(r+1)のスイッチ素子SW(r+1)とが排他的にオンとなるようにスイッチ制御され、第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に、第1及び第2の電源線の間の電圧をM倍に昇圧した電圧M・Vを出力する。
【0089】
図4に、図3における各スイッチ素子のスイッチ制御を行うスイッチ制御信号の動作を模式的に示す。
【0090】
ここで、第1のスイッチ素子SW1のスイッチ制御(オンオフ制御)を行うスイッチ制御信号をS1、第2のスイッチ素子SW2のスイッチ制御を行うスイッチ制御信号をS2、・・・、第2Mのスイッチ素子SW2Mのスイッチ制御を行うスイッチ制御信号をS2Mとし、Mが5の場合のスイッチ制御信号S1〜S10の動作タイミングを模式的に示す。各スイッチ制御信号は、図4に示すような動作を繰り返すクロック信号である。
【0091】
またHレベルのスイッチ制御信号により、各スイッチ素子はオンとなり、スイッチ素子の両端が電気的に接続されて導通状態となるものとする。またLレベルのスイッチ制御信号により、各スイッチ素子はオフとなり、スイッチ素子の両端が電気的に切断されて非導通状態となるものとする。
【0092】
スイッチ制御信号S1、S3、・・・、S9は、第1の期間においてHレベルとなり、第2の期間においてLレベルとなる。スイッチ制御信号S2、S4、・・・、S10は、第1の期間においてLレベルとなり、第2の期間においてHレベルとなる。このようにして、第rのスイッチ素子SWrと第(r+1)のスイッチ素子SW(r+1)とが排他的にオンとなるようにスイッチ制御される。
【0093】
このとき、第rのスイッチ素子SWrと第(r+1)のスイッチ素子SW(r+1)とが同時にオンとなる期間がなくなるようにスイッチ制御されることが望ましい。第rのスイッチ素子SWrと第(r+1)のスイッチ素子SW(r+1)とが同時にオンになると、貫通電流による消費電流の増加を招くからである。また図4では、第2の期間が、第1の期間経過後の次の期間となっているが、これに限定されるものではない。例えば第2の期間が、第1の期間経過後の所定の期間を置いて開始されてもよい。要は、第2の期間が、第1の期間経過後であればよい。
【0094】
次に、図3に示す第1の回路20の動作について、Mが5の場合(5倍昇圧)を例に、図5(A)、(B)を参照しながら説明する。
【0095】
図5(A)は、第1の期間における図3の第1の回路20のスイッチ状態を模式的に表したものである。図5(B)は、第2の期間における図3の第1の回路20のスイッチ状態を模式的に表したものである。
【0096】
第1の期間では、第1、第3、第5、第7及び第9のスイッチ素子SW1、SW3、SW5、SW7、SW9がオンとなり、第2、第4、第6、第8及び第10のスイッチ素子SW2、SW4、SW6、SW8、SW10がオフとなる(図5(A))。第1の昇圧用キャパシタCu1に着目すると、第1の期間中に第1の昇圧用キャパシタCu1の両端には、第1及び第2の電源線VL−1、VL−2の間の電圧V(V、0)が印加される。従って、第1の昇圧用キャパシタCu1には、第1の期間中にその両端の電圧がVとなるように電荷が蓄積される。
【0097】
第2の期間では、第1、第3、第5、第7及び第9のスイッチ素子SW1、SW3、SW5、SW7、SW9がオフとなり、第2、第4、第6、第8及び第10のスイッチ素子SW2、SW4、SW6、SW8、SW10がオンとなる(図5(B))。これにより、第1の昇圧用キャパシタCu1の一端には、第1の電源線VL−1に代えて第2の電源線VL−2が接続される。従って、第1の昇圧用キャパシタCu1の他端は、電圧2・Vとなる。第1の昇圧用キャパシタCu1の他端は、第3の電源線VL−3に接続されるため、第2及び第3の電源線VL−2、VL−3の間に接続された第1の安定化用キャパシタCs1の両端にも電圧Vが印加され、第1の安定化用キャパシタCs1には、その両端の電圧がVとなるように電荷が蓄積される。これにより、第1の安定化用キャパシタCs1の他端の電圧は、2・Vとなる。
【0098】
第2の昇圧用キャパシタCu2についても、ほぼ同様である。即ち、第1の期間中では、第2の昇圧用キャパシタCu2の一端には、第2の電源線VL−2が接続される。第2の電源線VL−2には、電圧Vが供給されているが、第1の昇圧用キャパシタCu1の他端が接続されている。そして、第2の昇圧用キャパシタCu2の他端には、第1の安定化用キャパシタCs1の他端が接続される。そのため、第2の昇圧用キャパシタCu2の両端には、電圧V(2V、V)が印加される。従って、第2の昇圧用キャパシタCu2には、第1の期間中にその両端の電圧がVとなるように電荷が蓄積される。
【0099】
そして、第2の期間になると、第1の昇圧用キャパシタCu1の他端の電圧が2・Vとなる。そのため、その一端が第1の昇圧用キャパシタCu1に接続された第2の昇圧用キャパシタCu2の他端の電圧は、3・Vとなる。第2の昇圧用キャパシタCu2の他端は、第4の電源線VL−4に接続されるため、第3及び第4の電源線VL−3、VL−4の間に接続された第2の安定化用キャパシタCs2の両端にも電圧Vが印加され、第2の安定化用キャパシタCs2には、その両端の電圧がVとなるように電荷が蓄積される。
【0100】
第3及び第4の昇圧用キャパシタCu3、Cu4の他端の電圧も、上記と同様に、チャージポンプ方式により昇圧された電圧となる。その結果、第6の電源線VL−6の電圧は5・Vとなり、出力電圧Voutとして出力される。
【0101】
なお、図3、図5(A)、(B)において、第1の回路20が、第Mの電源線VL−Mと第(M+1)の電源線VL−(M+1)との間に接続された第(M−1)の安定化用キャパシタCs(M−1)を更に含み、第(M−1)の安定化用キャパシタCs(M−1)が、第2の期間において第(M−1)の昇圧用キャパシタCu(M−1)から放電された電荷を蓄積することが望ましい。即ちMが5の場合、第5及び第6の電源線VL−5、VL−6の間に、第4の安定化用キャパシタCs4が更に接続されることが望ましい。図3、図5(A)、(B)では、第(M−1)の安定化用キャパシタCs(M−1)に相当する第4の安定化用キャパシタCs4を破線で示している。この場合、第4の安定化用キャパシタCs4により第2の期間に昇圧された出力電圧Voutを安定した状態で供給することができる。
【0102】
更にまた、図3、図5(A)、(B)において、第1の回路20が、第1の電源線VL−1と第(M+1)の電源線VL−(M+1)との間に接続されたキャパシタを更に含むことが望ましい。即ちMが5の場合、第1及び第6の電源線VL−1、VL−6の間に、キャパシタが接続されることが望ましい。図3、図5(A)、(B)では、第1及び第(M+1)の電源線VL−1、VL−(M+1)に相当する第1及び第6の電源線VL−1、VL−6の間に、キャパシタC0が接続されている。この場合、第6の電源線VL−6に接続される負荷に依存した電圧レベルの低下を回避できる。
【0103】
以上のように第1の回路20を構成することで、各昇圧用キャパシタ及び各安定化用キャパシタには、第1及び第2の電源線VL−1、VL−2の間の電圧Vと同じ電圧が印加される。また、各スイッチ素子も、後述するように、昇圧した電圧M・Vではなく、電圧V又は電圧2・Vの振幅を有する信号に対する耐圧を有していればよい。従って、各昇圧用キャパシタ及び各安定化用キャパシタをIC内に内蔵させる場合に、電圧M・Vの耐圧を有する高耐圧の製造プロセスを用いることなく低コスト化を実現する低耐圧の製造プロセスにより、スイッチ素子及びキャパシタを形成することができる。
【0104】
1.2 キャパシタを内蔵する半導体装置
次に、第1の回路20を構成するチャージポンプ回路を内蔵する場合について説明する。
【0105】
図6に、図3に示す第1の回路20を構成するチャージポンプ回路を内蔵する半導体装置の構成の概要を示す。図6において、図3に示す構成要素と同一部分には同一符号を付し、適宜説明を省略する。
【0106】
半導体装置(集積回路装置(IC)、チップ)100は、図3に示す第1の回路20を構成するチャージポンプ回路200を含む。チャージポンプ回路200は、第1〜第(M+1)の電源線を用いてチャージポンプ動作を行う。
【0107】
半導体装置100は、第1のスイッチ素子の一端が第1の電源線に接続され、第2M(Mは3以上の整数)のスイッチ素子の一端が第(M+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が第1のスイッチ素子の他端と第2Mのスイッチ素子の他端との間に直列に接続された第1〜第2Mのスイッチ素子と、各昇圧用キャパシタの一端が第j(1≦j≦2M−3、jは奇数)及び第(j+1)のスイッチ素子が接続された第jの接続ノードに接続され、該昇圧用キャパシタの他端が第(j+2)及び第(j+3)のスイッチ素子が接続された第(j+2)の接続ノードに接続された第1〜第(M−1)の昇圧用キャパシタと、各安定化用キャパシタの一端が第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子が接続された第kの接続ノードに接続され、該安定化用キャパシタの他端が第(k+2)及び第(k+3)のスイッチ素子が接続された第(k+2)の接続ノードに接続された第1〜第(M−2)の安定化用キャパシタとを含む。そして、半導体装置100では、第r(1≦r≦2M−1、rは整数)のスイッチ素子と第(r+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【0108】
チャージポンプ回路200は、第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含み、第(M−1)の安定化用キャパシタが、第2の期間において第(M−1)の昇圧用キャパシタから放電された電荷を蓄積するようにしてもよい。
【0109】
図6では、Mが5の場合(5倍昇圧)のチャージポンプ回路200の構成を示し、第(M−1)の安定化用キャパシタCs(M−1)に相当する第4の安定化用キャパシタCs4が第5及び第6の電源線VL−5、VL−6の間に接続されている。
【0110】
半導体装置100は、チャージポンプ回路200の昇圧用キャパシタ及び安定化用キャパシタを内蔵する。図6では、チャージポンプ回路200の第1〜第4の昇圧用キャパシタCu1〜Cu4及び第1〜第4の安定化用キャパシタCs1〜Cs4が半導体装置100に内蔵される。
【0111】
そして、半導体装置100では、昇圧した電圧を安定化させるためのキャパシタのみが外付けされる。より具体的には、半導体装置100は、第1及び第(M+1)の電源線VL−1、VL−(M+1)と電気的に接続された第1及び第2の端子T1、T2を含み、半導体装置100の外部で、第1及び第2の端子T1、T2の間にキャパシタC0が接続される。図6では、半導体装置100は、第1及び第6の電源線VL−1、VL−6と電気的に接続された第1及び第2の端子T1、T2を含み、半導体装置100の外部で、第1及び第2の端子T1、T2の間にキャパシタC0が接続される。
【0112】
チャージポンプ回路200の各スイッチ素子は、金属酸化膜半導体(Metal-Oxide Semiconductor:MOS)トランジスタにより構成される。より具体的には、第1のスイッチ素子SW1は、nチャネル型MOSトランジスタTr1により構成される。第2〜第10のスイッチ素子SW2〜SW10は、pチャネル型MOSトランジスタTr2〜Tr10により構成される。
【0113】
従って、スイッチ素子としてMOSトランジスタのオンオフ制御を行うスイッチ制御信号S1〜S10は、図7に示すようなタイミングとなる。なお、MOSトランジスタTr1とMOSトランジスタTr2のスイッチ制御信号S1、S2として、スイッチ制御信号S0を用いる。
【0114】
なお、図6では、MOSトランジスタごとに、第1及び第2の期間における導通状態を、“○”(オン)又は“×”(オフ)で示している。左側には第1期間における導通状態、右側には第2の期間における導通状態を示している。
【0115】
また図6では、昇圧用キャパシタごとに、第1及び第2の期間において、該昇圧用キャパシタの両端に印加される電圧を示している。左側には第1期間において印加される電圧、右側には第2の期間において印加される電圧を示している。
【0116】
このようにチャージポンプ回路200の動作は図3、図4及び図5(A)、(B)で説明した内容と同様である。従って、その説明を省略する。
【0117】
1.3 出力インピーダンス
次に、チャージポンプ回路200の効果を説明するために、チャージポンプ回路200の出力インピーダンスを求める。
【0118】
チャージポンプ回路200の出力インピーダンスZは、次式(1)に示すように、昇圧した出力電圧Voutが供給される第6の電源線VL−6から電流Iを引いたときに第6の電源線VL−6の電圧が降下する傾きに対応する。
【0119】
Vout=I・Z ・・・(1)
チャージポンプ回路の能力は、該チャージポンプ回路の出力インピーダンスを用いることによって表すことができる。出力インピーダンスの値が小さいほど、負荷により電流が引かれたときの電圧の降下が小さくなることを意味する。従って、出力インピーダンスの値が小さいほどチャージポンプ回路の能力(電荷供給能力、負荷駆動能力)が高く、出力インピーダンスの値が大きいほどチャージポンプ回路の能力が低いことを表す。チャージポンプ回路の能力は、高い方が望ましい。
【0120】
チャージポンプ回路200の出力インピーダンスは、次のように簡略化して求められる。
【0121】
図8(A)、(B)に、チャージポンプ回路200の等価回路を示す。図8(A)は、第1の期間におけるチャージポンプ回路200の等価回路を示す。図8(B)は、第2の期間におけるチャージポンプ回路200の等価回路を示す。ここで、各等価回路中の抵抗素子は、MOSトランジスタのオン抵抗を示している。また各等価回路中の電源は、第1及び第2の電源線VL−1、VL−2の間に、電圧Vが印加されていることを示している。
【0122】
次に、各等価回路を用いて、チャージポンプ回路200のチャージポンプ動作を8つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【0123】
図9(A)〜(D)に、チャージポンプ回路200のチャージポンプ動作の前半の4状態の等価回路を示す。
【0124】
図10(A)〜(D)に、チャージポンプ回路200のチャージポンプ動作の後半の4状態の等価回路を示す。
【0125】
即ち図9(A)は、MOSトランジスタTr1、Tr3がオンの状態の等価回路である。図9(B)は、MOSトランジスタTr2、Tr4がオンの状態の等価回路である。図9(C)は、MOSトランジスタTr3、Tr5がオンの状態の等価回路である。図9(D)は、MOSトランジスタTr4、Tr6がオンの状態の等価回路である。
【0126】
また図10(A)は、MOSトランジスタTr5、Tr7がオンの状態の等価回路である。図10(B)は、MOSトランジスタTr6、Tr8がオンの状態の等価回路である。図10(C)は、MOSトランジスタTr7、Tr9がオンの状態の等価回路である。図10(D)は、MOSトランジスタTr8、Tr10がオンの状態の等価回路である。
【0127】
次に、各MOSトランジスタのオン抵抗の抵抗値をrとする。そして、図9(A)〜(D)、図10(A)〜(D)の各状態において、インピーダンスをDC成分とAC成分とに分ける。
【0128】
各状態のインピーダンスのDC成分は、それぞれ2つのMOSトランジスタのオン抵抗分であるため、2rである。
【0129】
また各状態で流れる電流iは、i=cfVにより求められる。ここで、fはスイッチング周波数である。インピーダンスのAC成分は各状態のスイッチングにより生じるため、1/(c・f)となる。即ち、図9(A)に示す状態から図9(B)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cu1・f)となる。
【0130】
同様に、図9(B)に示す状態から図9(C)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cs1・f)となる。図9(C)に示す状態から図9(D)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cu2・f)となる。図9(D)に示す状態から図10(A)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cs2・f)となる。図10(A)に示す状態から図10(B)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cu3・f)となる。図10(B)に示す状態から図10(C)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cs3・f)となる。図10(C)に示す状態から図10(D)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(Cu4・f)となる。
【0131】
ここで、各昇圧用キャパシタ及び各安定化用キャパシタの容量値をcとする。出力インピーダンスZは、インピーダンスのDC成分とAC成分の和となるので、次の(2)式により表される。
【0132】
Z=8×2r+7×1/(c・f)=16r+7/(c・f) ・・・(2)
なお、M倍昇圧の場合、出力インピーダンスの一般式は次の(3)式により表される。
【0133】
【0134】
1.4 比較例
次に、図6に示すチャージポンプ回路200との対比のため、比較例におけるチャージポンプ回路について説明する。
【0135】
図11に、比較例におけるチャージポンプ回路の構成例を示す。ここで、図6に示すチャージポンプ回路200と同一部分には同一符号を付している。
【0136】
比較例におけるチャージポンプ回路300は、第1及び第2の電源線VLC−1、VLC−2、第1〜第(M+2)の出力電源線VLO−1〜VLO−(M+2)を有する。そして、第1及び第2の電源線VLC−1、VLC−2の間の電圧VをM倍に昇圧した昇圧電圧M・Vを、出力電圧Voutとして、第(M+2)の出力電源線VLO−(M+2)に出力する。
【0137】
チャージポンプ回路300は、低耐圧の第1〜第4のスイッチ素子としてのnチャネル型MOSトランジスタLN1、LN2とpチャネル型MOSトランジスタLP1、LP2とを含む。またチャージポンプ回路300は、高耐圧の第1〜第Mのスイッチ素子としてのpチャネル型MOSトランジスタHP1〜HPMを含む。
【0138】
第1及び第2の電源線VLC−1、VLC−2の間に、MOSトランジスタLP1、LN1が直列に接続される。MOSトランジスタLP1、LN1は、スイッチ制御信号S1Cによりオンオフ制御される。また第1及び第2の電源線VLC−1、VLC−2の間に、MOSトランジスタLP2、LN2が直列に接続される。MOSトランジスタLP2、LN2は、スイッチ制御信号S2Cによりオンオフ制御される。
【0139】
第2の電源線VLC−2と第(M+2)の出力電源線VLO−(M+2)との間に、MOSトランジスタHP1〜HPMが直列に接続される。MOSトランジスタHP1のドレイン端子が第2の電源線VLC−2に接続される。MOSトランジスタHPMのソース端子が第(M+2)の出力電源線VLO−(M+2)に接続される。MOSトランジスタHP1〜HPMは、スイッチ制御信号S3C〜S(M+2)Cによりオンオフ制御される。
【0140】
第1の出力電源線VLO−1は、MOSトランジスタLN2のドレイン端子とMOSトランジスタLP2のドレイン端子とに接続される。第2の出力電源線VLO−2は、MOSトランジスタLN1のドレイン端子とMOSトランジスタLP1のドレイン端子とに接続される。
【0141】
Mが奇数の場合、第2の出力電源線VLO−2とMOSトランジスタHPq(1≦q≦M、qは偶数)との間にそれぞれフライングコンデンサが接続される。従って、(M−1)/2個のフライングコンデンサが第2の出力電源線VLO−2に接続される。また第1の出力電源線VLO−1とMOSトランジスタHPt(2≦t≦M、tは奇数)との間にそれぞれフライングコンデンサが接続される。従って、(M−1)/2個のフライングコンデンサが第1の出力電源線VLO−1に接続される。
【0142】
一方、Mが偶数の場合、第2の出力電源線VLO−2とMOSトランジスタHPq(1≦q≦M、qは偶数)との間にそれぞれフライングコンデンサが接続される。従って、M/2個のフライングコンデンサが第2の出力電源線VLO−2に接続される。また第1の出力電源線VLO−1とMOSトランジスタHPt(2≦t≦M、tは奇数)との間にそれぞれフライングコンデンサが接続される。従って、(M/2−1)個のフライングコンデンサが第1の出力電源線VLO−1に接続される。
【0143】
図11は、Mが5の場合(5倍昇圧時)の構成例を示している。また、出力電圧Voutの安定化を図るため、出力電圧Voutが出力される第7の出力電源線VLO−7と、第1の電源線VLC−1との間にキャパシタC5が接続される。
【0144】
なお、図11では、図6と同様に、MOSトランジスタごとに、第1及び第2の期間における導通状態を、“○”(オン)又は“×”(オフ)で示している。左側には第1期間における導通状態、右側には第2の期間における導通状態を示している。
【0145】
また図11では、フライングコンデンサごとに、第1及び第2の期間において、該フライングコンデンサの両端に印加される電圧を示している。左側には第1期間において印加される電圧、右側には第2の期間において印加される電圧を示している。
【0146】
図12に、比較例におけるチャージポンプ回路の動作原理の説明図を示す。このように、第1及び第2の期間を繰り返すことによるチャージポンプ方式により、第(M+2)の出力電源線VLO−(M+2)(図12では第7の出力電源線VLO−7)には、第1及び第2の電源線VLC−1、VLC−2の間の電圧をM倍に昇圧した昇圧電圧が出力電圧Voutとして出力される。
【0147】
比較例におけるチャージポンプ回路300の出力インピーダンスは、次のように簡略化して求められる。
【0148】
図13(A)、(B)に、比較例におけるチャージポンプ回路300の等価回路を示す。図13(A)は、第1の期間におけるチャージポンプ回路300の等価回路を示す。図13(B)は、第2の期間におけるチャージポンプ回路300の等価回路を示す。ここで、各等価回路中の抵抗素子は、MOSトランジスタのオン抵抗を示している。また各等価回路中の電源は、第1及び第2の電源線VLC−1、VLC−2の間に、電圧Vが印加されていることを示している。
【0149】
次に、各等価回路を用いて、チャージポンプ回路300のチャージポンプ動作を5つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【0150】
図14(A)〜(E)に、チャージポンプ回路300のチャージポンプ動作の5状態の等価回路を示す。
【0151】
即ち図14(A)は、MOSトランジスタHP1、LN1がオンの状態の等価回路である。図14(B)は、MOSトランジスタHP2、LN2がオンの状態の等価回路である。図14(C)は、MOSトランジスタHP3、LN1がオンの状態の等価回路である。図14(D)は、MOSトランジスタHP4、LN2がオンの状態の等価回路である。図14(E)は、MOSトランジスタHP5、LP2がオンの状態の等価回路である。
【0152】
次に、各MOSトランジスタのオン抵抗の抵抗値をrとする。そして、図14(A)〜(E)の各状態において、インピーダンスをDC成分とAC成分とに分ける。
【0153】
図14(A)、(E)の各状態のインピーダンスのDC成分は2rである。図14(B)〜(D)の各状態のインピーダンスのDC成分は3rである。
【0154】
またインピーダンスのAC成分は、上述と同様に求められる。即ち、図14(A)に示す状態から図14(B)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(C1・f)となる。図14(B)に示す状態から図14(C)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(C2・f)となる。図14(C)に示す状態から図14(D)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(C3・f)となる。図14(D)に示す状態から図14(E)に示す状態へのスイッチングにより、インピーダンスのAC成分は、1/(C4・f)となる。
【0155】
ここで、各フライングコンデンサの容量値をcとする。出力インピーダンスZcは、インピーダンスのDC成分とAC成分の和となるので、次の(4)式により表される。なお、第7の出力電源線VLO−7に接続される負荷によりキャパシタC5についてのAC成分も発生するが、キャパシタC5は外付け容量として設けられ、他のフライングコンデンサC1〜C4に比べて、その容量値が十分大きい。従って、インピーダンスとしては、フライングコンデンサC1〜C4が支配的となり、キャパシタC5によるAC成分については無視できる。
【0156】
なお、M倍昇圧の場合、出力インピーダンスの一般式は次の(5)式により表される。
【0157】
【0158】
1.5 比較例との対比
図6に示すチャージポンプ回路200の構成と、図11に示す比較例におけるチャージポンプ回路300の構成とを対比する。両回路は、同じ5倍昇圧を実現するにも関わらず、チャージポンプ回路200では、キャパシタの数と、スイッチ素子の数とが増える。
【0159】
また、図6に示す第1の実施形態におけるチャージポンプ回路200の出力インピーダンスZと、図11に示す比較例におけるチャージポンプ回路300の出力インピーダンスZcとを対比する。(2)式及び(4)式より、出力インピーダンスZcの方が、出力インピーダンスZより小さい。
【0160】
以上より、一般的には、第1の実施形態におけるチャージポンプ回路200を採用するよりも、比較例におけるチャージポンプ回路300を採用することが有利であると考えられる。
【0161】
ところが、チャージポンプ回路を構成するキャパシタを半導体装置内に内蔵させる場合、第1の実施形態におけるチャージポンプ回路200では、昇圧用キャパシタ及び安定化用キャパシタのすべてを低耐圧の製造プロセスで製造することができる。これに対して、比較例におけるチャージポンプ回路300は、MOSトランジスタHP1〜HP5、フラングコンデンサC2〜C4を高耐圧プロセスで製造する必要がある。
【0162】
ここで、低耐圧とは、第1及び第2の電源線VLC−1、VLC−2(VL−1、VL−2)の間の電圧V(例えば1.8ボルト〜3.3ボルト)により定められる設計ルール上の耐圧である。これに対して高耐圧とは、例えば10ボルト〜20ボルトといった高電圧に対する設計ルール上の耐圧である。
【0163】
低耐圧の製造プロセスを用いるか、或いは高耐圧の製造プロセスを用いるかにより、半導体装置内で作り込まれるキャパシタの両電極間の膜厚が変わってくる。低耐圧の製造プロセスで作り込まれるキャパシタでは、その両電極間の膜厚をより一層薄くでき、単位面積当たりの容量値を大きくできる。即ち、ある容量値を得る場合、高耐圧の製造プロセスで作り込まれるキャパシタの面積より、低耐圧の製造プロセスで作り込まれるキャパシタの面積をより小さくできる。また、半導体装置内に内蔵させることを考慮すると、キャパシタの数の増加の影響を小さくできる。
【0164】
従って、同じ面積を費やして半導体装置内にキャパシタを内蔵させる場合、比較例におけるチャージポンプ回路300に比べて、第1の実施形態におけるチャージポンプ回路200の方がよい。
【0165】
そして、第1の実施形態におけるチャージポンプ回路200のキャパシタを内蔵させることで、以下のような利点を有する。
【0166】
第1に、スイッチング素子としてのMOSトランジスタを低耐圧の製造プロセスで製造できるようになるので、MOSトランジスタのゲート容量による充放電電流を低減することができる。同じオン抵抗を実現する高耐圧用のMOSトランジスタと比べて、低耐圧用のMOSトランジスタのチャネル幅を狭くでき、図6に示すように充放電電圧は低電圧である。これに対して、図11では、充放電電圧がV〜5・Vであり、5・Vは高電圧である。従って、低耐圧用のMOSトランジスタを採用することにより、ゲート膜厚が薄くなり、ゲート容量が大きくなる影響を考慮しても、ゲート容量による充放電電流を低減できる。
【0167】
第2に、第1の実施形態におけるチャージポンプ回路200と、比較例におけるチャージポンプ回路300とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み(コスト同じ)、同じ出力インピーダンスを得よう(能力同じ)とした場合、第1の実施形態におけるチャージポンプ回路200によれば、比較例におけるチャージポンプ回路300に比べて、スイッチングに伴う消費電流を低減できる。
【0168】
この点について説明する。チャージポンプ回路のキャパシタに電荷を充電するための十分な時間が必要であるため、時定数C・rは1/2f(電荷が充放電される周波数)より十分小さいものと考えることができる。ここで、例えば時定数C・rが、スイッチ制御信号のパルスの10分の1であるものとする。また、チャージポンプ回路200とチャージポンプ回路300のキャパシタの容量値が同一で、MOSトランジスタのオン抵抗の抵抗値が同一であるものとする。
【0169】
C・r=1/(20・f) ・・・(6)
従って、(6)式を、(2)式及び(4)式に代入すると、次の(7)式及び(8)式が求められる。
【0170】
Z =13/(20・Ca・fa)+4/(Ca・fa) ・・・(7)
Zc=16/(20・Cb・fb)+7/(Cb・fb) ・・・(8)
(7)式及び(8)式において、Caはチャージポンプ回路300におけるキャパシタの1個当たりの容量値であり、Cbはチャージポンプ回路200におけるキャパシタの1個当たりの容量値とする。また、faはチャージポンプ回路300における各キャパシタに電荷が充放電される周波数であり、fbはチャージポンプ回路200における各キャパシタに電荷が充放電される周波数である。
【0171】
チャージポンプ回路200の出力インピーダンスZと、チャージポンプ回路300の出力インピーダンスZcとを同一にするためには、(7)式及び(8)式より、Z=Zcである。これにより、次の(9)式が求められる。
【0172】
低耐圧の製造プロセスによりキャパシタCLVを製造する場合の絶縁酸化膜の膜厚を10ナノメートル(nm)とし、例えば16ボルトの高耐圧の製造プロセスによりキャパシタCHVを製造する場合の絶縁酸化膜の膜厚を55nmとする。このとき、単位面積当たりの容量比は、次の(10)式で表される。
【0173】
CLV=5.5・CHV ・・・(10)
図11に示すチャージポンプ回路300では、フライングコンデンサ(キャパシタ)C1のみが低耐圧、フライングコンデンサC2〜C4が高耐圧である必要がある。そのため、すべてのキャパシタの容量値を同一とするためには、全体の面積をSとして、次のようになる。
【0174】
低耐圧用キャパシタの面積 :0.057・S ・・・(11)
高耐圧用キャパシタ1個当たりの面積:0.314・S ・・・(12)
一方、図6に示すチャージポンプ回路200では、昇圧用キャパシタ及び安定化用キャパシタすべての計8個とも低耐圧で済むため、全体の面積をSとして、次のようになる。
【0175】
低耐圧用キャパシタの面積 :0.125・S ・・・(13)
従って、チャージポンプ回路300のキャパシタ1個の容量値Caと、チャージポンプ回路200のキャパシタ1個当たりの容量値Cbとの合計を同一面積で実現するためには、次の関係式が成り立つ。
【0176】
Cb=(0.125/0.057)・Ca=2.19・Ca ・・・(14)
(14)式を、(9)式に代入すると、fbとfaの関係が(15)式のようになる。
【0177】
fb=0.77・fa ・・・(15)
(15)式は、第1の実施形態におけるチャージポンプ回路200の充放電の周波数fbが、比較例におけるチャージポンプ回路300の充放電の周波数faの0.77倍であることを示す。従って、第1の実施形態によれば、充放電の周波数を低減することができる。即ち、スイッチ制御信号の周波数低減によるスイッチ素子のスイッチングに伴う消費電流を低減することができる。
【0178】
また、第1の実施形態におけるチャージポンプ回路200のキャパシタを内蔵させる利点の第3の点は、以下の通りである。
【0179】
即ち、第1の実施形態におけるチャージポンプ回路200と、比較例におけるチャージポンプ回路300とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み(コスト同じ)、同じ出力インピーダンスを得よう(能力同じ)とした場合、第1の実施形態におけるチャージポンプ回路200によれば、比較例におけるチャージポンプ回路300に比べて、キャパシタの寄生容量による充放電電流を低減できる。
【0180】
図15に、半導体装置内に内蔵されるキャパシタの寄生容量の説明図を示す。半導体装置内にキャパシタを内蔵させる場合、半導体装置を構成する例えばp型シリコン基板(広義には半導体基板)400に、n型ウェル領域(広義には不純物領域)410が形成される。そして、n型ウェル領域410上に、絶縁酸化膜(広義には絶縁層)420が形成される。そして、絶縁酸化膜420の上に、ポリシリコン膜(広義には導電層)430が形成される。
【0181】
キャパシタは、絶縁酸化膜420を介して、n型ウェル領域410及びポリシリコン膜430の間に形成される。そして、p型シリコン基板400とn型ウェル領域410との接合容量が寄生容量となる。
【0182】
比較例におけるチャージポンプ回路300では、図11に示すように、フライングコンデンサとしてのキャパシタC1〜C4のすべてに、電圧ΔVの充放電が行われる。図11では、キャパシタC1〜C4の寄生容量をCx1〜Cx4として示している。単位面積当たりの寄生容量をCiとすると、寄生容量による充放電電流Iaは、次の式で表すことができる。
【0183】
Ia=Ci・S・V・fa ・・・(16)
一方、第1の実施形態におけるチャージポンプ回路200では、安定化用キャパシタの充放電が繰り返されることなく、昇圧用キャパシタのみで充放電が繰り返される。従って、8個のキャパシタのうちの半分の4個のキャパシタの寄生容量が充放電電流を発生させる。図6では、第1〜第4の昇圧用キャパシタCu1〜Cu4の寄生容量をCy1〜Cy4として示している。第1〜第4の昇圧用キャパシタCu1〜Cu4の寄生容量をCy1〜Cy4による充放電電流Ibは、次の式で表すことができる。
【0184】
Ib=Ci・(S/2)・V・fb ・・・(17)
(16)式及び(17)式により、IaとIbの関係を求め、(15)式を代入すると次式のようになる。
【0185】
Ib=Ia/2=0.38・Ia ・・・(18)
(18)式は、第1の実施形態におけるチャージポンプ回路200のキャパシタの寄生容量の充放電電流Ibが、比較例におけるチャージポンプ回路300のキャパシタの寄生容量の充放電電流Iaの0.38倍であることを示す。従って、第1の実施形態によれば、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【0186】
以上のように、比較例におけるチャージポンプ回路300と対比した場合、第1の実施形態のチャージポンプ回路200のキャパシタを半導体装置内に内蔵させることで、上述のように大幅に消費電流を削減できるようになる。
【0187】
1.2 構成例
以上のように、第1の実施形態における半導体装置10では、第1の回路20を図2〜図10(A)〜(D)で説明した構成とすることで、比較例におけるチャージポンプ回路を内蔵する場合に比べて、能力を低下させることなく消費電流を低減できる。
【0188】
一方、第1の実施形態における半導体装置10では、第2の回路30が、図11〜図14で説明した比較例におけるチャージポンプ回路のスイッチ素子のみを含む。そして、該比較例におけるチャージポンプ回路のキャパシタは、半導体装置10の外部で接続される。こうすることで、第1の実施形態におけるチャージポンプ回路に比べてスイッチ素子の数を少なくすることができ、回路面積が削減できる。しかも、Nが2のとき(2倍昇圧)では、外付けするキャパシタの数を最少にすることができる。
【0189】
図16に、第1の実施形態における半導体装置の構成例を示す。但し、図1に示す半導体装置10と同一部分には同一符号を付し、適宜説明を省略する。また図16では、Mが3、Nが2の場合の構成例を示している。
【0190】
図16では、半導体装置10は、第3〜第5の端子T3〜T5を含む。第2の回路30は、第1の電源線VL−1と昇圧電源線VLUとの間に直列に接続された第1及び第2の出力用スイッチ素子としての高耐圧のMOSトランジスタHN1、HP1と、昇圧電源線VLUと出力電源線VLOとの間に直列に接続された第3及び第4の出力用スイッチ素子としての高耐圧のMOSトランジスタHP2、HP3を含む。
【0191】
そして、第2の端子T2は、出力電源線VLOに接続される。第3の端子T3は、第1及び第2の出力用スイッチ素子としてのMOSトランジスタHN1、HP1が接続された接続ノードNDC−1に電気的に接続される。第4の端子T4は、第2及び第3の出力用スイッチ素子としてのMOSトランジスタHP1,DP2が接続された接続ノードNDC−2に電気的に接続される。第5の端子T5は、第3及び第4の出力用スイッチ素子としてのMOSトランジスタHP2、HP3が接続された接続ノードNDC−3に電気的に接続される。
【0192】
また、図16に示すように、第1及び第4の端子T1、T4の間にキャパシタC0、第3及び第5の端子T3、T5の間にキャパシタC1、第1及び第2の端子T1、T2の間にキャパシタC2を、それぞれ半導体装置10の外部で接続する。これにより、第2の回路30と、キャパシタC0〜C2とにより、図11に示す比較例におけるチャージポンプ回路300においてMが2の場合の回路構成となる。従って、出力電源線VLOには、第1の電源線VL−1と昇圧電源線VLUとの間の電圧を2倍に昇圧した電圧Voutが供給される。
【0193】
スイッチ素子としてMOSトランジスタのオンオフ制御を行うスイッチ制御信号S0〜S6、S0C〜S4Cは、図17に示すようなタイミングとなる。なお、MOSトランジスタTr1とMOSトランジスタTr2のスイッチ制御信号S1、S2として、スイッチ制御信号S0を用い、MOSトランジスタHN1、HP2のスイッチ制御信号S1C、S2Cとして、スイッチ制御信号S0Cを用いる。
【0194】
なお、図16では、MOSトランジスタごとに、第1及び第2の期間における導通状態を、“○”(オン)又は“×”(オフ)で示している。左側には第1期間における導通状態、右側には第2の期間における導通状態を示している。
【0195】
また図16では、昇圧用キャパシタ、安定化キャパシタ及び外付けされるキャパシタC0〜C2のキャパシタごとに、第1及び第2の期間において、各キャパシタの両端に印加される電圧を示している。左側には第1期間において印加される電圧、右側には第2の期間において印加される電圧を示している。
【0196】
2. 第2の実施形態
第2の実施形態における半導体装置は、図1に示す半導体装置10と同様の構成をなしている。但し、第2の実施形態では、図1に示す構成の半導体装置において、第1の回路が、第1の実施形態におけるチャージポンプ回路が適用される2つのチャージポンプ回路を含む。
【0197】
図18に、第2の実施形態における第1の回路の構成の概要を示す。
【0198】
第2の実施形態における第1の回路450は、第1〜第(M+1)(Mは3以上の整数)の電源線VL−1〜VL−(M+1)を用いてチャージポンプ動作を行う。第1の回路450は、第1及び第2のチャージポンプ回路460、470を含む。第1及び第2のチャージポンプ回路460、470には、それぞれ図2に示すチャージポンプ回路が適用される。なお、図18ではMが5(5倍昇圧時)の構成を示している。
【0199】
図19に、図18に示す第1の回路450の動作原理の説明図を示す。
【0200】
第1のチャージポンプ回路460は、第j1(1≦j1≦M−1、j1は整数)の昇圧用キャパシタCuj1が、第1の期間に第j1の電源線VL−j1と第(j1+1)の電源線VL−(j1+1)との間に接続されると共に、第1の期間経過後の第2の期間に第(j1+1)の電源線VL−(j1+1)と第(j1+2)の電源線VL−(j1+2)との間に接続される第1の群の第1〜第(M−1)の昇圧用キャパシタCu1−A〜Cu(M−1)−Aを含む。
【0201】
第2のチャージポンプ回路470は、第j2(1≦j2≦M−1、j2は整数)の昇圧用キャパシタCuj2が、第2の期間に第j2の電源線VL−j2と第(j2+1)の電源線VL−(j2+1)との間に接続されると共に、第1の期間に第(j2+1)の電源線VL−(j2+1)と第(j2+2)の電源線VL−(j2+2)との間に接続される第2の群の第1〜第(M−1)の昇圧用キャパシタCu1−B〜Cu(M−1)−Bを含む。
【0202】
また第1〜第(M+1)の電源線VL−1〜VL−(M+1)の各電源線が、第1及び第2のチャージポンプ回路460、470で共通となっている。
【0203】
このように、第1及び第2のチャージポンプ回路460、470が、互いに異なる位相で、第1及び第(M+1)の電源線VL−1、VL−(M+1)の間に、第1及び第2の電源線VL−1、VL−2の間の電圧をM倍に昇圧した電圧を出力する。
【0204】
従って、第1の回路450は、第1の期間中では、第1のチャージポンプ回路460により昇圧された電圧を第(M+1)の電源線VL−(M+1)に出力し、第2の期間中では、第2のチャージポンプ回路470により昇圧された電圧を第(M+1)の電源線VL−(M+1)に出力する。そのため、第1及び第2の期間が交互に繰り返される場合、第(M+1)の電源線VL−(M+1)に接続される負荷による電圧の降下を回避できる。
【0205】
そして、一方のチャージポンプ回路の非出力期間は、他方のチャージポンプ回路の出力期間とすることができるため、第1及び第2のチャージポンプ回路460、470の各チャージポンプ回路では、図2に示す安定化用キャパシタが省略された構成を採用することができる。
【0206】
なお、各電源線の電圧の安定化のために、図20に示すように、第1〜第(M−2)の安定化用キャパシタを含んでもよい。第1〜第(M−2)の安定化用キャパシタの第k(1≦k≦M−2、kは整数)の安定化用キャパシタCskは、第(k+1)の電源線VL−(k+1)と第(k+2)の電源線VL−(k+2)との間に接続される。更には、第Mの電源線VL−Mと第(M+1)の電源線VL−(M+1)との間に接続された第(M−1)の安定化用キャパシタCs(M−1)を含んでもよい。
【0207】
図20では、Mが5の場合の構成を示している。従って、第1の安定化用キャパシタCs1は、第2の電源線VL−2と第3の電源線VL−3との間に接続される。第2の安定化用キャパシタCs2は、第3の電源線VL−3と第4の電源線VL−4との間に接続される。第3の安定化用キャパシタCs3は、第4の電源線VL−4と第5の電源線VL−5との間に接続される。そして、第(M−1)の安定化用キャパシタCs(M−1)として、第4の安定化用キャパシタCs4が、第5の電源線VL−5と第6の電源線VL−6との間に接続される。
【0208】
なお、図18〜図20では、第1及び第(M+1)の電源線VL−1、VL−(M+1)の間には、安定化用のため大容量のキャパシタC0が接続されている。
【0209】
また図18〜図20では、5倍昇圧時の構成を示しているが、これに限定されるものではなく、M倍昇圧時も同様に構成することができる。
【0210】
このように、第1及第2チャージポンプ回路460、470に、図2に示すチャージポンプ動作を行うチャージポンプ回路を適用することで、第1の回路450を半導体装置に内蔵させた場合に、消費電流の低減、低コスト化、及び出力電圧の安定化を図ることができる。
【0211】
また第1及び第2のチャージポンプ回路460、470の各チャージポンプ回路に、図3に示すチャージポンプ回路を適用することができる。
【0212】
この場合、図18では、Mが5の場合、第1のチャージポンプ回路460は、スイッチ制御信号S0A〜S10Aのスイッチ制御信号に基づくチャージポンプ動作により、第1及び第2の電源線VL−1、VL−2の間の電圧を昇圧した電圧を、第6の電源線VL−6に出力する。第2のチャージポンプ回路470は、スイッチ制御信号S0B〜S10Bのスイッチ制御信号に基づくチャージポンプ動作により、第1及び第2の電源線VL−1、VL−2の間の電圧を昇圧した昇圧電圧を、第6の電源線VL−6に出力する。
【0213】
スイッチ制御信号S0B〜S10Bは、反転回路480により、スイッチ制御信号S0A〜S10Aをそれぞれ反転した信号である。従って、第1及び第2のチャージポンプ回路460、470は、それぞれ互いに異なる位相でチャージポンプ動作を行って、昇圧電圧を第6の電源線VL−6に出力する。
【0214】
図21に、第2の実施形態における半導体装置の構成例を示す。但し、図21において、図3、図16、図17及び図18に示す構成要素と同一部分には同一符号を付し、適宜説明を省略する。なお、第1のチャージポンプ回路460の構成要素の符号の末尾にA、第2のチャージポンプ回路470の構成要素の符号の末尾にBを付している。
【0215】
第2の実施形態における半導体装置500は、図1に示す第1の実施形態における半導体装置10と同様に、第1及び第2の回路510、30を含む。図21における第2の回路30は、第1の実施形態における第2の回路30と同様の構成である。
【0216】
第1の回路510は、第1〜第(M+1)(Mは3以上の整数)の電源線を用いてチャージポンプ動作を行う。第(M+1)の電源線は、図1における昇圧電源線に接続される。第1の回路510は、第1及び第2のチャージポンプ回路460、470を含む。
【0217】
第1のチャージポンプ回路460は、第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(M+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が第1のスイッチ素子の他端と第2Mのスイッチ素子の他端との間に直列に接続された第1の群の第1〜第2Mのスイッチ素子と、各昇圧用キャパシタの一端が、第j1(1≦j1≦2M−3、j1は奇数)及び第(j1+1)のスイッチ素子が接続された第j1の接続ノードに接続され、該昇圧用キャパシタの他端が、第(j1+2)及び第(j1+3)のスイッチ素子が接続された第(j1+2)の接続ノードに接続された第1の群の第1〜第(M−1)の昇圧用キャパシタとを含む。
【0218】
そして、第1のチャージポンプ回路460では、第1の群の第r1(1≦r1≦2M−1、r1は整数)のスイッチ素子と第1の群の第(r1+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【0219】
第2のチャージポンプ回路470は、第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(m+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第2の群の第1〜第2Mのスイッチ素子と、各昇圧用キャパシタの一端が、第j2(1≦j2≦2M−3、j2は奇数)及び第(j2+1)のスイッチ素子が接続された第j2の接続ノードに接続され、該昇圧用キャパシタの他端が、第(j2+2)及び第(j2+3)のスイッチ素子が接続された第(j2+2)の接続ノードに接続された第2の群の第1〜第(M−1)の昇圧用キャパシタとを含む。
【0220】
そして、第2のチャージポンプ回路470では、第2の群の第r2(1≦r2≦2M−1、r2は整数)のスイッチ素子と第2の群の第(r2+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【0221】
第1の期間では、第1のチャージポンプ回路460の第1の群の第rのスイッチ素子(1≦r≦2M、rは整数)がオンとなるようにスイッチ制御されると共に、第2のチャージポンプ回路470の第2の群の第rのスイッチ素子がオフとなるようにスイッチ制御される。
【0222】
第1の期間の経過後の第2の期間では、第1のチャージポンプ回路460の第1の群の第rのスイッチ素子がオフとなるようにスイッチ制御されると共に、第2のチャージポンプ回路470の第2の群の第rのスイッチ素子がオンとなるようにスイッチ制御される。
【0223】
半導体装置500では、第1〜第(M+1)の電源線の各電源線が、第1及び第2のチャージポンプ回路460、470の間で共通となっている。そして、半導体装置500では、昇圧した電圧を安定化させるためのキャパシタのみが外付けされる。
【0224】
図21では、Mが3の場合の構成を示している。そして、各チャージポンプ回路の各スイッチ素子は、MOSトランジスタにより構成される。より具体的には、第1のチャージポンプ回路460では、第1のスイッチ素子SW1Aは、nチャネル型MOSトランジスタTr1Aにより構成される。第2〜第6のスイッチ素子SW2A〜SW6Aは、pチャネル型MOSトランジスタTr2A〜Tr6Aにより構成される。第2のチャージポンプ回路440では、第1のスイッチ素子SW1Bは、nチャネル型MOSトランジスタTr1Bにより構成される。第2〜第6のスイッチ素子SW2B〜SW6Bは、pチャネル型MOSトランジスタTr2B〜Tr6Bにより構成される。
【0225】
従って、スイッチ素子としてMOSトランジスタのオンオフ制御を行うスイッチ制御信号S0A〜S10A、S0B〜S10Bは、図22に示すようなタイミングとなる。図21では、反転回路480の図示を省略しているが、半導体装置500内に反転回路480が含まれる。従って、スイッチ制御信号S0A〜S10Aと、スイッチ制御信号S0B〜S10Bとは、互いに位相が反転している。
【0226】
なお、図21では、MOSトランジスタごとに、第1及び第2の期間における導通状態を、“○”(オン)又は“×”(オフ)で示している。左側には第1期間における導通状態、右側には第2の期間における導通状態を示している。
【0227】
また図21では、キャパシタごとに、第1及び第2の期間において、該昇圧用キャパシタの両端に印加される電圧を示している。左側には第1期間において印加される電圧、右側には第2の期間において印加される電圧を示している。
【0228】
第1の回路510の動作は上述と同様である。従って、その説明を省略する。
【0229】
なお、図21において、各電源線の電圧の安定化のために、各電源線間に安定化用キャパシタを設けてもよい。
【0230】
図23に、第2の実施形態における半導体装置の他の構成例を示す。図23では、図21と同一部分には同一符号を付し、適宜説明を省略する。
【0231】
図23における半導体装置は、図21に示す半導体装置に対し、更に安定化キャパシタが接続される構成を有している。より具体的には、図23では、第1の回路510は、各安定化用キャパシタの一端が、第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子が接続された第kの接続ノードに接続され、該安定化用キャパシタの他端が、第(k+2)及び第(k+3)のスイッチ素子が接続された第(k+2)の接続ノードに接続された第1〜第(M−2)の安定化用キャパシタを含む。
【0232】
図23では、Mが3の場合の構成を示している。即ち、第1の安定化用キャパシタCs1が、第2の及び第3の電源線VL−2、VL−3の間に接続される。
【0233】
また、第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含んでもよい。即ち、Mが3の場合を示す図23の半導体装置500では、第3及び第4の電源線VL−3、VL−4の間に、第2の安定化用キャパシタCs2が更に接続されてもよい。
【0234】
3. 電圧調整
第1及び第2の実施形態における半導体装置では、以下のように、第1及び第2の電源線の間の電圧を調整することで、第1及第2の回路によって昇圧される電圧を調整してもよい。
【0235】
図24に、調整可能な昇圧電圧を出力する電源回路を内蔵する半導体装置の第1の構成例の概要を示す。但し、図1に示す半導体装置10と同一部分には同一符号を付し、適宜説明を省略する。
【0236】
図24に示す半導体装置550は、電源回路600を含む。電源回路600は、昇圧回路608を含み、昇圧回路608の昇圧電圧を調整した後の1又は複数の電圧(V1、V2、・・・)を出力することができる。
【0237】
昇圧回路608は、第1の実施形態における第1及第2の回路20、30、又は第2の実施形態における第1及第2の回路510、30を含む。
【0238】
半導体装置550は、図1に示す半導体装置10と同様に、第1及び第2の端子T1、T2を有している。第1及び第2の端子T1、T2には、昇圧回路608の第1及び第6の電源線VL−1、VL−6が接続されている。そして、半導体装置550の外部において、第1及び第2の端子T1、T2の間にキャパシタC0が接続(外付け)されている。また、第3〜第5の端子T3〜T5を備え、第2の回路に接続されるキャパシタが接続されてもよい。
【0239】
そして電源回路600は、多値電圧生成回路605を含む。多値電圧生成回路605は、第1及び第6の電源線VL−1、VL−6(広義には第1及び第(M+1)の電源線)の間の電圧に基づいて、多値の電圧V1、V2、・・・を生成する。多値電圧生成回路605は、第2〜第5の電源線VL−2〜VL−5の各中間電圧をレギュレータで調整し、多値の電圧V1、V2、・・・として出力できる。多値電圧生成回路605によって生成された多値の電圧は、例えば電気光学装置を駆動するために用いられる。
【0240】
即ち第6の電源線VL−6に出力された昇圧電圧が、そのまま電源回路600から出力される。これは、例えば図23に示すように第4の安定化キャパシタCs4を設けることで、昇圧回路608の出力電圧Voutを安定化させることで実現できる。また電源回路600は、電圧調整回路610と、比較回路620とを含む。電圧調整回路610は、高電位側のシステム電源電圧VDDと、低電位側の接地電源電圧VSSとの間の電圧を調整した調整電圧VREGを出力する。昇圧回路608の第2の電源線VL−2には、調整電圧VREGが供給される。
【0241】
比較回路620は、参照電圧Vrefと、昇圧回路608の昇圧電圧に基づく分圧電圧とを比較し、その比較結果を電圧調整回路610に出力する。より具体的には、比較回路620は、第1及び第6の電源線VL−1、VL−6(広義には第1及び第(M+1)の電源線)の間の電圧を分割した分割電圧と、参照電圧Vrefとを比較し、その比較結果に対応した比較結果信号を出力する。そして、電圧調整回路610は、比較回路620の比較結果信号に基づいて、高電位側のシステム電源電圧VDDと、低電位側の接地電源電圧VSSとの間の電圧を調整した調整電圧VREGを出力する。
【0242】
図25に、電圧調整回路610の構成例を示す。電圧調整回路610は、分圧回路612と、ボルテージフォロワ接続された演算増幅器614と、スイッチ回路616とを含む。
【0243】
分圧回路612は、システム電源電圧VDDと接地電源電圧VSSとの間に接続された抵抗素子を含み、システム電源電圧VDDと接地電源電圧VSSとの間の電圧の分割電圧のいずれかを出力する。
【0244】
演算増幅器614は、システム電源電圧VDDと接地電源電圧VSSとの間に接続される。演算増幅器614は、調整電圧VREGを出力すると共に、演算増幅器614の出力は、負帰還される。
【0245】
スイッチ回路616は、分圧回路612の分圧点と、演算増幅器614の入力と接続する。スイッチ回路616は、比較回路620の比較結果信号に基づいて、分圧回路612の複数の分圧点のいずれか1つを、演算増幅器614の入力に接続する。
【0246】
なお図24及び図25では、第1及び第(M+1)の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、電圧を調整したが、これに限定されるものではない。例えば参照電圧Vrefと、出力電圧(Vout)との比較結果に基づいて電圧を調整してもよい。
【0247】
図26に、昇圧回路の昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第2の構成例の概要を示す。但し、図1に示す半導体装置10と同一部分には同一符号を付し、適宜説明を省略する。
【0248】
図26に示す半導体装置700は、電源回路800を含む。電源回路800は、図24に示す電源回路600と同様に、昇圧回路608を含み、昇圧回路608の昇圧電圧を調整した後の1又は複数の電圧(V1、V2、・・・)を出力することができる。
【0249】
また電源回路800は、多値電圧生成回路605と、比較回路620と、昇圧クロック生成回路(広義には電圧調整回路)810とを含む。昇圧クロック生成回路810は、比較回路620の比較結果に基づいて、昇圧クロック(スイッチ制御信号S1〜S10)の周波数を変更する制御を行う。より具体的には、昇圧クロック生成回路810は、第1及び第6の電源線VL−1、VL−6(広義には第1及び第(M+1)の電源線)の間の電圧を分割した分割電圧と、参照電圧Vrefとの比較結果に基づいて、昇圧回路608内の第1〜第10のスイッチ素子としてのMOSトランジスタ(広義には第1〜第2Mのスイッチ素子)のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる。
【0250】
例えば、スイッチ制御信号の周波数を高くすることにより、出力電圧Voutが高くなるように調整する。またスイッチ制御信号の周波数を低くすることにより、出力電圧Voutが低くなるように調整する。
【0251】
4. 表示装置への適用
次に、上述の昇圧回路を含む半導体装置の表示装置への適用例について説明する。
【0252】
図27に、表示装置の構成例を示す。図27では、表示装置として液晶表示装置の構成例を示している。
【0253】
液晶表示装置900は、半導体装置910と、Yドライバ(広義には走査ドライバ)920と、液晶表示パネル(広義には電気光学装置)930とを含む。
【0254】
液晶表示パネル930のパネル基板上に、半導体装置910及びYドライバ920のうち少なくとも1つを形成してもよい。また半導体装置910にYドライバ920を内蔵させてもよい。
【0255】
液晶表示パネル930は、複数の走査線と、複数のデータ線と、複数の画素とを含む。各画素は、走査線とデータ線の交差位置に対応して配置される。走査線は、Yドライバ920によって走査される。データ線は、半導体装置910によって駆動される。即ち半導体装置910は、データドライバに適用される。
【0256】
半導体装置910としては、図24に示す半導体装置550、又は図26に示す半導体装置700を採用することができる。この場合、半導体装置910は、ドライバ部912を含む。
【0257】
ドライバ部912は、第1及び第(M+1)の電源線の間の電圧を用いて液晶表示パネル(電気光学装置)930を駆動する。より具体的には、ドライバ部912には、電源回路(電源回路600又は電源回路800)により生成された多値の電圧が供給される。そして、ドライバ部912は、多値の電圧の中から、表示データに対応した電圧を選択し、液晶表示パネル930のデータ線に、該電圧を出力する。
【0258】
また、Yドライバ920では、高い電圧が必要とされる場合が多く、半導体装置910の電源回路が、例えばYドライバ920には+15V、−15V等の高電圧を供給する。そして、電源回路は、ドライバ部912に、例えば出力電圧Vout、中間電圧(又は該中間電圧を調整した電圧)V1、V2、・・・の電圧を供給する。
【0259】
このような構成の液晶表示装置を含む電子機器として、例えば、マルチメディア対応のパーソナルコンピュータ(PC)、携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、腕時計、時計、POS端末、タッチパネルを備えた装置、ページャ、ミニディスクプレーヤ、ICカード、各種電子機器のリモコン、各種計測機器などを挙げることができる。
【0260】
また、液晶表示パネル930は、駆動方式で言えば、パネル自体にスイッチング素子を用いない単純マトリックス液晶表示パネルやスタティック駆動液晶表示パネル、またTFTで代表される三端子スイッチング素子あるいはMIMで代表される二端子スイッチング素子を用いたアクティブマトリックス液晶表示パネル、電気光学特性で言えば、TN型、STN型、ゲストホスト型、相転移型、強誘電型など、種々のタイプの液晶パネルを用いることができる。
【0261】
液晶表示パネルとしてLCDディスプレイを使用した場合について説明したが、本発明ではこれに限定されず、例えばエレクトロルミネッセンス、プラズマディスプレイ、FED(Field Emission Display)パネル等種々の表示装置を使用することができる。
【0262】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0263】
また、図2、図3、図6、図16、図18、図21、図23、図24〜図27において、例えばスイッチ素子間やキャパシタ間等に、付加的な素子を含めた場合も本発明の均等な範囲に含まれる。
【0264】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図1】 第1の実施形態における半導体装置の構成の概要を示す図。
【図2】 第1の実施形態における第1の回路の動作原理の説明図。
【図3】 図2に示す第1の回路の構成例の構成図。
【図4】 図3のスイッチ制御信号の動作を模式的に示すタイミング図。
【図5】 図5(A)は第1の期間における図3の第1の回路のスイッチ状態の模式図。図5(B)は第2の期間における図3の第1の回路のスイッチ状態の模式図。
【図6】 第1の回路に適用されるチャージポンプ回路を含む半導体装置の構成の概要を示す構成図。
【図7】 図6のスイッチ制御信号の動作を模式的に示すタイミング図。
【図8】 図8(A)、(B)はチャージポンプ回路の等価回路図。
【図9】 図9(A)〜(D)はチャージポンプ回路のチャージポンプ動作の前半の4状態の等価回路図。
【図10】 図10(A)〜(D)はチャージポンプ回路のチャージポンプ動作の後半の4状態の等価回路図。
【図11】 比較例におけるチャージポンプ回路の構成例の構成図。
【図12】 比較例におけるチャージポンプ回路の動作原理の説明図。
【図13】 図13(A)、(B)は比較例におけるチャージポンプ回路の等価回路図。
【図14】 図14(A)〜(E)はチャージポンプ回路のチャージポンプ動作の5状態の等価回路図。
【図15】 半導体装置内に内蔵されるキャパシタの寄生容量の説明図。
【図16】 第1の実施形態における半導体装置の構成例を示す構成図。
【図17】 図16のスイッチ制御信号の動作を模式的に示すタイミング図。
【図18】 第2の実施形態における第1の回路の概要を示すブロック図。
【図19】 第2の実施形態における第1の回路の動作原理の説明図。
【図20】 第2の実施形態における第1の回路の動作原理の他の説明図。
【図21】 第2の実施形態における半導体装置の構成例を示す構成図。
【図22】 図21のスイッチ制御信号の動作を模式的に示すタイミング図。
【図23】 第2の実施形態における半導体装置の他の構成例を示す構成図。
【図24】 昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第1の構成例の構成図。
【図25】 電圧調整回路の構成例のブロック図。
【図26】 昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第2の構成例の構成図。
【図27】 表示装置の構成例の構成図。
【符号の説明】
10 半導体装置、20 第1の回路、 30 第2の回路、
C キャパシタ、T1 第1の端子、T2 第2の端子、
VL−1 第1の電源線、VL−2 第2の電源線、VLU 昇圧電源線、
VLO 出力電源線
Claims (20)
- 第1及び第2の電源線の間の電圧を、M×N(M>N、Mは3以上の整数、Nは正の整数)倍に昇圧した出力電圧を生成する半導体装置であって、
第1〜第(M+1)の電源線と、
前記第1及び第2の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を、前記第1の電源線と昇圧電源線との間に出力する第1の回路と、
前記第1の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第2の回路と、
前記第1の電源線に電気的に接続された第1の端子と、
前記複数のスイッチ素子のうち少なくとも1つのスイッチ素子に電気的に接続された第2の端子と、
を含み、
前記第2の回路は、
半導体装置の外部で前記第1及び第2の端子の間に接続されるキャパシタと、前記第2の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第1の電源線と前記出力電源線との間に、前記第1の電源線及び前記昇圧電源線の間の電圧をN倍に昇圧した電圧を出力し、
前記第1の回路は、
第j(1≦j≦M−1、jは整数)の昇圧用キャパシタが、第1の期間に第jの電源線と第(j+1)の電源線との間に接続されると共に前記第1の期間経過後の第2の期間に第(j+1)の電源線と第(j+2)の電源線との間に接続される第1〜第(M−1)の昇圧用キャパシタと、
第k(1≦k≦M−2、kは整数)の安定化用キャパシタが、第(k+1)の電源線と第(k+2)の電源線との間に接続され、前記第2の期間において第kの昇圧用キャパシタの各昇圧用キャパシタから放電された電荷を蓄積する第1〜第(M−2)の安定化用キャパシタと、
を含み、
前記第(M+1)の電源線が、前記昇圧電源線に接続され、
第p(1≦p≦M、pは整数)の電源線と第(p+1)の電源線の間の電圧を第1及び第2の電源線の間の電圧とすることで、前記第1及び第(M+1)の電源線の間に、第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を出力することを特徴とする半導体装置。 - 請求項1において、
Nが2であることを特徴とする半導体装置。 - 請求項1において、
第3〜第5の端子を含み、
前記第2の回路は、
前記第1の電源線と前記昇圧電源線との間に直列に接続された第1及び第2の出力用スイッチ素子と、
前記昇圧電源線と前記出力電源線との間に直列に接続された第3及び第4の出力用スイッチ素子と、
を含み、
前記第2の端子は、前記出力電源線に接続され、
前記第3の端子は、前記第1及び第2の出力用スイッチ素子が接続された接続ノードに電気的に接続され、
前記第4の端子は、前記第2及び第3の出力用スイッチ素子が接続された接続ノードに電気的に接続され、
前記第5の端子は、前記第3及び第4の出力用スイッチ素子が接続された接続ノードに電気的に接続されることを特徴とする半導体装置。 - 請求項1において、
前記第1の回路は、
第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含み、
前記第(M−1)の安定化用キャパシタが、
前記第2の期間において第(M−1)の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする半導体装置。 - 第1及び第2の電源線の間の電圧を、M×N(M>N、Mは3以上の整数、Nは正の整数)倍に昇圧した出力電圧を生成する半導体装置であって、
第1〜第(M+1)の電源線と、
前記第1及び第2の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を、前記第1の電源線と昇圧電源線との間に出力する第1の回路と、
前記第1の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第2の回路と、
前記第1の電源線に電気的に接続された第1の端子と、
前記複数のスイッチ素子のうち少なくとも1つのスイッチ素子に電気的に接続された第2の端子と、
を含み、
前記第2の回路は、
半導体装置の外部で前記第1及び第2の端子の間に接続されるキャパシタと、前記第2の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第1の電源線と前記出力電源線との間に、前記第1の電源線及び前記昇圧電源線の間の電圧をN倍に昇圧した電圧を出力し、
前記第1の回路は、
第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(M+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第1〜第2Mのスイッチ素子と、
各昇圧用キャパシタの一端が、第j(1≦j≦2M−3、jは奇数)及び第(j+1)のスイッチ素子が接続された第jの接続ノードに接続され、該昇圧用キャパシタの他端が、第(j+2)及び第(j+3)のスイッチ素子が接続された第(j+2)の接続ノードに接続された第1〜第(M−1)の昇圧用キャパシタと、
各安定化用キャパシタの一端が、第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子が接続された第kの接続ノードに接続され、該安定化用キャパシタの他端が、第(k+2)及び第(k+3)のスイッチ素子が接続された第(k+2)の接続ノードに接続された第1〜第(M−2)の安定化用キャパシタと、
を含み、
前記第(M+1)の電源線が、前記昇圧電源線に接続され、
第r(1≦r≦2M−1、rは整数)のスイッチ素子と第(r+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、第p(1≦p≦M、pは整数)の電源線と第(p+1)の電源線の間の電圧を第1及び第2の電源線の間の電圧とすることで、前記第1及び第(M+1)の電源線の間に、第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を出力することを特徴とする半導体装置。 - 請求項5において、
前記第1の回路は、
第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含み、
前記第(M−1)の安定化用キャパシタが、
前記第2の期間において第(M−1)の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする半導体装置。 - 請求項1乃至6のいずれかにおいて、
各昇圧用キャパシタ及び各安定化用キャパシタには、前記第1及び第2の電源線の間の電圧が印加されること特徴とする昇圧回路。 - 第1及び第2の電源線の間の電圧を、M×N(M>N、Mは3以上の整数、Nは正の整数)倍に昇圧した出力電圧を生成する半導体装置であって、
第1〜第(M+1)の電源線と、
前記第1及び第2の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を、前記第1の電源線と昇圧電源線との間に出力する第1の回路と、
前記第1の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第2の回路と、
前記第1の電源線に電気的に接続された第1の端子と、
前記複数のスイッチ素子のうち少なくとも1つのスイッチ素子に電気的に接続された第2の端子と、
を含み、
前記第2の回路は、
半導体装置の外部で前記第1及び第2の端子の間に接続されるキャパシタと、前記第2の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第1の電源線と前記出力電源線との間に、前記第1の電源線及び前記昇圧電源線の間の電圧をN倍に昇圧した電圧を出力し、
前記第1の回路は、
第1及び第2のチャージポンプ回路を含み、
前記第(M+1)の電源線が、前記昇圧電源線に接続され、
前記第1のチャージポンプ回路は、
第j1(1≦j1≦M−1、j1は整数)の昇圧用キャパシタが、第1の期間に第j1の電源線と第(j1+1)の電源線との間に接続されると共に前記第1の期間経過後の第2の期間に第(j1+1)の電源線と第(j1+2)の電源線との間に接続される第1の群の第1〜第(M−1)の昇圧用キャパシタを含み、
前記第2のチャージポンプ回路は、
第j2(1≦j2≦M−1、j2は整数)の昇圧用キャパシタが、前記第2の期間に第j2の電源線と第(j2+1)の電源線との間に接続されると共に前記第1の期間に第(j2+1)の電源線と第(j2+2)の電源線との間に接続される第2の群の第1〜第(M−1)の昇圧用キャパシタを含み、
第p(1≦p≦M、pは整数)の電源線と第(p+1)の電源線の間の電圧を第1及び第2の電源線の間の電圧とすることで、前記第1及び第(M+1)の電源線の間に、第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を出力することを特徴とする半導体装置。 - 請求項8において、
前記第1の回路は、
第k(1≦k≦M−2、kは整数)の安定化用キャパシタが、第(k+1)の電源線と第(k+2)の電源線との間に接続された第1〜第(M−2)の安定化用キャパシタを含むことを特徴とする半導体装置。 - 請求項9において、
前記第1の回路は、
第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含むことを特徴とする半導体装置。 - 第1及び第2の電源線の間の電圧を、M×N(M>N、Mは3以上の整数、Nは正の整数)倍に昇圧した出力電圧を生成する半導体装置であって、
第1〜第(M+1)の電源線と、
前記第1及び第2の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を、前記第1の電源線と昇圧電源線との間に出力する第1の回路と、
前記第1の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第2の回路と、
前記第1の電源線に電気的に接続された第1の端子と、
前記複数のスイッチ素子のうち少なくとも1つのスイッチ素子に電気的に接続された第2の端子と、
を含み、
前記第2の回路は、
半導体装置の外部で前記第1及び第2の端子の間に接続されるキャパシタと、前記第2の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第1の電源線と前記出力電源線との間に、前記第1の電源線及び前記昇圧電源線の間の電圧をN倍に昇圧した電圧を出力し、
前記第1の回路は、
第1及び第2のチャージポンプ回路を含み、
前記第(M+1)の電源線が、前記昇圧電源線に接続され、
前記第1のチャージポンプ回路は、
第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(M+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第1の群の第1〜第2Mのスイッチ素子と、
各昇圧用キャパシタの一端が、第j1(1≦j1≦2M−3、j1は奇数)及び第(j1+1)のスイッチ素子が接続された第j1の接続ノードに接続され、該昇圧用キャパシタの他端が、第(j1+2)及び第(j1+3)のスイッチ素子が接続された第(j1+2)の接続ノードに接続された第1の群の第1〜第(M−1)の昇圧用キャパシタと、
を含み、
前記第1の群の第r1(1≦r1≦2M−1、r1は整数)のスイッチ素子と前記第1の群の第(r1+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、
前記第2のチャージポンプ回路は、
第1のスイッチ素子の一端が第1の電源線に接続され、第2Mのスイッチ素子の一端が第(m+1)の電源線に接続され、第1及び第2Mのスイッチ素子を除く残りのスイッチ素子が前記第1のスイッチ素子の他端と前記第2Mのスイッチ素子の他端との間に直列に接続された第2の群の第1〜第2Mのスイッチ素子と、
各昇圧用キャパシタの一端が、第j2(1≦j2≦2M−3、j2は奇数)及び第(j2+1)のスイッチ素子が接続された第j2の接続ノードに接続され、該昇圧用キャパシタの他端が、第(j2+2)及び第(j2+3)のスイッチ素子が接続された第(j2+2)の接続ノードに接続された第2の群の第1〜第(M−1)の昇圧用キャパシタと、
を含み、
前記第2の群の第r2(1≦r2≦2M−1、r2は整数)のスイッチ素子と前記第2の群の第(r2+1)のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、
第1の期間では、前記第1の群の第rのスイッチ素子(1≦r≦2M、rは整数)がオンとなるようにスイッチ制御されると共に、前記第2の群の第rのスイッチ素子がオフとなるようにスイッチ制御され、
前記第1の期間の経過後の第2の期間では、前記第1の群の第rのスイッチ素子がオフとなるようにスイッチ制御されると共に、前記第2の群の第rのスイッチ素子がオンとなるようにスイッチ制御され、
第p(1≦p≦M、pは整数)の電源線と第(p+1)の電源線の間の電圧を第1及び第2の電源線の間の電圧とすることで、前記第1及び第(M+1)の電源線の間に、第1及び第2の電源線の間の電圧をM倍に昇圧した電圧を出力することを特徴とする半導体装置。 - 請求項11において、
前記第1の回路は、
各安定化用キャパシタの一端が、第k(2≦k≦2M−4、kは偶数)及び第(k+1)のスイッチ素子が接続された第kの接続ノードに接続され、該安定化用キャパシタの他端が、第(k+2)及び第(k+3)のスイッチ素子が接続された第(k+2)の接続ノードに接続された第1〜第(M−2)の安定化用キャパシタを含むことを特徴とする半導体装置。 - 請求項12において、
前記第1の回路は、
第Mの電源線と第(M+1)の電源線との間に接続された第(M−1)の安定化用キャパシタを更に含むことを特徴とする半導体装置。 - 請求項11乃至13のいずれかにおいて、
各昇圧用キャパシタには、前記第1及び第2の電源線の間の電圧が印加されること特徴とする半導体装置。 - 請求項1乃至14のいずれかにおいて、
電圧を調整する電圧調整回路を含み、
前記電圧調整回路によって調整された電圧が、前記第1及び第2の電源線の間の電圧として供給されることを特徴とする半導体装置。 - 請求項15において、
前記電圧調整回路は、
参照電圧と、前記第1及び第(M+1)の電源線の間の電圧又は該電圧を分割した分割電圧との比較結果に基づいて、電圧を調整することを特徴とする半導体装置。 - 請求項15又は16において、
前記第1及び第(M+1)の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、前記第1〜第2Mのスイッチ素子のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる電圧調整回路を含むことを特徴とする半導体装置。 - 請求項1乃至17のいずれかにおいて、
前記第1及び第(M+1)の電源線の間の電圧に基づいて多値の電圧を生成する多値電圧生成回路を含むことを特徴とする半導体装置。 - 請求項18において、
前記多値電圧生成回路により生成された多値の電圧に基づいて電気光学装置を駆動するドライバ部を含むことを特徴とする半導体装置。 - 複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数の走査線を駆動する走査ドライバと、
前記複数のデータ線を駆動する請求項19記載の半導体装置と、
を含むことを特徴とする表示装置。
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