KR100400379B1 - 연산증폭기와이를이용한디지털-아날로그변환기 - Google Patents

연산증폭기와이를이용한디지털-아날로그변환기 Download PDF

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Abstract

본 발명은 폴리-실리콘 타입의 박막 트랜지스터들을 이용하여 액정표시소자의 유리기판 상에 직접 구동회로를 실장하는 경우에 상기 폴리-실리콘 타입의 박막 트랜지스터들에서 옵셋전압의 영향을 줄이도록 한 연산증폭기 및 이를 이용한 디지털-아날로그 변환기에 관한 것이다.
이 연산증폭기는 제1 트랜지스터의 제어단자에 접속된 제1 입력단자와 제2 트랜지스터의 제어단자에 접속된 제2 입력단자를 통해 입력되는 입력신호의 차를 증폭하는 차동증폭기와; 상기 차동증폭기에 접속된 제3 트랜지스터와 제4 트랜지스터를 포함하여 상기 차동증폭기에 전류를 공급하는 전류싱크회로와; 리셋신호가 인에이블되는 리셋기간 동안 상기 차동증폭기에 입력되는 옵셋전압을 저장하고 상기 옵셋전압을 반대극성으로 상기 제2 트랜지스터의 제어단자에 공급하기 위한 옵셋제거회로와; 상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 제3 트랜지스터를 제어하기 위한 제1 전류싱크 제어회로와; 상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 제4 트랜지스터를 제어하기 위한 제2 전류싱크 제어회로를 구비한다.

Description

연산증폭기와 이를 이용한 디지털-아날로그 변환기{Operating Amplifier and Digital to Analog Convertor using the same}
본 발명은 옵셋 보상회로에 관한 것으로, 특히 폴리-실리콘 타입의 박막 트랜지스터들을 이용하여 액정표시소자의 유리기판 상에 직접 구동회로를 실장하는 경우에 상기 폴리-실리콘 타입의 박막트랜지스터들에서 옵셋전압의 영향을 줄이도록 한 연산증폭기 및 이를 이용한 디지털-아날로그 변환기에 관한 것이다.
최근 들어 액정표시소자(Liquid Crystal Display ; 이하 "LCD"라 함)는 경량, 박형, 저소비 전력구동 등의 특징과 함께 액정 재료의 개량 및 미세 화소 가공 기술의 개발에 의해 화질이 개선되고 있다. 한편, 경량화, 박형화를 위해 추진중인 폴리 실리콘으로 구현한 박막 트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)를 상용화하고 있는 추세이나 폴리 실리콘을 채용한 LCD에서는 비교적 균일도가 떨어지는 단점이 있으며 이로 인해서, TFT의 옵셋전압(Offset Voltage)이 커져서 버퍼(Buffer) 또는 디지털-아날로그 변환기(이하 "DAC"라 함)를 구성하는 회로로 사용하기 어려운 것이 문제점으로 도출되고 있다.
한편, 옵셋(Offset)이란 비례동작에 의한 제어에서 급격한 목표값의 변화나, 외란이 있는 경우 제어계가 정상상태로 된 다음에도 제어량이 목표값과 벗어난 채로 남는 편차를 말한다.
도 1 내지 도 2를 참조하여 종래 기술에 따른 옵셋 보상회로에 대해서 설명하고자 한다.
도 1은 종래의 기술에 따른 옵셋 보상회로를 나타내는 도면으로써, 도 1의 구성에서 종래 기술에 따른 옵셋 보상회로는, 제1 노드(11)와 접속된 제1 연산증폭기(Operating Amplifier; A1) 반전단자와, 제1 노드(11)와 제2 노드(12) 사이에 접속된 제8 TFT(T8)와, 제2 노드(12)와 기저전압원(GND) 사이에 접속된 제9 TFT(T9)과, 제4 노드(14)에 접속된 제8 TFT(T8)의 게이트와, 제8 TFT(T8)의 게이트 및 제9 TFT(T9)의 게이트 사이에 접속된 제1 인버터(11)를 구비한다. 상기 회로의 동작을 살펴보면, 먼저 리셋신호가 인에이블(Enable) 되면, 제8 TFT(T8)의 게이트에는 문턱전압(Vth) 이상의 고전위가 인가되어 제8 TFT(T8)는 턴-온(Turn-On)되고, 상기 제1 인버터(11)를 경유하여 로우(Low)논리를 갖는 신호가 제9 TFT(T9)의 게이트에 인가되므로 제9 TFT(T9)는 턴-오프된다. 반면에 리셋신호가 디스에이블(Disable)되면, 제8 TFT(T8)는 턴-오프되며, 제9 TFT(T9)는 턴-온 된다.
또한, 종래 기술에 따른 옵셋 보상회로는, 제3 노드(13)와 접속된 제1 연산 증폭기(A1)의 비반전 단자와, 제4 노드(14)와 접속된 제10 TFT(T10)의 게이트와, 제3 노드(13)와 기저전압원(GND) 사이에 접속된 제10 TFT(T10)와, 제2 노드(12)와 제3 노드(13) 사이에 접속된 제1 캐패시터(C1)를 구비한다. 리셋신호가 인에이블(Enable) 되면, 제10 TFT(T10)의 게이트에는 문턱전압(Vth) 이상의 고전위가 인가되어 제10 TFT(T10)는 턴-온(Turn-On)되고, 상기 제8 및 제10 TFT(T8,T10)의 턴-온 됨에 의해 형성된 경로에 의해 연산증폭기의 출력단에서 발생된 전압은 제1 캐패시터(CAZ)에 저장된다. 반면에 리셋신호가 디스에이블(Disable) 되면, 제10 TFT(T10)는 턴-오프되며, 상기 제8 및 제10 TFT(T8,T10)는 턴-오프됨에 의해 형성된 경로에 의해, 제1 캐패시터(CAZ)에 저장된 전압이 반대극성으로(즉, - 전압이)작용하여 연산증폭기(A1)의 비반전단자에 인가되어 옵셋전압(Offset Voltage)의 영향을 작게 한다. 한편, 상기 제9 및 제10 TFT(T9,T10)는 풀다운(Pull Down) TFT로 작용한다.
또한, 종래 기술에 따른 옵셋 보상회로는, 제4 노드(14)와 접속된 제11 TFT(T11)의 게이트와, 제1 노드(11)와 제1 연산증폭기(A1)와 출력단 사이에 접속된 제11 TFT(T11)를 구비한다. 상기 리셋신호가 인에이블인 경우, 제11 TFT(T11)에는 문턱전압 이상의 전압이 인가되어 턴-온되며, 이로 인해 제1 연산증폭기(A1)의 출력단에 발생된 전압이 제1 노드(11)를 경유하여 제1 캐패시터(CAZ)에 저장되도록 경로를 형성한다. 반면에, 리셋신호가 디스에이블인 경우, 제11 TFT(T11)는 턴-오프된다.
도 2는 도 1의 연산증폭기 내부구조를 나타내는 도면으로써, 도 2의 구성에서 연산증폭기는 제5 노드(15)에 접속된 공급전압(VDD)과, 제5 노드(15)와 제9 노드(19) 사이에 접속된 제1 TFT(T1)와, V-와 접속된 제3 TFT(T3)의 게이트와, 제9 노드(19)와 제6 노드(16) 사이에 접속된 제3 TFT(T3)와, 제9 노드(19)와 접속된 제1 및 제2 TFT(T1,T2)의 반전 게이트단자와, 제5 노드(15)와 제7 노드(17) 사이에접속된 제2 TFT(T2)와, V+와 접속된 제4 TFT(T4)의 게이트와, 제7 노드(17)와 제6 노드(16) 사이에 접속된 제4 TFT(T4)를 구비한다. 상기 T1 및 T2는 다이오드로 사용되며, T3 및 T4와 접속되어 차동증폭기(Differential Amplifier)로 구동된다.
T3 및 T4에 공급되는 전압의 차만큼 증폭되어 제7 노드(17)에서 출력된다. 한편, 제4 TFT(T4)가 기준되는 문턱전압(Vth)값을 갖는다고 가정하면, T4와 특성이 다른 TFT가 T3,T5,T7 일 때, 각각의 옵셋전압은 달라진다. 상기 제1 연산증폭기의 내부동작을 살펴보면, 리셋신호가 인에이블인 경우, 제1 노드(11)를 경유하여 제3 TFT(T3)의 게이트에 인가되는 V-에 의해 제3 TFT(T3)는 턴-온 되며, 제9 노드(19)를 경유하여 제1 및 제2 TFT(T1,T2)의 반전 게이트에 인가되는 V-에 의해 제1 및 제2 TFT(T1,T2)는 턴-온 되어 저항의 기능을 가지게 된다. 제7 노드(17)에는 입력된 전압의 차가 증폭되어 출력된다. 한편, 제4 TFT(T4)에는 문턱전압(Vth) 이하의 전압(예를 들면, OV)을 인가하여 옵셋전압이 출력단자에 나오도록 한다. 제3 및 제4 TFT(T3,T4)를 결부하여 살펴보면, 상기 T3과 T4의 상호특성이 옵셋전압에 영향을 끼치게 된다. 예를 들어 설명하면, 통상적으로 비정질 실리콘으로 형성된 TFT의 경우에는 옵셋전압이 10mV 정도 발생 하지만, 상대적으로 균일도가 낮은 폴리-실리콘으로 형성된 TFT의 경우에는 상호 마주보는 TFT(즉, T3과 T4)의 특성 차이만큼 옵셋전압이 발생하게 된다. 상기의 상세한 예를 살펴보면, T3과 T4의 문턱전압(Vth)의 차이가 2V 정도라면 옵셋전압도 2V까지 발생하게 된다. 또한, 이동도(Mobility)의 차이가 40 ㎠/V.Sec 정도에서 옵셋전압이 1V정도 발생하게 된다.
또한, 연산증폭기(A1)는 제7 노드(17)에 접속된 제6 TFT(T6)의 반전 게이트와, 제5 노드(15)와 제8 노드(18) 사이에 접속된 제6 TFT(T6)와, 제7 노드(17)와 출력단 사이에 접속된 제2 캐패시터(C2)와, 제3 노드(13)에 접속된 제5 및 제7 TFT(T5,T7)의 게이트와, 제6 노드(16)와 기저전압원(VSS) 사이에 접속된 제5 TFT(T5)와, 제8 노드(18)와 기저전압원(VSS) 사이에 접속된 제7 TFT(T7)를 구비한다. 상기 리셋신호가 디스에이블된 경우, 제3 노드(13)를 경유하여 제1 캐패시터에 저장된 전압이 반대극성으로 작용하여 제5 및 제7 TFT(T5,T7)의 게이트에 로우 논리를 인가하여 제5및 제7 TFT(T5,T7)를 턴-오프시킨다.
상술한 바와 같이, 종래 기술에 따른 옵셋 보상회로에서 폴리-실리콘으로 구현된 연산증폭기는 매우 높은 옵셋전압을 보상해야 함과 아울러 상기 연산증폭기를 구성하는 모든 TFT의 특성변형에 의하여 발생하는 옵셋전압을 보상할 수 있어야 하지만 도 1에 도시된 회로만으로는 충분히 옵셋신호를 보상할 수 없는 단점이 제기되고 있다.
따라서, 본 발명의 제1 목적은 폴리-실리콘 타입의 TFT들을 이용하여 액정표시소자의 유리기판 상에 직접 구동회로를 실장하는 경우에 옵셋전압의 영향을 줄이도록 한 연산증폭기를 제공하는 것이며, 제2 목적은 상기 연산증폭기를 이용한 디지털-아날로그 변환기를 제공하는데 있다.
도 1은 종래 기술에 따른 옵셋 보상회로를 나타내는 회로도.
도 2는 도 1의 연산증폭기를 상세히 나타내는 회로도.
도 3은 본 발명에 따른 연산증폭기를 나타내는 회로도.
도 4A는 도 3의 옵셋신호 제어수단(옵셋제거회로)을 상세히 나타내는 회로도.
도 4B는 도 3의 제1 전류싱크 제어수단을 상세히 나타내는 회로도.
도 4C는 도 3의 제2 전류싱크 제어수단을 상세히 나타내는 회로도.
도 5는 도 4A 내지 도 4C의 출력신호를 나타내는 파형도.
도 6은 본 발명의 제1 실시예에 따른 디지털-아날로그 변환기를 나타내는 회로도.
도 7은 도 6에 도시된 디지털-아날로그 변환기와 이동도에 따른 출력전압 변화를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
A1,A2 : 제1 및 제2 연산증폭기 11 : 제1 인버터
C1 내지 C16 : 제1 내지 제16 캐패시터
T1 내지 T11 : 제1 내지 제11 박막 트랜지스터
T21 내지 T45 : 제21 내지 제45 박막 트랜지스터
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 연산증폭기는 제1트랜지스터의 제어단자에 접속된 제1 입력단자와 제2 트랜지스터의 제어단자에 접속된 제2 입력단자를 통해 입력되는 입력신호의 차를 증폭하는 차동증폭기와; 상기 차동증폭기에 접속된 제3 트랜지스터와 제4 트랜지스터를 포함하여 상기 차동증폭기에 전류를 공급하는 전류싱크회로와; 리셋신호가 인에이블되는 리셋기간 동안 상기 차동증폭기에 입력되는 옵셋전압을 저장하고 상기 옵셋전압을 반대극성으로 상기 제2 트랜지스터의 제어단자에 공급하기 위한 옵셋제거회로와; 상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 제3 트랜지스터를 제어하기 위한 제1 전류싱크 제어회로와; 상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 제4 트랜지스터를 제어하기 위한 제2 전류싱크 제어회로를 구비한다.
상기 옵셋제거회로는 상기 리셋신호에 응답하여 상기 옵셋전압을 제1 노드를 통해 출력하기 위한 제5 트랜지스터와; 상기 리셋신호의 반전신호에 응답하여 기저 전압을 상기 제1 노드를 통해 출력하기 위한 제6 트랜지스터와; 상기 차동 증폭기의 제2 입력단자에 연결된 제2 노드와 상기 제1 노드 사이에 접속되어 상기 옵셋전압을 저장하기 위한 제1 캐패시터와; 상기 리셋신호에 응답하여 상기 제1 캐패시터를 충방전시키기 위한 제7 트랜지스터를 구비한다.
상기 제1 전류싱크 제어회로는 상기 리셋신호에 응답하여 상기 옵셋전압을 제3 노드에 공급하기 위한 제8 트랜지스터와; 상기 제3 노드를 통하여 입력되는 상기 옵셋전압을 저장하기 위한 제2 캐패시터와; 상기 리셋신호에 응답하여 제4 노드와 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제9 트랜지스터와; 상기 리셋신호의 반전신호에 응답하여 상기 제3 노드와 상기 제4 노드 사이에 선택적으로 전류패스를 형성하기 위한 제10 트랜지스터와; 상기 리셋신호에 응답하여 상기 제1 입력단자와 제5 노드 사이에 선택적으로 전류패스를 형성하기 위한 제11 트랜지스터와; 상기 제4 노드와 상기 제5 노드 사이에 접속되어 상기 제5 노드를 통하여 입력되는 상기 옵셋전압을 저장하기 위한 제3 캐패시터와; 상기 리셋신호에 응답하여 상기 제3 트랜지스터의 제어단자에 연결된 제6 노드와 상기 기저전압원사이에 선택적으로 전류패스를 형성하기 위한 제12 트랜지스터와; 상기 리셋신호의 반전신호에 응답하여 상기 제5 노드와 상기 제6 노드 사이에 선택적으로 전류패스를 형성하기 위한 제13 트랜지스터를 구비한다.
상기 제1 전류싱크 제어회로는 상기 제2 및 제3 캐패시터 각각에 저장된 옵셋전압으로 상기 옵셋전압을 배압하고 배압된 옵셋전압으로 상기 제3 트랜지스터를 제어하는 것을 특징으로 한다.
상기 제2 전류싱크 제어회로는 상기 리셋신호에 응답하여 기저전압을 제7 노드에 공급하기 위한 제14 트랜지스터와; 상기 리셋신호의 반전신호에 응답하여 상기 옵셋전압을 제8 노드에 공급하기 위한 제15 트랜지스터와; 상기 제7 노드와 상기 제8 노드 사이에 접속되어 상기 옵셋전압을 저장하기 위한 제4 캐패시터와; 상기 리셋신호의 반전신호에 응답하여 상기 제8 노드와 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제16 트랜지스터와; 상기 리셋신호에 응답하여 상기 옵셋전압을 제9 노드에 공급하기 위한 제17 트랜지스터와; 상기 리셋신호의 반전신호에 응답하여 상기 제7 노드와 상기 제9 노드 사이에 선택적으로 전류패스를 형성하기 위한 제18 트랜지스터와; 상기 리셋신호에 응답하여 상기 제4 트랜지스터의 제어단자에 연결된 제10 노드와 상기 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제19 트랜지스터와; 상기 제9 노드와 상기 제10 노드 사이에 접속되어 상기 옵셋전압을 저장하기 위한 제5 캐패시터를 구비한다.
상기 제1 전류싱크 제어회로는 상기 제3 및 제4 캐패시터 각각에 저장된 옵셋전압으로 상기 옵셋전압을 배압함과 아울러 극성을 반전시키고 상기 배압된 반전 옵셋전압으로 상기 제4 트랜지스터를 제어하는 것을 특징으로 한다.
본 발명의 실시예에 따른 옵셋 보상회로를 이용한 디지털-아날로그 변환기는 디지털 영상 데이터에 따라 미리 설정된 다수의 아날로그 기준전압을 다수의 비트에 대응하는 다수의 출력단자들을 통하여 출력하기 위한 디코더와; 상기 출력단자들 상의 전압을 각각 저장하기 위한 다수의 캐패시터들과; 제1 입력단자와 제2 입력단자를 통해 입력되는 입력신호의 차를 증폭하기 위한 차동증폭기와 상기 차동증폭기에 접속된 제3 트랜지스터와 제4 트랜지스터를 포함하여 상기 차동증폭기에 전류를 공급하는 전류싱크회로를 가지며 상기 제1 입력단자를 통해 입력되는 상기 다수의 캐패시터들의 전압을 출력하기 위한 버퍼용 연산증폭기와; 리셋신호가 인에이블되는 리셋기간 동안 상기 버퍼용 연산증폭기에 입력되는 옵셋전압을 저장하고 상기 옵셋전압을 반대극성으로 상기 버퍼용 연산증폭기의 제2 입력단자에 공급하기 위한 옵셋제거회로와; 상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 전류싱크회로의 제3 트랜지스터를 제어하기 위한 제1 전류싱크 제어회로와: 상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 전류싱크회로의 제4 트랜지스터를 제어하기 위한 제2 전류싱크 제어회로를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 3 내지 도 7을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3은 본 발명에 따른 연산증폭기를 나타내는 도면으로써, 도 3의 구성에서 본 발명에 따른 연산증폭기는 공급전압(VDD)과 접속된 제11 노드(21)와, 제11 노드(21)와 제13 노드(23) 사이에 접속된 제21 TFT(T21)와, 입력단자와 접속된 제23 TFT(T23)의 게이트와, 제13 노드(23)와 제12 노드(22) 사이에 접속된 제23 TFT(T23)와, 제13 노드(23)와 접속된 제21 및 제22 TFT(T21,T22)의 반전 게이트와, 제11 노드(21)와 제14 노드(24) 사이에 접속된 제22 TFT(T22)와, A블록의 출력단자와 접속된 제24 TFT(T24)의 게이트와, 제14 노드(24)와 제12 노드(22) 사이에 접속된 제24 TFT(T24)를 구비한다. 상기 T21 및 T22는 다이오드로 사용되며, T23 및 T24와 접속되어 차동증폭기로 구동된다. T23 및 T24에 공급되는 전압의 차만큼 증폭되어 제14 노드(24)에서 출력된다.
리셋신호가 인에이블(Enable)인 경우, 제23 TFT(T23)의 게이트에 인가되는 로우(Low) 신호에 의해 제23 TFT(T23)는 턴-온 되며, T21 및 T22는 저항의 기능을 수행하여 공급전압(VDD)의 경로를 형성한다. 제14 노드(24)에는 입력된 전압의 차가 증폭되어 출력된다. 한편, 리셋신호가 디스에이블이 되면, 옵셋신호 제어수단에서 출력되는 반대극성의 전압(즉, 제4 캐패시터(CAZ)에 저장된 전압)이 제24 TFT(T24)에 인가되어 옵셋전압이 출력되도록 한다.
또한, 본 발명의 연산증폭기는 제17 노드(27)에 접속된 제1 전류싱크 제어수단 및 제2 전류싱크 제어수단과, 제1 전류싱크 제어수단의 출력단자에 접속된 제25 TFT(T25)의 게이트와, 제2 전류싱크 제어수단의 출력단자에 접속된 제26 TFT(T26)의 게이트와, 제12 노드(22)와 기저전압원(VSS) 사이에 접속된 제25 및 제26 TFT(T25,T26)를 구비한다. 상기 제1 전류싱크 제어수단의 출력단에는 옵셋전압(Offset Voltage: Vos)의 2배의 전압(즉, 2Vos)이 나와서 제25 TFT(T25)의 게이트에 인가되며, 제2 전류싱크 제어수단의 출력단에는 반대극성의 2Vos(즉, -2Vos)가 나와서 제26 TFT(T26)의 게이트에 인가함에 의해 차동증폭기에서 형성된 전류의 경로를 형성한다. 이를 상세히 설명하면, 상기 제25 및 제26 TFT(T25, T26)의 게이트에는 항상 반대의 옵셋전압이 인가되므로, T25 및 T26의 전류변화에 의한 연산증폭기의 출력신호의 영향을 없앤다. 또한, T25 및 T26에 가해주는 전압을 Vos값의 2배로 한 것은 T23과 T25 또는 T23과 T26 같이 위아래에 위치한 TFT의 특성이 모두 전류가 작아지는 방향으로 변화될 때, T24에 비하여 2배만큼의 전류를 보상해 주기 위해서이다. 한편, 이 때의 제1 전류싱크 제어수단, 제1 및 제2 전류싱크 제어수단의 출력신호 파형은 도 5에 도시되어 있다.
또한, 본 발명의 연산증폭기는 제14 노드(24)에 접속된 제27 TFT(T27)의 반전 게이트단자와, 제11 노드(21)와 제15 노드(25) 사이에 접속된 제27 TFT(T27)와 제14 노드(24)와 제15 노드(25) 사이에 접속된 제3 캐패시터(C3)와, 제15 노드(25)와 제6 노드(26) 사이에 접속된 제28 TFT(T28)와, 제15 노드(25)와 기저전압원(VSS) 사이에 접속된 제29 TFT(T29)를 구비한다. 상기 리셋신호가 디스에이블된 경우, 제14 노드(24)를 경유하여 제3 캐패시터(C3)에 저장된 보상된 전압이 출력된다. 또한, 제3 캐패시터(C3)에 인가된 전압에 의해 T27의 채널이 형성되어 턴-온되므로, T27과 T28은 분압저항으로 작용하며, 상기 분압저항에 의해 옵셋전압이 제15 노드(25)를 경유하여 외부로 출력된다.
도 4A는 도 3의 옵셋신호 제어수단 상세 회로도로써, 도 4의 구성에서 옵셋 신호 제어수단은, 리셋신호에 접속된 제30 TFT(T30)의 게이트와, P노드와 제21 노드(31) 사이에 접속된 제30 TFT(T30)와, 반전된 리셋신호에 접속된 제31 TFT(T31)의 게이트와, 제21 노드(31)와 기저전압원(GND) 사이에 접속된 제31 TFT(T31)와, 제21 노드(31)와 제22 노드(32) 사이에 접속된 제4 캐패시터(CAZ)와, 리셋신호에 접속된 제32 TFT(T32)의 게이트와, 제22 노드(32)와 기저전압원(GND) 사이에 접속된 제32 TFT(T32)를 구비한다. 상기 옵셋신호 제어수단의 동작상태를 살펴보면, 먼저 리셋신호가 인에이블인 경우, P노드를 경유한 입력신호가 리셋신호에 의해 턴-온된 제30 TFT(T30)을 경유하여 상기 입력신호는 제4 캐패시터(CAZ)에 저장된다. 반면에 리셋신호가 디스에이블인 경우, 제32 TFT(T32)가 턴-오프되며 이때, 제4 캐패시터(CAZ)에 저장된 전압은 반대의 극성으로 출력된다.
도 4B는 도 3의 제1 전류싱크 제어수단 상세 회로도로써, 도 4B의 구성에서 제1 전류싱크 제어수단은, 리셋신호에 접속된 제33 TFT(T33)의 게이트와, P노드와 제23 노드(33) 사이에 접속된 제33 TFT(T33)와, 제23 노드(33)와 기저전압원(GND)사이에 접속된 제12 캐패시터(CA)와, 반전 리셋신호에 접속된 제34 TFT(T34)의 게이트와, 제23 노드(33)와 제24 노드(34) 사이에 접속된 제34 TFT(T34)와, 리셋신호에 접속된 제35 TFT(T35)의 게이트와, 제24 노드(34)와 기저전압원(GND) 사이에 접속된 제35 TFT(T35)를 구비한다. 리셋신호가 인에이블인 경우, T33은 턴-온되어 P노드를 경유한 입력신호가 제12 캐패시터(CA)에 저장된다. 반면에 리셋신호가 디스에이블인 경우, T34가 턴-온되므로, 제12 캐패시터(CA)에 저장된 전압이 제24 노드(34)를 경유하여 출력된다.
또한, 제1 전류싱크 제어수단은, 제24 노드(34)와 제25 노드(35) 사이에 접속된 제13 캐패시터(CB)와, 리셋신호에 접속된 제36 TFT(T36)의 게이트와, P노드와 제25 노드(35) 사이에 접속된 제36 TFT(T36)와, 반전 리셋신호에 접속된 제37 TFT(T37)의 게이트와, 제25 노드(35)와 제26 노드(36) 사이에 접속된 제37 TFT(T37)와, 리셋신호에 접속된 제38 TFT(T38)의 게이트와, 제26 노드(36)와 기저전압원(GND) 사이에 접속된 제38 TFT(T38)를 구비한다. 리셋신호가 인에이블인 경우, 제24 노드(34)를 경유한 전압이 제13 캐패시터(CB)에 저장된다. 반면에 리셋신호가 디스에이블인 경우, T37이 턴-온되므로, 제12 및 제13 캐패시터(CA,CB)에 저장된 전압이 제26 노드(36)를 경유하여 외부로 나가게 된다. 이를 상세히 설명하면, 리셋신호가 인에이블인 동안 제12 및 제13 캐패시터(CA,CB)에는 각각 옵셋전압(Vos)값을 저장하고 있다가, 리셋신호가 디스에이블인 동안 제12 및 제13 캐패시터(CA,CB)에 저장된 각각의 옵셋전압(즉, 2배의 옵셋전압; 2Vos)이 외부로 출력된다.
도 4C는 도 3의 제2 전류싱크 제어수단의 상세 회로도로써, 도 4C의 구성에서 제2 전류싱크 제어수단은, 리셋신호에 접속된 제39 및 제40 TFT(T39,T40)의 게이트와, 제27 노드(37)와 기저전압원(GND) 사이에 접속된 제39 TFT(T39)와, 제27 노드(37)와 제28 노드(38) 사이에 접속된 제14 캐패시터(Cc)와, P노드와 제28 노드(38) 사이에 접속된 제40 TFT(T40)와, 반전 리셋신호에 접속된 제41 TFT(T41)의 게이트와, 제28 노드(38)와 기저전압원(GND) 사이에 접속된 제41 TFT(T41)를 구비한다. 리셋신호가 인에이블인 경우, T40이 턴-온되고, P노드를 경유한 입력신호가 제14 캐패시터(Cc)에 저장된다. 반면에 리셋신호가 디스에이블인 경우, 제14 캐패시터(Cc)에 저장된 반대전압이 제27 노드(37)를 경유하여 출력된다.
또한, 제2 전류싱크 제어수단은, 반전 리셋신호에 접속된 제42 TFT(T42)의 게이트와, 제27 노드(37) 및 제29 노드(39) 사이에 접속된 제42 TFT(T42)와, 리셋신호에 접속된 제43 및 제44 TFT(T43,T44)의 게이트와, P노드와 제29 노드(39) 사이에 접속된 제43 TFT(T43)와, 제30 노드(40)와 기저전압원(GND) 사이에 접속된제44 TFT(T44)를 구비한다. 리셋신호가 인에이블인 경우, 제27 노드(37)를 경유한 전압이 제15 캐패시터(CD)에 저장된다. 반면에 리셋신호가 디스에이블인 경우, T42가 턴-온되므로, 제14 및 제15 캐패시터(CC,CD)에 저장된 반대극성의 전압이 제30 노드(40)를 경유하여 외부로 나가게 된다. 이를 상세히 설명하면, 리셋신호가 인에이블인 동안 제12 및 제13 캐패시터(CA,CB)에는 각각 옵셋전압(Vos)값을 저장하고 있다가, 반면에 리셋신호가 디스에이블인 동안 제14 및 제15 캐패시터(CC,CD)에 저장된 각각의 옵셋전압(즉, 2배의 옵셋전압; 2Vos)이 반대의 극성으로(즉, -2Vos)외부로 출력된다.
도 6은 본 발명의 제1 실시예에 따른 옵셋 보상회로를 이용한 DAC로써, 디코더와 제35 노드(45) 사이에 접속된 제5 캐패시터(Co1)와, 디코더와 제31 노드(41)사이에 접속된 제6 캐패시터(2Co1)와, 디코더와 제31 노드(41) 사이에 접속된 제7 캐패시터(4Co1)와, 제35 노드(45)에 접속된 제2 연산증폭기(A2)의 반전단자와, 제2 연산증폭기(A2)의 비반전단자와 제31 노드(41) 사이에 접속된 옵셋신호 제어수단을 구비한다. 상기 디코더는 제5 내지 제7 캐패시터(Co1 내지 4Co1)에 데이터의 상태에 따라 제1 기준전압(Vref1)을 가할 것인지, 기저전압(GND)을 가할 것인지를 결정한다. 또한, 상기 제5 내지 제7 캐패시터는 하위 3비트를 구성하며, 이때의 제1 기준전압(Vref1)은 하위 3비트의 기준전압이 된다. 제2 연산증폭기(A2)는 도 3에 도시된 차동증폭기와 전류싱크수단(T25, T26)을 포함한다.
또한, 본 발명의 제1 실시 예에 따른 옵셋 보상회로를 이용한 DAC는, 디코더(Decoder)와 제32 노드(42) 사이에 접속된 제8 캐패시터(Co2)와, 디코더와 제33 노드(43) 사이에 접속된 제9 캐패시터(2Co2)와, 디코더와 제33 노드(43) 사이에 접속된 제10 캐패시터(4Co2)와, 제2 연산증폭기(A2)와 제32 노드(42) 사이에 접속된 제1 전류싱크 제어수단과, 제2 연산증폭기(A2)와 제33 노드(43) 사이에 접속된 제2 전류싱크 제어수단을 구비한다. 상기 디코더는 제8 내지 제10 캐패시터(Co2 내지 4Co2)에 데이터의 상태에 따라 제2 기준전압(Vref2)을 가할 것인지, 기저전압(GND)을 가할 것인지를 결정한다. 또한, 상기 제8 내지 제10 캐패시터는 상위 3비트를 구성하며, 이때의 제2 기준전압(Vref2)은 상위 3비트의 기준전압이 된다. 한편, 전류싱크수단(A), 제1 전류싱크 제어수단(B), 제2 전류싱크 제어수단(C)의 회로구성과 그 구성으로 인한 동작 및 작용은 도 4A 내지 도 4C에 도시된 그것들과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다.
또한, 본 발명의 제1 실시 예에 따른 옵셋 보상회로를 이용한 DAC는, 리셋신호에 접속된 제45 TFT(T45)의 게이트와, 제35 노드(45)와 제36 노드(46) 사이에 접속된 제45 TFT(T45) 및 제11 캐패시터(BCo)와, 제36 노드(46)와 기저전압원(GND)사이에 접속된 제16 캐패시터(C16)를 구비한다. 리셋신호가 인에이블인 경우, 제11 캐패시터(BCo)는 제2 연산증폭기(A2)에 접속되어 적분기로 사용된다. 상술한 내용을 종합하면, 상기 제1 실시 예는 6 비트의 DAC를 구현한 회로이다. 이때, 데이터는 '0' 부터 '63' 까지 입력되며, 이에 따라 제2 연산증폭기(A2)에서는 출력전압을 -5V에서 5V까지 생성하게 된다.
한편, 본 발명의 제1 실시 예에 따른 옵셋 보상회로를 이용한 DAC는 데이터 입력코드 '63(111111)' 에서 문턱전압(Vth)의 변화량을 2V 이내로 했을 경우, 나타날 수 있는 출력전압의 변화량이 도 7에 도시되어 있다. 도 7에서 이동도(Mobility)가 200 이하에서 35mV이하의 출력을 갖고, 이동도가 150 이하에서 20mV이하의 출력전압 차이를 가지는 출력특성을 가진다. 상기 제1 실시 예에서 살펴본 바와 같이 옵셋신호를 보상해 주는 제1 전류싱크 제어수단, 제1 및 제2 전류싱크 제어수단을 추가하여, 문턱전압(Vth)의 변화량에 대한 옵셋전압의 변화를 줄일 수 있음을 나타내고 있다.
상술한 바와 같이, 본 발명의 옵셋 보상회로와 이를 이용한 디지털-아날로그 변환기는 폴리-실리콘 타입의 TFT들을 이용하여 액정표시소자의 유리기판 상에 구동회로가 직접 실장되는 경우에 상기 구동회로에 옵셋제거회로와 전류싱크 제어회로들을 추가하여 옵셋전압의 영향을 줄이게 된다. 그 결과, 본 발명에 따른 옵셋보상회로와 이를 이용한 디지털-아날로그 변환기는 폴리-실리콘 타입의 TFT들의 전기적 특성이 불균일하더라도 옵셋전압을 줄이고 TFT들의 전기적 불균일을 전류로 보상하여 상기 구동회로의 신뢰성을 확보할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (7)

  1. 제1 트랜지스터(T23)의 제어단자에 접속된 제1 입력단자(P)와 제2 트랜지스터(T24)의 제어단자에 접속된 제2 입력단자를 통해 입력되는 입력신호의 차를 증폭하는 차동증폭기와;
    상기 차동증폭기에 접속된 제3 트랜지스터(T25)와 제4 트랜지스터(T26)를 포함하여 상기 차동증폭기에 전류를 공급하는 전류싱크회로와;
    리셋신호가 인에이블되는 리셋기간 동안 상기 차동증폭기에 입력되는 옵셋전압을 저장하고 상기 옵셋전압을 반대극성으로 상기 제2 트랜지스터(T24)의 제어단자에 공급하기 위한 옵셋제거회로와;
    상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 제3 트랜지스터(T25)를 제어하기 위한 제1 전류싱크 제어회로와;
    상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 제4 트랜지스터(T26)를 제어하기 위한 제2 전류싱크 제어회로를 구비하는 것을 특징으로 하는 연산증폭기.
  2. 제 1 항에 있어서,
    상기 옵셋제거회로는,
    상기 리셋신호에 응답하여 상기 옵셋전압을 제1 노드(31)를 통해 출력하기 위한 제5 트랜지스터(T30)와;
    상기 리셋신호의 반전신호에 응답하여 기저전압(GND)을 상기 제1 노드(31)를 통해 출력하기 위한 제6 트랜지스터(T31)와;
    상기 차동 증폭기의 제2 입력단자에 연결된 제2 노드(32)와 상기 제1 노드(31) 사이에 접속되어 상기 옵셋전압을 저장하기 위한 제1 캐패시터(CAZ)와;
    상기 리셋신호에 응답하여 상기 제1 캐패시터(CAZ)를 충방전시키기 위한 제7 트랜지스터(T32)를 구비하는 것을 특징으로 하는 연산증폭기.
  3. 제 1 항에 있어서,
    상기 제1 전류싱크 제어회로는,
    상기 리셋신호에 응답하여 상기 옵셋전압을 제3 노드(33)에 공급하기 위한 제8 트랜지스터(T33)와;
    상기 제3 노드(33)를 통하여 입력되는 상기 옵셋전압을 저장하기 위한 제2 캐패시터(CA)와;
    상기 리셋신호에 응답하여 제4 노드(34)와 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제9 트랜지스터(T35)와;
    상기 리셋신호의 반전신호에 응답하여 상기 제3 노드(33)와 상기 제4 노드(34) 사이에 선택적으로 전류패스를 형성하기 위한 제10 트랜지스터(T34)와;
    상기 리셋신호에 응답하여 상기 제1 입력단자(P)와 제5 노드(35) 사이에 선택적으로 전류패스를 형성하기 위한 제11 트랜지스터(T36)와;
    상기 제4 노드(34)와 상기 제5 노드(36) 사이에 접속되어 상기 제5 노드(35)를 통하여 입력되는 상기 옵셋전압을 저장하기 위한 제3 캐패시터(CB)와;
    상기 리셋신호에 응답하여 상기 제3 트랜지스터(T25)의 제어단자에 연결된 제6 노드(36)와 상기 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제12 트랜지스터(T38)와;
    상기 리셋신호의 반전신호에 응답하여 상기 제5 노드(35)와 상기 제6 노드(36) 사이에 선택적으로 전류패스를 형성하기 위한 제13 트랜지스터(T37)를 구비하는 것을 특징으로 하는 특징으로 하는 연산증폭기.
  4. 제 3 항에 있어서,
    상기 제1 전류싱크 제어회로는,
    상기 제2 및 제3 캐패시터(CA, CB) 각각에 저장된 옵셋전압으로 상기 옵셋전압을 배압하고 배압된 옵셋전압으로 상기 제3 트랜지스터(T25)를 제어하는 것을 특징으로 하는 연산증폭기.
  5. 제 1 항에 있어서,
    상기 제2 전류싱크 제어회로는,
    상기 리셋신호에 응답하여 기저전압을 제7 노드(37)에 공급하기 위한 제14 트랜지스터(T39)와;
    상기 리셋신호의 반전신호에 응답하여 상기 옵셋전압을 제8 노드(38)에 공급하기 위한 제15 트랜지스터(T40)와;
    상기 제7 노드(37)와 상기 제8 노드(38) 사이에 접속되어 상기 옵셋전압을 저장하기 위한 제4 캐패시터(Cc)와;
    상기 리셋신호의 반전신호에 응답하여 상기 제8 노드(38)와 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제16 트랜지스터(T41)와;
    상기 리셋신호에 응답하여 상기 옵셋전압을 제9 노드(39)에 공급하기 위한 제17 트랜지스터(T43)와;
    상기 리셋신호의 반전신호에 응답하여 상기 제7 노드(37)와 상기 제9 노드(39) 사이에 선택적으로 전류패스를 형성하기 위한 제18 트랜지스터(T42)와;
    상기 리셋신호에 응답하여 상기 제4 트랜지스터(T26)의 제어단자에 연결된 제10 노드(40)와 상기 기저전압원 사이에 선택적으로 전류패스를 형성하기 위한 제19 트랜지스터(T44)와;
    상기 제9 노드(39)와 상기 제10 노드(40) 사이에 접속되어 상기 옵셋전압을 저장하기 위한 제5 캐패시터(CD)를 구비하는 것을 특징으로 하는 특징으로 하는 연산증폭기.
  6. 제 5 항에 있어서,
    상기 제1 전류싱크 제어회로는,
    상기 제3 및 제4 캐패시터(CC, CD) 각각에 저장된 옵셋전압으로 상기 옵셋전압을 배압함과 아울러 극성을 반전시키고 상기 배압된 반전 옵셋전압으로 상기 제4 트랜지스터(T26)를 제어하는 것을 특징으로 하는 연산증폭기.
  7. 디지털 영상 데이터에 따라 미리 설정된 다수의 아날로그 기준전압(Vref1, Vref2)을 다수의 비트에 대응하는 다수의 출력단자들을 통하여 출력하기 위한 디코더와;
    상기 출력단자들 상의 전압을 각각 저장하기 위한 다수의 캐패시터들(Co1 내지 4Co2)과;
    제1 입력단자와 제2 입력단자를 통해 입력되는 입력신호의 차를 증폭하기 위한 차동증폭기와 상기 차동증폭기에 접속된 제3 트랜지스터(T25)와 제4 트랜지스터(T26)를 포함하여 상기 차동증폭기에 전류를 공급하는 전류싱크회로를 가지며 상기 제1 입력단자를 통해 입력되는 상기 다수의 캐패시터들(Co2 내지 4Cos)의 전압을 출력하기 위한 버퍼용 연산증폭기(A2)와;
    리셋신호가 인에이블되는 리셋기간 동안 상기 버퍼용 연산증폭기(A2)에 입력되는 옵셋전압을 저장하고 상기 옵셋전압을 반대극성으로 상기 버퍼용 연산증폭기의 제2 입력단자에 공급하기 위한 옵셋제거회로와;
    상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 전류싱크회로의 제3 트랜지스터(T25)를 제어하기 위한 제1 전류싱크 제어회로와;
    상기 리셋기간 동안 상기 옵셋전압을 저장하고 저장된 전압을 이용하여 상기 전류싱크회로의 제4 트랜지스터(T26)를 제어하기 위한 제2 전류싱크 제어회로를 구비하는 것을 특징으로 하는 옵셋 보상회로를 이용한 디지털-아날로그 변환기.
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