JP2001125545A - 負荷駆動回路および液晶表示装置 - Google Patents
負荷駆動回路および液晶表示装置Info
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Abstract
(57)【要約】
【課題】 駆動負荷に供給される電圧が、トランジスタ
の特性のばらつきの影響を受けないようにした負荷駆動
回路を提供する。 【解決手段】 本発明の負荷駆動回路は、スイッチＳＷ
１〜ＳＷ４と、キャパシタＣ１と、論理回路１３と、ア
ナログスイッチＱ１とを備える。スイッチＳＷ１、ＳＷ
２の一端は信号線Ｓに接続され、スイッチＳＷ１の他端
はスイッチＳＷ３の一端とキャパシタＣ１の一端に接続
され、スイッチＳＷ３の他端には入力映像信号Ｖｉｎが
供給される。キャパシタＣ１の他端は論理回路１３の入
力端子に接続され、論理回路１３の出力端子はアナログ
スイッチＱ１のゲート端子に接続される。アナログスイ
ッチＱ１のソース端子には第１の電圧ＶＤＤが印加さ
れ、そのドレイン端子にはスイッチＳＷ２の他端が接続
される。スイッチＳＷ４の一端には信号線Ｓが接続さ
れ、スイッチＳＷ４の他端には第２の電圧ＶＤが印加さ
れる。
の特性のばらつきの影響を受けないようにした負荷駆動
回路を提供する。 【解決手段】 本発明の負荷駆動回路は、スイッチＳＷ
１〜ＳＷ４と、キャパシタＣ１と、論理回路１３と、ア
ナログスイッチＱ１とを備える。スイッチＳＷ１、ＳＷ
２の一端は信号線Ｓに接続され、スイッチＳＷ１の他端
はスイッチＳＷ３の一端とキャパシタＣ１の一端に接続
され、スイッチＳＷ３の他端には入力映像信号Ｖｉｎが
供給される。キャパシタＣ１の他端は論理回路１３の入
力端子に接続され、論理回路１３の出力端子はアナログ
スイッチＱ１のゲート端子に接続される。アナログスイ
ッチＱ１のソース端子には第１の電圧ＶＤＤが印加さ
れ、そのドレイン端子にはスイッチＳＷ２の他端が接続
される。スイッチＳＷ４の一端には信号線Ｓが接続さ
れ、スイッチＳＷ４の他端には第２の電圧ＶＤが印加さ
れる。
Description
【０００１】
【発明の属する技術分野】外部からの入力信号を駆動負
荷に供給する回路に関し、例えば、駆動回路一体型の液
晶表示装置の信号線駆動回路に関する。
荷に供給する回路に関し、例えば、駆動回路一体型の液
晶表示装置の信号線駆動回路に関する。
【０００２】
【従来の技術】液晶表示装置は、信号線および走査線が
マトリクス状に配設された画素アレイ部と、信号線およ
び走査線を駆動する駆動回路とを有する。従来は、画素
アレイ部と駆動回路とを別個の基板に形成していたた
め、液晶表示装置のコストダウンを図ることが困難で、
また、液晶表示装置の外形寸法に対する実画面サイズの
比率を高めることも難しかった。
マトリクス状に配設された画素アレイ部と、信号線およ
び走査線を駆動する駆動回路とを有する。従来は、画素
アレイ部と駆動回路とを別個の基板に形成していたた
め、液晶表示装置のコストダウンを図ることが困難で、
また、液晶表示装置の外形寸法に対する実画面サイズの
比率を高めることも難しかった。
【０００３】
【発明が解決しようとする課題】近年、ガラス基板上に
ポリシリコンを材料としてＴＦＴ（Thin Film Transist
or）を形成する製造技術が進歩してきたため、この技術
を利用することにより、画素アレイ部と駆動回路とを同
一基板上に形成することも可能になった。
ポリシリコンを材料としてＴＦＴ（Thin Film Transist
or）を形成する製造技術が進歩してきたため、この技術
を利用することにより、画素アレイ部と駆動回路とを同
一基板上に形成することも可能になった。
【０００４】しかしながら、ガラス基板上に均一な特性
のポリシリコンＴＦＴを形成することは現状では困難で
あり、しきい値電圧や移動度などがばらついてしまう。
したがって、仮に画素アレイ部と駆動回路を同一基板上
に形成したとしても、ＴＦＴの特性のばらつきにより輝
度むら等の表示品質の低下が起きるおそれがあり、ま
た、消費電力も増えてしまう。
のポリシリコンＴＦＴを形成することは現状では困難で
あり、しきい値電圧や移動度などがばらついてしまう。
したがって、仮に画素アレイ部と駆動回路を同一基板上
に形成したとしても、ＴＦＴの特性のばらつきにより輝
度むら等の表示品質の低下が起きるおそれがあり、ま
た、消費電力も増えてしまう。
【０００５】本発明は、このような点に鑑みてなされた
ものであり、その目的は、駆動負荷に供給される電圧
が、トランジスタの特性のばらつきの影響により変動し
ないようにした負荷駆動回路を提供することにある。
ものであり、その目的は、駆動負荷に供給される電圧
が、トランジスタの特性のばらつきの影響により変動し
ないようにした負荷駆動回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る負荷駆動回路は、所定の電圧振幅の入
力信号が入力され、この入力信号の電圧を負荷が接続さ
れている信号線に供給する負荷駆動回路であって、前記
信号線に第１電圧を供給するための第１電圧供給回路
と、前記第１電圧供給回路から前記信号線への電圧の供
給をオン／オフする第１スイッチと、入力電圧が所定の
しきい値電圧になると出力論理が反転して、前記第１ス
イッチのオン／オフを制御する論理回路と、前記論理回
路の前記しきい値電圧と前記入力信号の電圧との差分電
圧を保持する差分電圧保持回路と、前記差分電圧保持回
路が保持すべき前記差分電圧を前記差分電圧保持回路に
設定する際に、前記差分電圧保持回路の一端を前記論理
回路のしきい値電圧に設定するしきい値電圧設定回路
と、前記差分電圧保持回路が保持すべき前記差分電圧を
前記差分電圧保持回路に設定する際に、前記差分電圧保
持回路の他端を前記入力信号の電圧に維持する入力電圧
維持回路と、を備えることを特徴とする。
め、本発明に係る負荷駆動回路は、所定の電圧振幅の入
力信号が入力され、この入力信号の電圧を負荷が接続さ
れている信号線に供給する負荷駆動回路であって、前記
信号線に第１電圧を供給するための第１電圧供給回路
と、前記第１電圧供給回路から前記信号線への電圧の供
給をオン／オフする第１スイッチと、入力電圧が所定の
しきい値電圧になると出力論理が反転して、前記第１ス
イッチのオン／オフを制御する論理回路と、前記論理回
路の前記しきい値電圧と前記入力信号の電圧との差分電
圧を保持する差分電圧保持回路と、前記差分電圧保持回
路が保持すべき前記差分電圧を前記差分電圧保持回路に
設定する際に、前記差分電圧保持回路の一端を前記論理
回路のしきい値電圧に設定するしきい値電圧設定回路
と、前記差分電圧保持回路が保持すべき前記差分電圧を
前記差分電圧保持回路に設定する際に、前記差分電圧保
持回路の他端を前記入力信号の電圧に維持する入力電圧
維持回路と、を備えることを特徴とする。
【０００７】また、本発明に係る液晶表示装置は、信号
線および走査線が縦横に形成され、これら各線の交点付
近に列設された画素電極を有するた画素アレイ部と、走
査線の駆動を行う走査線駆動回路と、信号線の駆動を行
う信号線駆動回路と、を同一基板上に形成した液晶表示
装置において、前記信号線駆動回路は、信号線に供給す
る信号電圧の極性を切り換える極性切換回路と、上記第
１の負荷駆動回路と、上記第２の負荷駆動回路と、を備
え、前記第１および第２の負荷駆動回路は、前記入力信
号に基づいて、互いに異なる電圧レベルの信号電圧を出
力し、前記極性切換回路は、前記第１および第２の負荷
駆動回路の出力のうちいずれか一方を所定のタイミング
で交互に選択して信号線に供給する、ことを特徴とす
る。
線および走査線が縦横に形成され、これら各線の交点付
近に列設された画素電極を有するた画素アレイ部と、走
査線の駆動を行う走査線駆動回路と、信号線の駆動を行
う信号線駆動回路と、を同一基板上に形成した液晶表示
装置において、前記信号線駆動回路は、信号線に供給す
る信号電圧の極性を切り換える極性切換回路と、上記第
１の負荷駆動回路と、上記第２の負荷駆動回路と、を備
え、前記第１および第２の負荷駆動回路は、前記入力信
号に基づいて、互いに異なる電圧レベルの信号電圧を出
力し、前記極性切換回路は、前記第１および第２の負荷
駆動回路の出力のうちいずれか一方を所定のタイミング
で交互に選択して信号線に供給する、ことを特徴とす
る。
【０００８】
【発明の実施の形態】以下、本発明に係る負荷駆動回路
について、図面を参照しながら具体的に説明する。以下
では、本発明に係る負荷駆動回路を、液晶表示装置の信
号線駆動回路に適用した例を説明する。
について、図面を参照しながら具体的に説明する。以下
では、本発明に係る負荷駆動回路を、液晶表示装置の信
号線駆動回路に適用した例を説明する。
【０００９】〔第１実施形態〕本発明の第１実施形態に
係る負荷駆動回路は、入力映像信号の電圧と論理回路の
しきい値電圧との差分電圧をキャパシタに保持し、入力
映像信号を供給する信号線の電圧を制御するトランジス
タのオン／オフを論理回路で行うことにより、論理回路
の論理出力が反転するしきい値電圧のばらつきをキャパ
シタで吸収しようとしたものである。より詳しくを以下
に説明する。
係る負荷駆動回路は、入力映像信号の電圧と論理回路の
しきい値電圧との差分電圧をキャパシタに保持し、入力
映像信号を供給する信号線の電圧を制御するトランジス
タのオン／オフを論理回路で行うことにより、論理回路
の論理出力が反転するしきい値電圧のばらつきをキャパ
シタで吸収しようとしたものである。より詳しくを以下
に説明する。
【００１０】図１は本発明の第１実施形態に係る負荷駆
動回路の主要部の構成を示す回路図であり、図２は負荷
駆動回路全体の構成を示す概略ブロック図であり、図３
は図２に示す負荷駆動回路を信号線駆動回路として用い
た液晶表示装置の概略ブロック図であり、図４は正極性
用の負荷駆動回路と正極性用の負荷駆動回路の動作区分
を説明する図である。
動回路の主要部の構成を示す回路図であり、図２は負荷
駆動回路全体の構成を示す概略ブロック図であり、図３
は図２に示す負荷駆動回路を信号線駆動回路として用い
た液晶表示装置の概略ブロック図であり、図４は正極性
用の負荷駆動回路と正極性用の負荷駆動回路の動作区分
を説明する図である。
【００１１】図３に示す液晶表示装置は、信号線Ｓ１〜
Ｓｎおよび走査線Ｇ１〜Ｇｎが縦横に形成されこれらの
交点付近に画素表示用のＴＦＴ１が列設された画素アレ
イ部２と、各信号線Ｓ１〜Ｓｎを駆動する信号線駆動回
路３と、各走査線Ｇ１〜Ｇｎを駆動する走査線駆動回路
４とを備える。
Ｓｎおよび走査線Ｇ１〜Ｇｎが縦横に形成されこれらの
交点付近に画素表示用のＴＦＴ１が列設された画素アレ
イ部２と、各信号線Ｓ１〜Ｓｎを駆動する信号線駆動回
路３と、各走査線Ｇ１〜Ｇｎを駆動する走査線駆動回路
４とを備える。
【００１２】図３の液晶表示装置を構成する各部は、同
一基板上に形成され、信号線駆動回路３や走査線駆動回
路４を構成するトランジスタは、画素表示用のＴＦＴ１
と同じ製造プロセスで形成される。
一基板上に形成され、信号線駆動回路３や走査線駆動回
路４を構成するトランジスタは、画素表示用のＴＦＴ１
と同じ製造プロセスで形成される。
【００１３】信号線駆動回路３は、図２に示す負荷駆動
回路を用いて構成される。図２の負荷駆動回路は、信号
線のそれぞれに対応して設けられる正極性の負荷駆動回
路１１ａと、負極性用の負荷駆動回路１１ｂと、これら
負荷駆動回路１１ａ、１１ｂ内の各種スイッチを切換制
御するスイッチ切換制御回路１２とを有する。
回路を用いて構成される。図２の負荷駆動回路は、信号
線のそれぞれに対応して設けられる正極性の負荷駆動回
路１１ａと、負極性用の負荷駆動回路１１ｂと、これら
負荷駆動回路１１ａ、１１ｂ内の各種スイッチを切換制
御するスイッチ切換制御回路１２とを有する。
【００１４】図４は、正極性用の負荷駆動回路１１ａと
負極性用の負荷駆動回路１１ｂの機能区分を説明する図
である。この図４に示すように、本実施形態において
は、入力映像信号Ｖｉｎは０Ｖ〜１０Ｖ間の信号であ
り、これを入力映像信号Ｖｉｎが０Ｖ〜５Ｖと５Ｖ〜１
０の２つの場合に分けて、正極性用の負荷駆動回路１１
ａと負極性用の負荷駆動回路１１ｂとを駆動させる。
負極性用の負荷駆動回路１１ｂの機能区分を説明する図
である。この図４に示すように、本実施形態において
は、入力映像信号Ｖｉｎは０Ｖ〜１０Ｖ間の信号であ
り、これを入力映像信号Ｖｉｎが０Ｖ〜５Ｖと５Ｖ〜１
０の２つの場合に分けて、正極性用の負荷駆動回路１１
ａと負極性用の負荷駆動回路１１ｂとを駆動させる。
【００１５】すなわち、負極性用の負荷駆動回路１１ｂ
は、信号線Ｓを予め５Ｖに設定しておき、入力映像信号
Ｖｉｎが０Ｖ〜５Ｖの場合に信号線Ｓの電圧を入力映像
信号Ｖｉｎの電圧まで下げるように動作するバッファ回
路である。正極性の負荷駆動回路１１ａは、信号線Ｓを
予め５Ｖに設定しておき、入力映像信号Ｖｉｎが５Ｖ〜
１０Ｖの場合に信号線Ｓの電圧を入力映像信号Ｖｉｎの
電圧まで上げるように動作するバッファ回路である。こ
れら負荷駆動回路１１ａ、１１ｂのどちらを駆動させる
かは、スイッチ切換制御回路１２により制御される。
は、信号線Ｓを予め５Ｖに設定しておき、入力映像信号
Ｖｉｎが０Ｖ〜５Ｖの場合に信号線Ｓの電圧を入力映像
信号Ｖｉｎの電圧まで下げるように動作するバッファ回
路である。正極性の負荷駆動回路１１ａは、信号線Ｓを
予め５Ｖに設定しておき、入力映像信号Ｖｉｎが５Ｖ〜
１０Ｖの場合に信号線Ｓの電圧を入力映像信号Ｖｉｎの
電圧まで上げるように動作するバッファ回路である。こ
れら負荷駆動回路１１ａ、１１ｂのどちらを駆動させる
かは、スイッチ切換制御回路１２により制御される。
【００１６】なお、本実施形態では、信号線Ｓに予め設
定する電圧を、０〜１０Ｖの電圧振幅を有する入力映像
信号Ｖｉｎの中間電圧である５Ｖに設定したが、この中
間電圧以外の電圧に設定するようにしてもよい。
定する電圧を、０〜１０Ｖの電圧振幅を有する入力映像
信号Ｖｉｎの中間電圧である５Ｖに設定したが、この中
間電圧以外の電圧に設定するようにしてもよい。
【００１７】図１は正極性用の負荷駆動回路１１ａの回
路図である。負荷駆動回路１１ａのそれぞれは、図１に
示すように、スイッチＳＷ１〜ＳＷ４と、ＰＭＯＳトラ
ンジスタからなるトランジスタＱ１と、インバータを２
段縦続接続した論理回路１３と、キャパシタＣ１とを有
する。負荷駆動回路１１ａ、１１ｂにより駆動される信
号線Ｓには、図３に示すように、画素表示用のＴＦＴ、
液晶容量および補助容量等が接続されており、図１では
簡略化のため、信号線Ｓの負荷を等価的に抵抗Ｒとキャ
パシタＣ２とで表している。
路図である。負荷駆動回路１１ａのそれぞれは、図１に
示すように、スイッチＳＷ１〜ＳＷ４と、ＰＭＯＳトラ
ンジスタからなるトランジスタＱ１と、インバータを２
段縦続接続した論理回路１３と、キャパシタＣ１とを有
する。負荷駆動回路１１ａ、１１ｂにより駆動される信
号線Ｓには、図３に示すように、画素表示用のＴＦＴ、
液晶容量および補助容量等が接続されており、図１では
簡略化のため、信号線Ｓの負荷を等価的に抵抗Ｒとキャ
パシタＣ２とで表している。
【００１８】スイッチＳＷ１、ＳＷ２の一端は信号線Ｓ
に接続され、スイッチＳＷ１の他端はスイッチＳＷ３の
一端とキャパシタＣ１の一端に接続され、スイッチＳＷ
３の他端には入力映像信号Ｖｉｎが供給される。キャパ
シタＣ１の他端は論理回路１３の入力端子に接続され、
論理回路１３の出力端子はトランジスタＱ１のゲート端
子に接続される。トランジスタＱ１のソース端子には第
１の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのド
レイン端子にはスイッチＳＷ２の他端が接続される。ス
イッチＳＷ４の一端には信号線Ｓが接続され、スイッチ
ＳＷ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印
加される。スイッチＳＷ１〜ＳＷ４は、図２に示したス
イッチ切換制御回路１２により切換制御される。
に接続され、スイッチＳＷ１の他端はスイッチＳＷ３の
一端とキャパシタＣ１の一端に接続され、スイッチＳＷ
３の他端には入力映像信号Ｖｉｎが供給される。キャパ
シタＣ１の他端は論理回路１３の入力端子に接続され、
論理回路１３の出力端子はトランジスタＱ１のゲート端
子に接続される。トランジスタＱ１のソース端子には第
１の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのド
レイン端子にはスイッチＳＷ２の他端が接続される。ス
イッチＳＷ４の一端には信号線Ｓが接続され、スイッチ
ＳＷ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印
加される。スイッチＳＷ１〜ＳＷ４は、図２に示したス
イッチ切換制御回路１２により切換制御される。
【００１９】図１では、スイッチＳＷ１とキャパシタＣ
１との接続点をａ、キャパシタＣ１と論理回路１３との
接続点をｂ、論理回路１３とトランジスタＱ１との接続
点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄとしてい
る。
１との接続点をａ、キャパシタＣ１と論理回路１３との
接続点をｂ、論理回路１３とトランジスタＱ１との接続
点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄとしてい
る。
【００２０】なお、キャパシタＣ１が本実施形態におけ
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成する。
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成する。
【００２１】図５は図１の負荷駆動回路１１ａ内の各部
のタイミング図であり、以下、このタイミング図を用い
て図１の回路の動作を説明する。まず、時刻Ｔ１〜Ｔ２
の期間内に、スイッチ切換制御回路１２は、スイッチＳ
Ｗ１〜ＳＷ３をオフにしてスイッチＳＷ４をオンする。
これにより、信号線Ｓの電圧（図１のｄ点）は、第２の
電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
のタイミング図であり、以下、このタイミング図を用い
て図１の回路の動作を説明する。まず、時刻Ｔ１〜Ｔ２
の期間内に、スイッチ切換制御回路１２は、スイッチＳ
Ｗ１〜ＳＷ３をオフにしてスイッチＳＷ４をオンする。
これにより、信号線Ｓの電圧（図１のｄ点）は、第２の
電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００２２】次に、時刻Ｔ２〜Ｔ３の期間内に、スイッ
チ切換制御回路１２は、スイッチＳＷ３のみをオンす
る。これにより、図１のａ点の電圧は入力映像信号Ｖｉ
ｎの電圧に等しくなる。図５では、入力映像信号Ｖｉｎ
の電圧が７．５Ｖである例を示している。但し、スイッ
チＳＷ１がオフであるので、信号線Ｓ（図１のｄ点）の
電圧は５Ｖを維持する。
チ切換制御回路１２は、スイッチＳＷ３のみをオンす
る。これにより、図１のａ点の電圧は入力映像信号Ｖｉ
ｎの電圧に等しくなる。図５では、入力映像信号Ｖｉｎ
の電圧が７．５Ｖである例を示している。但し、スイッ
チＳＷ１がオフであるので、信号線Ｓ（図１のｄ点）の
電圧は５Ｖを維持する。
【００２３】ここで、論理回路１３の出力論理が反転す
るしきい値電圧を５．５Ｖであると仮定すると、何らか
の手段により、論理回路１３の入力端子（図１のｂ点）
の電圧を、この論理回路１３のしきい値電圧に設定す
る。この図１のｂ点を論理回路１３のしきい値電圧に設
定する手法は、後述する他の実施形態で説明する。この
論理回路１３の入力端子をしきい値電圧に設定すると、
論理回路１３の出力端子（図１のｃ点）の電圧は、理論
上は０Ｖと１０Ｖの中間電圧である５Ｖ前後になる。し
かし、現実的には図１のｂ点の電圧は、しきい値電圧で
ある５．５Ｖよりも僅かに高かったり低かったりするの
で、その場合は論理回路１３の出力端子（図１のｃ点）
の電圧は、それぞれ、１０Ｖになったり、０Ｖになった
りする。図５では、１０Ｖになる例を示している。
るしきい値電圧を５．５Ｖであると仮定すると、何らか
の手段により、論理回路１３の入力端子（図１のｂ点）
の電圧を、この論理回路１３のしきい値電圧に設定す
る。この図１のｂ点を論理回路１３のしきい値電圧に設
定する手法は、後述する他の実施形態で説明する。この
論理回路１３の入力端子をしきい値電圧に設定すると、
論理回路１３の出力端子（図１のｃ点）の電圧は、理論
上は０Ｖと１０Ｖの中間電圧である５Ｖ前後になる。し
かし、現実的には図１のｂ点の電圧は、しきい値電圧で
ある５．５Ｖよりも僅かに高かったり低かったりするの
で、その場合は論理回路１３の出力端子（図１のｃ点）
の電圧は、それぞれ、１０Ｖになったり、０Ｖになった
りする。図５では、１０Ｖになる例を示している。
【００２４】但し、時刻Ｔ１〜時刻Ｔ２の期間は、スイ
ッチＳＷ１とスイッチＳＷ２がオフになっているので、
論理回路１３の出力電圧が何Ｖであっても、後述する時
刻Ｔ３以降の信号線Ｓへの入力映像信号Ｖｉｎの出力に
対して、影響を与えることはない。
ッチＳＷ１とスイッチＳＷ２がオフになっているので、
論理回路１３の出力電圧が何Ｖであっても、後述する時
刻Ｔ３以降の信号線Ｓへの入力映像信号Ｖｉｎの出力に
対して、影響を与えることはない。
【００２５】この際、スイッチＳＷ３がオンであるの
で、図１のａ点の電圧は入力映像信号Ｖｉｎの電圧であ
る７．５Ｖになっている。このため、キャパシタＣ１に
は、入力映像信号Ｖｉｎの電圧（７．５Ｖ）と論理回路
１３のしきい値電圧（５．５Ｖ）の差分電圧（２Ｖ）が
保持される。
で、図１のａ点の電圧は入力映像信号Ｖｉｎの電圧であ
る７．５Ｖになっている。このため、キャパシタＣ１に
は、入力映像信号Ｖｉｎの電圧（７．５Ｖ）と論理回路
１３のしきい値電圧（５．５Ｖ）の差分電圧（２Ｖ）が
保持される。
【００２６】次に、時刻Ｔ３以降は、スイッチ切換制御
回路１２は、スイッチＳＷ１、ＳＷ２をオンして、スイ
ッチＳＷ３、ＳＷ４をオフする。時刻Ｔ３の時点では、
図１のａ点は７．５Ｖであるのに対し、ｄ点は５Ｖであ
るため、スイッチＳＷ１がオンすると、ａ点の電圧がｄ
点に引きづられて低下する。キャパシタＣ１は上述した
差分電圧（２Ｖ）を維持しているので、このキャパシタ
Ｃ１の他端側である図１のｂ点の電圧もａ点の電圧に追
随して低下し、論理回路１３の出力が反転してローレベ
ル（例えば、０Ｖ）になる。これにより、トランジスタ
Ｑ１がオンし、第１の電圧ＶＤＤがトランジスタＱ１と
スイッチＳＷ２を介して信号線Ｓに供給され、信号線Ｓ
（図１のｄ点）の電圧が徐々に上昇する。
回路１２は、スイッチＳＷ１、ＳＷ２をオンして、スイ
ッチＳＷ３、ＳＷ４をオフする。時刻Ｔ３の時点では、
図１のａ点は７．５Ｖであるのに対し、ｄ点は５Ｖであ
るため、スイッチＳＷ１がオンすると、ａ点の電圧がｄ
点に引きづられて低下する。キャパシタＣ１は上述した
差分電圧（２Ｖ）を維持しているので、このキャパシタ
Ｃ１の他端側である図１のｂ点の電圧もａ点の電圧に追
随して低下し、論理回路１３の出力が反転してローレベ
ル（例えば、０Ｖ）になる。これにより、トランジスタ
Ｑ１がオンし、第１の電圧ＶＤＤがトランジスタＱ１と
スイッチＳＷ２を介して信号線Ｓに供給され、信号線Ｓ
（図１のｄ点）の電圧が徐々に上昇する。
【００２７】信号線Ｓの電圧が上昇すると、それに応じ
て図１のａ点、ｂ点の電圧も上昇する。やがて、時刻Ｔ
４になると、信号線Ｓの電圧が入力映像信号Ｖｉｎの電
圧である７．５Ｖに等しくなり、図１のａ点の電圧も
７．５Ｖに等しくなる。キャパシタＣ１は上述した差分
電圧（２Ｖ）を保持しているので、図１のｂ点の電圧は
しきい値電圧である５．５Ｖになる。このため、論理回
路１３の出力が再び反転してハイレベル（例えば、１０
Ｖ）になる。これにより、トランジスタＱ１がオフす
る。
て図１のａ点、ｂ点の電圧も上昇する。やがて、時刻Ｔ
４になると、信号線Ｓの電圧が入力映像信号Ｖｉｎの電
圧である７．５Ｖに等しくなり、図１のａ点の電圧も
７．５Ｖに等しくなる。キャパシタＣ１は上述した差分
電圧（２Ｖ）を保持しているので、図１のｂ点の電圧は
しきい値電圧である５．５Ｖになる。このため、論理回
路１３の出力が再び反転してハイレベル（例えば、１０
Ｖ）になる。これにより、トランジスタＱ１がオフす
る。
【００２８】トランジスタＱ１がオフすると、信号線Ｓ
上の容量Ｃ２は徐々に放電したり、信号線Ｓ内にて電荷
が再配分したりすることにより、図１のｄ点の電圧は下
がるが、論理回路１３の入力端子（図１のｂ点）の電圧
が論理回路１３のしきい値電圧を下回った時点で再びト
ランジスタＱ１がオンして、図１のｄ点の電圧は再び上
昇する。このような動作をキャパシタＣ１に上述した差
分電圧（２Ｖ）を保持した状態で繰り返すことにより、
信号線Ｓ（図１のｄ点）の電圧は入力映像信号Ｖｉｎの
電圧である７．５Ｖに保持される。
上の容量Ｃ２は徐々に放電したり、信号線Ｓ内にて電荷
が再配分したりすることにより、図１のｄ点の電圧は下
がるが、論理回路１３の入力端子（図１のｂ点）の電圧
が論理回路１３のしきい値電圧を下回った時点で再びト
ランジスタＱ１がオンして、図１のｄ点の電圧は再び上
昇する。このような動作をキャパシタＣ１に上述した差
分電圧（２Ｖ）を保持した状態で繰り返すことにより、
信号線Ｓ（図１のｄ点）の電圧は入力映像信号Ｖｉｎの
電圧である７．５Ｖに保持される。
【００２９】図６は負極性用の負荷駆動回路１１ｂの詳
細構成を示す回路図である。図６に示すように、負荷駆
動回路１１ｂは、トランジスタＱ１がｎ型である点と、
トランジスタＱ１のソース電極が接地されている点とが
図１の負荷駆動回路１１ａと異なり、その他の構成は同
じである。
細構成を示す回路図である。図６に示すように、負荷駆
動回路１１ｂは、トランジスタＱ１がｎ型である点と、
トランジスタＱ１のソース電極が接地されている点とが
図１の負荷駆動回路１１ａと異なり、その他の構成は同
じである。
【００３０】以上のように、第１実施形態は、図１に示
すキャパシタＣ１に差分電圧を保持した状態で、スイッ
チＳＷ１、ＳＷ２と、論理回路１３と、トランジスタＱ
１とで帰還ループを構成するようにしたので、信号線Ｓ
の電圧が入力映像信号Ｖｉｎの電圧よりも低くなれば、
トランジスタＱ１をオンして信号線Ｓの電圧を引き上げ
る制御を行い、信号線Ｓの電圧が入力映像信号Ｖｉｎの
電圧と略等しくなった時点で、トランジスタＱ１をオフ
する。これにより、信号線Ｓの電圧は入力映像信号Ｖｉ
ｎの電圧と略等しい電圧に設定される。
すキャパシタＣ１に差分電圧を保持した状態で、スイッ
チＳＷ１、ＳＷ２と、論理回路１３と、トランジスタＱ
１とで帰還ループを構成するようにしたので、信号線Ｓ
の電圧が入力映像信号Ｖｉｎの電圧よりも低くなれば、
トランジスタＱ１をオンして信号線Ｓの電圧を引き上げ
る制御を行い、信号線Ｓの電圧が入力映像信号Ｖｉｎの
電圧と略等しくなった時点で、トランジスタＱ１をオフ
する。これにより、信号線Ｓの電圧は入力映像信号Ｖｉ
ｎの電圧と略等しい電圧に設定される。
【００３１】すなわち、第１実施形態では、論理回路１
３のしきい値電圧と入力映像信号Ｖｉｎの電圧の差分電
圧をキャパシタＣ１に保持させた後に、信号線Ｓに入力
映像信号Ｖｉｎを供給するため、論理回路１３を構成す
るトランジスタのしきい値電圧にばらつきがあっても、
信号線Ｓの電圧はその影響を受けなくなる。
３のしきい値電圧と入力映像信号Ｖｉｎの電圧の差分電
圧をキャパシタＣ１に保持させた後に、信号線Ｓに入力
映像信号Ｖｉｎを供給するため、論理回路１３を構成す
るトランジスタのしきい値電圧にばらつきがあっても、
信号線Ｓの電圧はその影響を受けなくなる。
【００３２】〔第２実施形態〕図１に示す論理回路１３
は、トランジスタを組み合わせて構成されるため、トラ
ンジスタのしきい値や移動度のばらつきにより、論理回
路１３の出力レベルが変化して回路が正常動作しなくな
るおそれがある。そこで、以下に示す第２実施形態は、
キャパシタＣ１に論理回路１３のしきい値電圧と入力映
像信号Ｖｉｎの電圧との差分電圧を設定する際に、点ｂ
を論理回路１３のしきい値電圧に設定するしきい値電圧
設定回路を具体的に明らかにして、論理回路１３の特性
のばらつきを相殺することを特徴とする。
は、トランジスタを組み合わせて構成されるため、トラ
ンジスタのしきい値や移動度のばらつきにより、論理回
路１３の出力レベルが変化して回路が正常動作しなくな
るおそれがある。そこで、以下に示す第２実施形態は、
キャパシタＣ１に論理回路１３のしきい値電圧と入力映
像信号Ｖｉｎの電圧との差分電圧を設定する際に、点ｂ
を論理回路１３のしきい値電圧に設定するしきい値電圧
設定回路を具体的に明らかにして、論理回路１３の特性
のばらつきを相殺することを特徴とする。
【００３３】図７は負荷駆動回路の第２実施形態の回路
図であり、第１実施形態と同様に、液晶表示装置の信号
線駆動回路３として用いられるものである。図７の負荷
駆動回路は、図１と同様に、スイッチＳＷ１〜ＳＷ４
と、ＰＭＯＳトランジスタからなるトランジスタＱ１
と、インバータを２段縦続接続した論理回路１３と、キ
ャパシタＣ１とを有する。この他、図７の負荷駆動回路
は、キャパシタＣ３とスイッチＳＷ５〜ＳＷ７とＰＭＯ
ＳトランジスタＱ２、Ｑ３とを有する。
図であり、第１実施形態と同様に、液晶表示装置の信号
線駆動回路３として用いられるものである。図７の負荷
駆動回路は、図１と同様に、スイッチＳＷ１〜ＳＷ４
と、ＰＭＯＳトランジスタからなるトランジスタＱ１
と、インバータを２段縦続接続した論理回路１３と、キ
ャパシタＣ１とを有する。この他、図７の負荷駆動回路
は、キャパシタＣ３とスイッチＳＷ５〜ＳＷ７とＰＭＯ
ＳトランジスタＱ２、Ｑ３とを有する。
【００３４】キャパシタＣ１、Ｃ３の各一端とスイッチ
ＳＷ１、ＳＷ３の各一端は互いに接続される。キャパシ
タＣ１の他端には、論理回路１３の入力端子とスイッチ
ＳＷ５の一端が接続され、スイッチＳＷ５の他端は第３
の電圧（例えば、０Ｖ）に設定される。キャパシタＣ３
の他端にはスイッチＳＷ６の一端が接続され、スイッチ
ＳＷ６の他端には第４の電圧（例えば、１０Ｖ）が印加
される。
ＳＷ１、ＳＷ３の各一端は互いに接続される。キャパシ
タＣ１の他端には、論理回路１３の入力端子とスイッチ
ＳＷ５の一端が接続され、スイッチＳＷ５の他端は第３
の電圧（例えば、０Ｖ）に設定される。キャパシタＣ３
の他端にはスイッチＳＷ６の一端が接続され、スイッチ
ＳＷ６の他端には第４の電圧（例えば、１０Ｖ）が印加
される。
【００３５】論理回路１３の出力端子にはスイッチＳＷ
７の一端とトランジスタＱ１のゲート端子が接続され、
スイッチＳＷ７の他端にはトランジスタＱ２、Ｑ３の各
ゲート端子が接続される。トランジスタＱ２のソース／
ドレイン電極のうち一方はキャパシタＣ１とスイッチＳ
Ｗ５との間に接続され、他方はキャンセル端子ＣＮに接
続される。トランジスタＱ３のソース／ドレイン電極の
うち一方はキャパシタＣ３とスイッチＳＷ６との間に接
続され、他方は反転キャンセル端子ＣＮＲに接続され
る。キャンセル端子ＣＮには、あるサイクルで０Ｖから
１０Ｖに直線的に変化するキャンセル電圧が印加され
る。反転キャンセル端子ＣＮＲには、あるサイクルで１
０Ｖから０Ｖに直線的に変化する反転キャンセル電圧が
印加される。
７の一端とトランジスタＱ１のゲート端子が接続され、
スイッチＳＷ７の他端にはトランジスタＱ２、Ｑ３の各
ゲート端子が接続される。トランジスタＱ２のソース／
ドレイン電極のうち一方はキャパシタＣ１とスイッチＳ
Ｗ５との間に接続され、他方はキャンセル端子ＣＮに接
続される。トランジスタＱ３のソース／ドレイン電極の
うち一方はキャパシタＣ３とスイッチＳＷ６との間に接
続され、他方は反転キャンセル端子ＣＮＲに接続され
る。キャンセル端子ＣＮには、あるサイクルで０Ｖから
１０Ｖに直線的に変化するキャンセル電圧が印加され
る。反転キャンセル端子ＣＮＲには、あるサイクルで１
０Ｖから０Ｖに直線的に変化する反転キャンセル電圧が
印加される。
【００３６】図７では、スイッチＳＷ１、ＳＷ３とキャ
パシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と論
理回路１３との接続点をｂ、論理回路１３とトランジス
タＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続
点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点を
ｅとしている。
パシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と論
理回路１３との接続点をｂ、論理回路１３とトランジス
タＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続
点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点を
ｅとしている。
【００３７】なお、キャパシタＣ１が本実施形態におけ
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ
３とが本実施形態におけるしきい値電圧設定回路を構成
する。
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ
３とが本実施形態におけるしきい値電圧設定回路を構成
する。
【００３８】図８は図７の負荷駆動回路内の各部のタイ
ミング図であり、以下、このタイミング図を用いて図７
の回路の動作を説明する。
ミング図であり、以下、このタイミング図を用いて図７
の回路の動作を説明する。
【００３９】まず、時刻Ｔ１１〜Ｔ１２の期間内に、ス
イッチ切換制御回路１２は、スイッチＳＷ４のみをオン
する。これにより、信号線Ｓの電圧は第２の電圧ＶＤと
同じ電圧（例えば５Ｖ）になる。
イッチ切換制御回路１２は、スイッチＳＷ４のみをオン
する。これにより、信号線Ｓの電圧は第２の電圧ＶＤと
同じ電圧（例えば５Ｖ）になる。
【００４０】次に、時刻Ｔ１２〜Ｔ１３の期間内に、ス
イッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、
ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、
ＳＷ６をオンする。これにより、図７のａ点の電圧は入
力映像信号Ｖｉｎの電圧になる。図８では、入力映像信
号Ｖｉｎの電圧が７．５Ｖである例を示している。スイ
ッチＳＷ１がオフであるため、信号線（図７のｄ点）の
電圧は５Ｖに維持される。また、スイッチＳＷ５、ＳＷ
６がオンであるため、キャパシタＣ１とスイッチＳＷ５
との接続点（図７のｂ点）は０Ｖに、キャパシタＣ３と
スイッチＳＷ６との接続点（図７のｅ点）は１０Ｖにな
る。スイッチＳＷ７がオフであるので、トランジスタＱ
２、Ｑ３がいずれもオフである。
イッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、
ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、
ＳＷ６をオンする。これにより、図７のａ点の電圧は入
力映像信号Ｖｉｎの電圧になる。図８では、入力映像信
号Ｖｉｎの電圧が７．５Ｖである例を示している。スイ
ッチＳＷ１がオフであるため、信号線（図７のｄ点）の
電圧は５Ｖに維持される。また、スイッチＳＷ５、ＳＷ
６がオンであるため、キャパシタＣ１とスイッチＳＷ５
との接続点（図７のｂ点）は０Ｖに、キャパシタＣ３と
スイッチＳＷ６との接続点（図７のｅ点）は１０Ｖにな
る。スイッチＳＷ７がオフであるので、トランジスタＱ
２、Ｑ３がいずれもオフである。
【００４１】次に、時刻Ｔ１３〜Ｔ１５の期間内に、ス
イッチ切換制御回路１２は、スイッチＳＷ７のみをオン
する。また、時刻Ｔ１３〜時刻Ｔ１５の期間では、キャ
ンセル端子ＣＮは０Ｖから１０Ｖに直線的に変化し、反
転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変
化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、ス
イッチ切換制御回路１２か、あるいは他の回路ブロック
で行われる。
イッチ切換制御回路１２は、スイッチＳＷ７のみをオン
する。また、時刻Ｔ１３〜時刻Ｔ１５の期間では、キャ
ンセル端子ＣＮは０Ｖから１０Ｖに直線的に変化し、反
転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変
化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、ス
イッチ切換制御回路１２か、あるいは他の回路ブロック
で行われる。
【００４２】時刻Ｔ１３の時点では論理回路１３の出力
はローレベルであるため、トランジスタＱ２、Ｑ３はと
もにオンし、キャパシタＣ１とスイッチＳＷ５の接続点
（図７のｂ点）の電圧は徐々に上昇し、キャパシタＣ３
とスイッチＳＷ６の接続点（図７のｅ点）の電圧は徐々
に低下する。
はローレベルであるため、トランジスタＱ２、Ｑ３はと
もにオンし、キャパシタＣ１とスイッチＳＷ５の接続点
（図７のｂ点）の電圧は徐々に上昇し、キャパシタＣ３
とスイッチＳＷ６の接続点（図７のｅ点）の電圧は徐々
に低下する。
【００４３】時刻Ｔ１４になると、図７のｂ点の電圧が
論理回路１３のしきい値電圧（例えば、５．５Ｖ）を越
え、論理回路１３の出力はハイレベル（約１０Ｖ）にな
り、トランジスタＱ１とトランジスタＱ２、Ｑ３はとも
にオフする。このため、時刻Ｔ１４〜Ｔ１５の期間内
は、図７のｂ点の電圧は論理回路１３のしきい値電圧
（例えば、５．５Ｖ）になり、図７のｅ点の電圧は所定
電圧（例えば、４．５Ｖ）になる。
論理回路１３のしきい値電圧（例えば、５．５Ｖ）を越
え、論理回路１３の出力はハイレベル（約１０Ｖ）にな
り、トランジスタＱ１とトランジスタＱ２、Ｑ３はとも
にオフする。このため、時刻Ｔ１４〜Ｔ１５の期間内
は、図７のｂ点の電圧は論理回路１３のしきい値電圧
（例えば、５．５Ｖ）になり、図７のｅ点の電圧は所定
電圧（例えば、４．５Ｖ）になる。
【００４４】すなわち、論理回路１３の入力電圧が論理
回路１３のしきい値電圧よりも高くなった時点で、トラ
ンジスタＱ２、Ｑ３がオフするので、論理回路１３の入
力端子（図７のｂ点）の電圧が、論理回路１３のしきい
値電圧に等しくなるように設定される。この際、図７の
点ａは、入力映像信号Ｖｉｎの電圧である７．５Ｖに設
定されているので、キャパシタＣ１には、入力信号Ｖｉ
ｎの電圧（７．５Ｖ）と論理回路１３のしきい値電圧
（５．５Ｖ）との差分電圧（２Ｖ）が保持される。
回路１３のしきい値電圧よりも高くなった時点で、トラ
ンジスタＱ２、Ｑ３がオフするので、論理回路１３の入
力端子（図７のｂ点）の電圧が、論理回路１３のしきい
値電圧に等しくなるように設定される。この際、図７の
点ａは、入力映像信号Ｖｉｎの電圧である７．５Ｖに設
定されているので、キャパシタＣ１には、入力信号Ｖｉ
ｎの電圧（７．５Ｖ）と論理回路１３のしきい値電圧
（５．５Ｖ）との差分電圧（２Ｖ）が保持される。
【００４５】次に、時刻Ｔ１５になると、スイッチ切換
制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、ス
イッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ１５の時点で
は、信号線Ｓの電圧は５Ｖで、図７のａ点の電圧は７．
５Ｖであるため、信号線Ｓの電圧の影響を受けて図７の
ａ点の電圧が低下する。キャパシタＣ１は上述した差分
電圧（２Ｖ）を保持しているので、図７のａ点の電圧低
下に追随して、論理回路１３の入力端子（図７のｂ点）
の電圧も低下する。この図７の点ｂの電圧が、やがて、
論理回路１３のしきい値電圧以下になり、論理回路１３
の出力はローレベル（約０Ｖ）になる。よって、トラン
ジスタＱ１がオンし、信号線Ｓ（図７のｄ点）の電圧が
上昇し、それに応じて、図７のａ点、ｂ点およびｅ点の
電圧も上昇する。これら一連の動作の間も、キャパシタ
Ｃ１は差分電圧（２Ｖ）を保持している。
制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、ス
イッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ１５の時点で
は、信号線Ｓの電圧は５Ｖで、図７のａ点の電圧は７．
５Ｖであるため、信号線Ｓの電圧の影響を受けて図７の
ａ点の電圧が低下する。キャパシタＣ１は上述した差分
電圧（２Ｖ）を保持しているので、図７のａ点の電圧低
下に追随して、論理回路１３の入力端子（図７のｂ点）
の電圧も低下する。この図７の点ｂの電圧が、やがて、
論理回路１３のしきい値電圧以下になり、論理回路１３
の出力はローレベル（約０Ｖ）になる。よって、トラン
ジスタＱ１がオンし、信号線Ｓ（図７のｄ点）の電圧が
上昇し、それに応じて、図７のａ点、ｂ点およびｅ点の
電圧も上昇する。これら一連の動作の間も、キャパシタ
Ｃ１は差分電圧（２Ｖ）を保持している。
【００４６】次に、時刻Ｔ１６になると、信号線Ｓ及び
ａ点の電圧が入力映像信号Ｖｉｎの電圧と等しい７．５
Ｖになる。この時、キャパシタＣ１は差分電圧（２Ｖ）
を保持しているので、論理回路１３の入力端子（図７の
ｂ点）の電圧はしきい値電圧である５．５Ｖになる。こ
のため、論理回路１３の出力端子はハイレベル（約１０
Ｖ）になる。これにより、トランジスタＱ１がオフして
信号線Ｓ（図７のｄ点）の電圧は容量Ｃ２の放電により
徐々に低下するが、ある程度まで低下すると、再びトラ
ンジスタＱ１がオンして信号線Ｓの電圧は再び上昇す
る。
ａ点の電圧が入力映像信号Ｖｉｎの電圧と等しい７．５
Ｖになる。この時、キャパシタＣ１は差分電圧（２Ｖ）
を保持しているので、論理回路１３の入力端子（図７の
ｂ点）の電圧はしきい値電圧である５．５Ｖになる。こ
のため、論理回路１３の出力端子はハイレベル（約１０
Ｖ）になる。これにより、トランジスタＱ１がオフして
信号線Ｓ（図７のｄ点）の電圧は容量Ｃ２の放電により
徐々に低下するが、ある程度まで低下すると、再びトラ
ンジスタＱ１がオンして信号線Ｓの電圧は再び上昇す
る。
【００４７】このように、キャパシタＣ１が差分電圧
（２Ｖ）を保持した状態で、上述したような動作を繰り
返すことにより、信号線Ｓ（図７のｄ点）は入力映像信
号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
（２Ｖ）を保持した状態で、上述したような動作を繰り
返すことにより、信号線Ｓ（図７のｄ点）は入力映像信
号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【００４８】なお、図９に、負極性用の負荷駆動回路１
１ｂの回路図を示す。この負極性用の負荷駆動回路１１
ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ
回路であり、このため、トランジスタＱ１はＮ型ＭＯＳ
トランジスタで、そのソース端子はグランドに接続され
ており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトランジ
スタに置き換えられている。また、スイッチＳＷ５は１
０Ｖの電圧端子に接続されており、スイッチＳＷ６は０
Ｖの電圧端子に接続されている。トランジスタＱ２のソ
ース端子は反転キャンセル端子ＣＮＲに接続されてお
り、トランジスタＱ３のドレイン端子はキャンセル端子
ＣＮに接続されている。これ以外の点については、上述
した正極性用の負荷駆動回路１１ａと同様の構成、動作
であるので、ここではその詳しい説明は省略する。
１ｂの回路図を示す。この負極性用の負荷駆動回路１１
ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ
回路であり、このため、トランジスタＱ１はＮ型ＭＯＳ
トランジスタで、そのソース端子はグランドに接続され
ており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトランジ
スタに置き換えられている。また、スイッチＳＷ５は１
０Ｖの電圧端子に接続されており、スイッチＳＷ６は０
Ｖの電圧端子に接続されている。トランジスタＱ２のソ
ース端子は反転キャンセル端子ＣＮＲに接続されてお
り、トランジスタＱ３のドレイン端子はキャンセル端子
ＣＮに接続されている。これ以外の点については、上述
した正極性用の負荷駆動回路１１ａと同様の構成、動作
であるので、ここではその詳しい説明は省略する。
【００４９】以上のように、図７の回路は、互いに逆方
向に充放電を行う２個のキャパシタＣ１、Ｃ３を設け、
論理回路１３の入力端子（図７の点ｂ）がしきい値電に
なった時点でトランジスタＱ２、Ｑ３をオフするように
したので、図７の点ｂを論理回路１３のしきい値電圧に
設定することができる。このため、論理回路１３のしき
い値電圧がばらついても、これらキャパシタＣ１に論理
回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧と
の差分電圧を保持させることができる。
向に充放電を行う２個のキャパシタＣ１、Ｃ３を設け、
論理回路１３の入力端子（図７の点ｂ）がしきい値電に
なった時点でトランジスタＱ２、Ｑ３をオフするように
したので、図７の点ｂを論理回路１３のしきい値電圧に
設定することができる。このため、論理回路１３のしき
い値電圧がばらついても、これらキャパシタＣ１に論理
回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧と
の差分電圧を保持させることができる。
【００５０】このため、図８における時刻Ｔ１５以降で
は、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも
高くなると、トランジスタＱ１をオフして信号線Ｓの電
圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの
電圧よりも低くなると、トランジスタＱ１をオンして信
号線Ｓの電圧を引き上げるような制御を行うようにする
ことができ、信号線Ｓの電圧を入力映像信号Ｖｉｎの電
圧に略等しく設定することができる。
は、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも
高くなると、トランジスタＱ１をオフして信号線Ｓの電
圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの
電圧よりも低くなると、トランジスタＱ１をオンして信
号線Ｓの電圧を引き上げるような制御を行うようにする
ことができ、信号線Ｓの電圧を入力映像信号Ｖｉｎの電
圧に略等しく設定することができる。
【００５１】なお、本実施形態におけるトランジスタＱ
２、Ｑ３をトランスファーゲートＴＧで構成することも
可能である。図１０は、トランジスタＱ２、Ｑ３をトラ
ンスファーゲートＴＧに置き換えた正極性用の負荷駆動
回路１１ａの回路図であり、図１１は、トランジスタＱ
２、Ｑ３をトランスファーゲートＴＧに置き換えた負極
性用の負荷駆動回路１１ｂの回路図である。これら図１
０及び図１１に示すように、トランスファーゲートＴＧ
をＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトラ
ンジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタ
Ｑ３１のゲート端子をインバータＩＶを介してスイッチ
ＳＷ７に接続するようにしてもよい。
２、Ｑ３をトランスファーゲートＴＧで構成することも
可能である。図１０は、トランジスタＱ２、Ｑ３をトラ
ンスファーゲートＴＧに置き換えた正極性用の負荷駆動
回路１１ａの回路図であり、図１１は、トランジスタＱ
２、Ｑ３をトランスファーゲートＴＧに置き換えた負極
性用の負荷駆動回路１１ｂの回路図である。これら図１
０及び図１１に示すように、トランスファーゲートＴＧ
をＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトラ
ンジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタ
Ｑ３１のゲート端子をインバータＩＶを介してスイッチ
ＳＷ７に接続するようにしてもよい。
【００５２】〔第３実施形態〕第３実施形態は、第２実
施形態（図７）の回路を簡略化したものである。
施形態（図７）の回路を簡略化したものである。
【００５３】図１２は負荷駆動回路の第３実施形態の回
路図であり、第１および第２実施形態と同様に、例えば
図３に示す液晶表示装置の信号線駆動回路３として用い
られるものである。
路図であり、第１および第２実施形態と同様に、例えば
図３に示す液晶表示装置の信号線駆動回路３として用い
られるものである。
【００５４】図１２の回路は、図７の回路のトランジス
タＱ２、Ｑ３の代わりに、トランジスタＱ４を設けたこ
とを特徴とする。トランジスタＱ４のソース／ドレイン
電極のうち一方はキャパシタＣ１とスイッチＳＷ５との
間に接続され、他方はキャパシタＣ３とスイッチＳＷ６
との間に接続される。また、トランジスタＱ４のゲート
端子はスイッチＳＷ７の一端に接続される。
タＱ２、Ｑ３の代わりに、トランジスタＱ４を設けたこ
とを特徴とする。トランジスタＱ４のソース／ドレイン
電極のうち一方はキャパシタＣ１とスイッチＳＷ５との
間に接続され、他方はキャパシタＣ３とスイッチＳＷ６
との間に接続される。また、トランジスタＱ４のゲート
端子はスイッチＳＷ７の一端に接続される。
【００５５】図１２では、スイッチＳＷ１、ＳＷ３とキ
ャパシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と
論理回路１３との接続点をｂ、論理回路１３とトランジ
スタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接
続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点
をｅとしている。
ャパシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と
論理回路１３との接続点をｂ、論理回路１３とトランジ
スタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接
続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点
をｅとしている。
【００５６】なお、キャパシタＣ１が本実施形態におけ
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが
本実施形態におけるしきい値電圧設定回路を構成する。
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが
本実施形態におけるしきい値電圧設定回路を構成する。
【００５７】図１３は図１２の負荷駆動回路内の各部の
タイミング図であり、以下、このタイミング図を用いて
図１２の回路の動作を説明する。
タイミング図であり、以下、このタイミング図を用いて
図１２の回路の動作を説明する。
【００５８】まず、時刻Ｔ２１〜Ｔ２２の期間内に、ス
イッチ切換制御回路１２はスイッチＳＷ４のみをオンす
る。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同
じ電圧（例えば５Ｖ）になる。
イッチ切換制御回路１２はスイッチＳＷ４のみをオンす
る。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同
じ電圧（例えば５Ｖ）になる。
【００５９】次に、時刻Ｔ２２〜２３の期間内に、スイ
ッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、ＳＷ
４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ
６をオンする。これにより、図１２のａ点の電圧は入力
映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。こ
の期間内は、スイッチＳＷ１がオフであるため、信号線
Ｓ（図１２のｄ点）の電圧は５Ｖを維持する。また、ス
イッチＳＷ５、ＳＷ６がオンであるため、図１２のｂ点
は０Ｖに、ｅ点は１０Ｖになる。スイッチ７がオフであ
るので、トランジスタＱ４はオフ状態になる。
ッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、ＳＷ
４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ
６をオンする。これにより、図１２のａ点の電圧は入力
映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。こ
の期間内は、スイッチＳＷ１がオフであるため、信号線
Ｓ（図１２のｄ点）の電圧は５Ｖを維持する。また、ス
イッチＳＷ５、ＳＷ６がオンであるため、図１２のｂ点
は０Ｖに、ｅ点は１０Ｖになる。スイッチ７がオフであ
るので、トランジスタＱ４はオフ状態になる。
【００６０】次に、時刻Ｔ２３〜Ｔ２５の期間内に、ス
イッチ切換制御回路１３はスイッチＳＷ７のみをオンす
る。このとき、トランジスタＱ４はオン状態であるた
め、図１２のｂ点とｅ点が短絡し、両電圧は一致する方
向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々
に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
イッチ切換制御回路１３はスイッチＳＷ７のみをオンす
る。このとき、トランジスタＱ４はオン状態であるた
め、図１２のｂ点とｅ点が短絡し、両電圧は一致する方
向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々
に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
【００６１】時刻Ｔ２４になると、論理回路１３の入力
端子（図１２のｂ点）の電圧が論理回路１３のしきい値
電圧を越え、論理回路１３の出力電圧がハイレベル（例
えば、１０Ｖ）に変化する。これにより、トランジスタ
Ｑ４がオフし、ｂ点の電圧はそれ以上には上昇しなくな
る。これにより、論理回路１３の入力端子（図１２のｂ
点）の電圧は論理回路１３のしきい値電圧に略等しくな
る。この際、図１２のａ点は入力映像信号Ｖｉｎの電圧
である７．５Ｖに維持されているので、キャパシタＣ１
には、入力電圧（７．５Ｖ）と論理回路１３のしきい値
電圧（５．５Ｖ）その差分電圧（２Ｖ）が保持される。
端子（図１２のｂ点）の電圧が論理回路１３のしきい値
電圧を越え、論理回路１３の出力電圧がハイレベル（例
えば、１０Ｖ）に変化する。これにより、トランジスタ
Ｑ４がオフし、ｂ点の電圧はそれ以上には上昇しなくな
る。これにより、論理回路１３の入力端子（図１２のｂ
点）の電圧は論理回路１３のしきい値電圧に略等しくな
る。この際、図１２のａ点は入力映像信号Ｖｉｎの電圧
である７．５Ｖに維持されているので、キャパシタＣ１
には、入力電圧（７．５Ｖ）と論理回路１３のしきい値
電圧（５．５Ｖ）その差分電圧（２Ｖ）が保持される。
【００６２】次に、時刻Ｔ２５になると、スイッチ切換
制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイ
ッチＳＷ３〜ＳＷ７をオフする。これにより、図１２の
点ｄ、点ａの電圧が下降し、キャパシタＣ１は差分電圧
（２Ｖ）を保持しているので、ｂ点の電圧も追随して降
下する。このため、論理回路１３の出力がローレベル
（例えば、０Ｖ）になってトランジスタＱ１がオンし、
信号線Ｓの電圧は徐々に上昇する。その後、信号線Ｓの
電圧の上昇に追随してｂ点の電圧も上昇するので、時刻
Ｔ２６になると、ｂ点の電圧が論理回路１３のしきい値
電圧を越えて論理回路１３の出力が反転してハイレベル
（例えば、１０Ｖ）になる。これにより、トランジスタ
Ｑ１がオフして信号線Ｓの電圧はそれ以上には上昇しな
くなる。
制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイ
ッチＳＷ３〜ＳＷ７をオフする。これにより、図１２の
点ｄ、点ａの電圧が下降し、キャパシタＣ１は差分電圧
（２Ｖ）を保持しているので、ｂ点の電圧も追随して降
下する。このため、論理回路１３の出力がローレベル
（例えば、０Ｖ）になってトランジスタＱ１がオンし、
信号線Ｓの電圧は徐々に上昇する。その後、信号線Ｓの
電圧の上昇に追随してｂ点の電圧も上昇するので、時刻
Ｔ２６になると、ｂ点の電圧が論理回路１３のしきい値
電圧を越えて論理回路１３の出力が反転してハイレベル
（例えば、１０Ｖ）になる。これにより、トランジスタ
Ｑ１がオフして信号線Ｓの電圧はそれ以上には上昇しな
くなる。
【００６３】以上のように、第３実施形態は、キャパシ
タＣ１、Ｃ３の各一端をトランジスタＱ４のソース／ド
レイン電極にそれぞれ接続し、トランジスタＱ４のゲー
ト電極を論理回路１３の出力電圧に応じて制御するよう
にしたため、図１２のｂ点の電圧とｅ点の電圧を相反的
に制御でき、第２実施形態と同様に、論理回路１３の入
力端子（図１２のｂ点）の電圧を論理回路１３のしきい
値電圧に略等しく設定することができる。このため、上
述した第２実施形態よりも簡単な回路構成で、キャパシ
タＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖ
ｉｎの電圧との差分電圧を保持させることができる。
タＣ１、Ｃ３の各一端をトランジスタＱ４のソース／ド
レイン電極にそれぞれ接続し、トランジスタＱ４のゲー
ト電極を論理回路１３の出力電圧に応じて制御するよう
にしたため、図１２のｂ点の電圧とｅ点の電圧を相反的
に制御でき、第２実施形態と同様に、論理回路１３の入
力端子（図１２のｂ点）の電圧を論理回路１３のしきい
値電圧に略等しく設定することができる。このため、上
述した第２実施形態よりも簡単な回路構成で、キャパシ
タＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖ
ｉｎの電圧との差分電圧を保持させることができる。
【００６４】図１４は負極性用の負荷駆動回路１１ｂの
詳細構成を示す回路図である。図１４に示すように、負
荷駆動回路１１ｂは、トランジスタＱ１、Ｑ４がｎ型Ｍ
ＯＳトランジスタである点と、トランジスタＱ１のソー
ス電極が接地されている点とが図１２の負荷駆動回路１
１ａと異なり、その他の構成は同じである。
詳細構成を示す回路図である。図１４に示すように、負
荷駆動回路１１ｂは、トランジスタＱ１、Ｑ４がｎ型Ｍ
ＯＳトランジスタである点と、トランジスタＱ１のソー
ス電極が接地されている点とが図１２の負荷駆動回路１
１ａと異なり、その他の構成は同じである。
【００６５】なお、本実施形態におけるトランジスタＱ
４をトランスファーゲートＴＧで構成することも可能で
ある。図１５は、トランジスタＱ４をトランスファーゲ
ートＴＧに置き換えた正極性用の負荷駆動回路１１ａの
回路図であり、図１６は、トランジスタＱ４をトランス
ファーゲートＴＧに置き換えた負極性用の負荷駆動回路
１１ｂの回路図である。これら図１５及び図１６に示す
ように、トランスファーゲートＴＧをＰ型のＭＯＳトラ
ンジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで
構成し、一方をインバータＩＶを介してスイッチＳＷ７
に接続するようにしてもよい。
４をトランスファーゲートＴＧで構成することも可能で
ある。図１５は、トランジスタＱ４をトランスファーゲ
ートＴＧに置き換えた正極性用の負荷駆動回路１１ａの
回路図であり、図１６は、トランジスタＱ４をトランス
ファーゲートＴＧに置き換えた負極性用の負荷駆動回路
１１ｂの回路図である。これら図１５及び図１６に示す
ように、トランスファーゲートＴＧをＰ型のＭＯＳトラ
ンジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで
構成し、一方をインバータＩＶを介してスイッチＳＷ７
に接続するようにしてもよい。
【００６６】〔第４実施形態〕第４実施形態に係る負荷
駆動回路は、キャパシタに入力映像信号の電圧と論理回
路のしきい値電圧の差分電圧を保持させる際に、キャパ
シタにおける入力映像信号側の端子に別のキャパシタを
接続し、この端子を入力映像信号の電圧に安定的に保持
することができるようにしたものである。より詳しくを
以下に説明する。
駆動回路は、キャパシタに入力映像信号の電圧と論理回
路のしきい値電圧の差分電圧を保持させる際に、キャパ
シタにおける入力映像信号側の端子に別のキャパシタを
接続し、この端子を入力映像信号の電圧に安定的に保持
することができるようにしたものである。より詳しくを
以下に説明する。
【００６７】図１７は正極性用の負荷駆動回路１１ａの
回路図である。負荷駆動回路１１ａのそれぞれは、図１
７に示すように、スイッチＳＷ１〜ＳＷ７と、アナログ
スイッチとしてのＰ型ＭＯＳトランジスタＱ１〜Ｑ３
と、インバータを２段縦続接続した論理回路１３と、キ
ャパシタＣ１〜Ｃ４とを有する。スイッチＳＷ１〜ＳＷ
７は、図２に示したスイッチ切換制御回路１２により切
換制御される。
回路図である。負荷駆動回路１１ａのそれぞれは、図１
７に示すように、スイッチＳＷ１〜ＳＷ７と、アナログ
スイッチとしてのＰ型ＭＯＳトランジスタＱ１〜Ｑ３
と、インバータを２段縦続接続した論理回路１３と、キ
ャパシタＣ１〜Ｃ４とを有する。スイッチＳＷ１〜ＳＷ
７は、図２に示したスイッチ切換制御回路１２により切
換制御される。
【００６８】スイッチＳＷ１、ＳＷ２の一端は信号線Ｓ
に接続され、スイッチＳＷ１の他端はスイッチＳＷ３の
一端とキャパシタＣ１、Ｃ３、Ｃ４の一端に接続され
る。スイッチＳＷ３の他端には入力映像信号Ｖｉｎが供
給される。
に接続され、スイッチＳＷ１の他端はスイッチＳＷ３の
一端とキャパシタＣ１、Ｃ３、Ｃ４の一端に接続され
る。スイッチＳＷ３の他端には入力映像信号Ｖｉｎが供
給される。
【００６９】キャパシタＣ１の他端は、論理回路１３の
入力端子とスイッチＳＷ５の一端とトランジスタＱ２の
ドレイン端子に接続される。論理回路１３の出力端子は
トランジスタＱ１のゲート端子とスイッチＳＷ７の一端
に接続される。トランジスタＱ１のソース端子には第１
の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのドレ
イン端子にはスイッチＳＷ２の他端が接続される。スイ
ッチＳＷ４の一端には信号線Ｓが接続され、スイッチＳ
Ｗ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印加
される。
入力端子とスイッチＳＷ５の一端とトランジスタＱ２の
ドレイン端子に接続される。論理回路１３の出力端子は
トランジスタＱ１のゲート端子とスイッチＳＷ７の一端
に接続される。トランジスタＱ１のソース端子には第１
の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのドレ
イン端子にはスイッチＳＷ２の他端が接続される。スイ
ッチＳＷ４の一端には信号線Ｓが接続され、スイッチＳ
Ｗ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印加
される。
【００７０】トランジスタＱ２のソース端子は、キャン
セル端子ＣＮに接続される。このキャンセル端子ＣＮに
は、あるサイクルで０Ｖから１０Ｖに直線的に変化する
キャンセル電圧が印加される。スイッチＳＷ５の他端は
第３の電圧（例えば、０Ｖ）に設定される。
セル端子ＣＮに接続される。このキャンセル端子ＣＮに
は、あるサイクルで０Ｖから１０Ｖに直線的に変化する
キャンセル電圧が印加される。スイッチＳＷ５の他端は
第３の電圧（例えば、０Ｖ）に設定される。
【００７１】キャパシタＣ３の他端は、スイッチＳＷ６
の一端とトランジスタＱ３のソース端子が接続される。
トランジスタＱ３のドレイン端子は、反転キャンセル端
子ＣＮＲに接続される。この反転キャンセル端子ＣＮＲ
には、あるサイクルで１０Ｖから０Ｖに直線的に変化す
る反転キャンセル電圧が印加される。スイッチＳＷ６の
他端は第４の電圧（例えば、１０Ｖ）に設定される。キ
ャパシタＣ４の一端は、第５の電圧（例えば、０Ｖ）に
設定される。
の一端とトランジスタＱ３のソース端子が接続される。
トランジスタＱ３のドレイン端子は、反転キャンセル端
子ＣＮＲに接続される。この反転キャンセル端子ＣＮＲ
には、あるサイクルで１０Ｖから０Ｖに直線的に変化す
る反転キャンセル電圧が印加される。スイッチＳＷ６の
他端は第４の電圧（例えば、１０Ｖ）に設定される。キ
ャパシタＣ４の一端は、第５の電圧（例えば、０Ｖ）に
設定される。
【００７２】図１７では、スイッチＳＷ１、ＳＷ３とキ
ャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタ
Ｃ１と論理回路１３との接続点をｂ、論理回路１３とト
ランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ
２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との
接続点をｅとしている。
ャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタ
Ｃ１と論理回路１３との接続点をｂ、論理回路１３とト
ランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ
２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との
接続点をｅとしている。
【００７３】なお、キャパシタＣ１が本実施形態におけ
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ
３とが本実施形態におけるしきい値電圧設定回路を構成
し、キャパシタＣ４が本実施形態における入力電圧維持
回路を構成する。
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ
３とが本実施形態におけるしきい値電圧設定回路を構成
し、キャパシタＣ４が本実施形態における入力電圧維持
回路を構成する。
【００７４】図１８は図１７に示す正極性用の負荷駆動
回路１１ａ内の各部のタイミング図であり、以下、この
タイミング図を用いて図１７の負荷駆動回路１１ａの動
作を説明する。
回路１１ａ内の各部のタイミング図であり、以下、この
タイミング図を用いて図１７の負荷駆動回路１１ａの動
作を説明する。
【００７５】まず、時刻Ｔ３１〜Ｔ３２の期間内に、ス
イッチ切換制御回路１２は、スイッチＳＷ４のみをオン
する。これにより、信号線Ｓの電圧は第２の電圧ＶＤと
同じ電圧（例えば５Ｖ）になる。
イッチ切換制御回路１２は、スイッチＳＷ４のみをオン
する。これにより、信号線Ｓの電圧は第２の電圧ＶＤと
同じ電圧（例えば５Ｖ）になる。
【００７６】次に、時刻Ｔ３２〜Ｔ３３の期間内に、ス
イッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、
ＳＷ４、ＳＷ７をオフしてスイッチＳＷ３、ＳＷ５、Ｓ
Ｗ６をオンする。これにより、図１７のａ点の電圧は入
力映像信号Ｖｉｎの電圧になる。図１７では、入力映像
信号Ｖｉｎの電圧が７．５Ｖである例を示している。上
述したように、電圧が５Ｖ以上である７．５Ｖであるの
で、正極性用の負荷駆動回路１１ａが信号線Ｓを駆動さ
せる。また、スイッチＳＷ１がオフであるため、信号線
（図１７のｄ点）の電圧は５Ｖを維持する。さらに、ス
イッチＳＷ５、ＳＷ６がオンであるため、キャパシタＣ
１とスイッチＳＷ５との接続点（図１７のｂ点）は０Ｖ
に、キャパシタＣ２とスイッチＳＷ６との接続点（図１
７のｅ点）は１０Ｖになる。スイッチＳＷ７がオフであ
るので、トトランジスタＱ２、Ｑ３がいずれもオフであ
る。また、キャパシタＣ４は入力信号Ｖｉｎの電圧であ
る７．５Ｖを保持する。
イッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、
ＳＷ４、ＳＷ７をオフしてスイッチＳＷ３、ＳＷ５、Ｓ
Ｗ６をオンする。これにより、図１７のａ点の電圧は入
力映像信号Ｖｉｎの電圧になる。図１７では、入力映像
信号Ｖｉｎの電圧が７．５Ｖである例を示している。上
述したように、電圧が５Ｖ以上である７．５Ｖであるの
で、正極性用の負荷駆動回路１１ａが信号線Ｓを駆動さ
せる。また、スイッチＳＷ１がオフであるため、信号線
（図１７のｄ点）の電圧は５Ｖを維持する。さらに、ス
イッチＳＷ５、ＳＷ６がオンであるため、キャパシタＣ
１とスイッチＳＷ５との接続点（図１７のｂ点）は０Ｖ
に、キャパシタＣ２とスイッチＳＷ６との接続点（図１
７のｅ点）は１０Ｖになる。スイッチＳＷ７がオフであ
るので、トトランジスタＱ２、Ｑ３がいずれもオフであ
る。また、キャパシタＣ４は入力信号Ｖｉｎの電圧であ
る７．５Ｖを保持する。
【００７７】次に、時刻Ｔ３３〜Ｔ３５の期間内に、ス
イッチ切換制御回路１２は、スイッチＳＷ７のみをオン
する。この時刻Ｔ３３〜Ｔ３５の期間では、キャンセル
端子ＣＮの電圧は０Ｖから１０Ｖに直線的に変化し、反
転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変
化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、ス
イッチ切換制御回路１２か、あるいは他の回路ブロック
で行われる。
イッチ切換制御回路１２は、スイッチＳＷ７のみをオン
する。この時刻Ｔ３３〜Ｔ３５の期間では、キャンセル
端子ＣＮの電圧は０Ｖから１０Ｖに直線的に変化し、反
転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変
化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、ス
イッチ切換制御回路１２か、あるいは他の回路ブロック
で行われる。
【００７８】時刻Ｔ３３の時点では論理回路１３の出力
はローレベルであるため、トランジスタＱ２、Ｑ３はと
もにオンし、キャパシタＣ１とスイッチＳＷ５の接続点
（図１７のｂ点）の電圧は徐々に上昇し、キャパシタＣ
３とスイッチＳＷ６の接続点（図１７のｅ点）の電圧は
徐々に低下する。
はローレベルであるため、トランジスタＱ２、Ｑ３はと
もにオンし、キャパシタＣ１とスイッチＳＷ５の接続点
（図１７のｂ点）の電圧は徐々に上昇し、キャパシタＣ
３とスイッチＳＷ６の接続点（図１７のｅ点）の電圧は
徐々に低下する。
【００７９】時刻Ｔ３４になると、図１７のｂ点の電圧
が論理回路１３のしきい値電圧（例えば、５．５Ｖ）を
越え、論理回路１３の出力はハイレベル（約１０Ｖ）に
なり、トランジスタＱ１とトランジスタＱ２、Ｑ３はと
もにオフする。このため、時刻Ｔ３４〜Ｔ３５の期間内
は、図１７のｂ点の電圧は論理回路１３のしきい値電圧
（例えば、５．５Ｖ）になり、図１７のｅ点の電圧は所
定電圧（例えば、１０Ｖ−５．５Ｖ＝４．５Ｖ）にな
る。
が論理回路１３のしきい値電圧（例えば、５．５Ｖ）を
越え、論理回路１３の出力はハイレベル（約１０Ｖ）に
なり、トランジスタＱ１とトランジスタＱ２、Ｑ３はと
もにオフする。このため、時刻Ｔ３４〜Ｔ３５の期間内
は、図１７のｂ点の電圧は論理回路１３のしきい値電圧
（例えば、５．５Ｖ）になり、図１７のｅ点の電圧は所
定電圧（例えば、１０Ｖ−５．５Ｖ＝４．５Ｖ）にな
る。
【００８０】すなわち、論理回路１３の入力電圧が論理
回路１３のしきい値電圧よりも高くなればトランジスタ
Ｑ２がオフして、図１７のｂ点の電圧が論理回路１３の
しきい値電圧に等しく設定される。この際、図１７のａ
点の電圧はキャパシタＣ４により入力映像信号Ｖｉｎの
電圧である７．５Ｖに安定的に維持される。このため、
論理回路１３のしきい値電圧（５．５Ｖ）と入力映像信
号Ｖｉｎの電圧（７．５Ｖ）との差分電圧が、キャパシ
タＣ１に保持される。
回路１３のしきい値電圧よりも高くなればトランジスタ
Ｑ２がオフして、図１７のｂ点の電圧が論理回路１３の
しきい値電圧に等しく設定される。この際、図１７のａ
点の電圧はキャパシタＣ４により入力映像信号Ｖｉｎの
電圧である７．５Ｖに安定的に維持される。このため、
論理回路１３のしきい値電圧（５．５Ｖ）と入力映像信
号Ｖｉｎの電圧（７．５Ｖ）との差分電圧が、キャパシ
タＣ１に保持される。
【００８１】次に、時刻Ｔ３５になると、スイッチ切換
制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、ス
イッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ３５の時点で
は、信号線Ｓの電圧は５Ｖで、図１７のａ点の電圧は
７．５Ｖであるため、信号線Ｓの電圧の影響を受けて図
１７のａ点の電圧が低下する。キャパシタＣ１は上述し
た差分電圧（２Ｖ）を保持しているので、ａ点の電圧の
低下に追随して、論理回路１３の入力端子（図１７のｂ
点）の電圧も低下する。やがて、論理回路１３の入力端
子の電圧が、論理回路１３のしきい値電圧以下になり、
論理回路１３の出力はローレベル（約０Ｖ）になる。よ
って、トランジスタＱ１がオンし、信号線Ｓ（図１７の
ｄ点）の電圧が上昇し、それに応じて、図１７のａ点、
ｂ点およびｅ点の電圧も上昇する。
制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、ス
イッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ３５の時点で
は、信号線Ｓの電圧は５Ｖで、図１７のａ点の電圧は
７．５Ｖであるため、信号線Ｓの電圧の影響を受けて図
１７のａ点の電圧が低下する。キャパシタＣ１は上述し
た差分電圧（２Ｖ）を保持しているので、ａ点の電圧の
低下に追随して、論理回路１３の入力端子（図１７のｂ
点）の電圧も低下する。やがて、論理回路１３の入力端
子の電圧が、論理回路１３のしきい値電圧以下になり、
論理回路１３の出力はローレベル（約０Ｖ）になる。よ
って、トランジスタＱ１がオンし、信号線Ｓ（図１７の
ｄ点）の電圧が上昇し、それに応じて、図１７のａ点、
ｂ点およびｅ点の電圧も上昇する。
【００８２】次に、時刻Ｔ３６になると、論理回路１３
の入力端子（図１７のｂ点）の電圧が論理回路１３のし
きい値電圧を越え、論理回路１３の出力端子はハイレベ
ル（約１０Ｖ）になる。これにより、トランジスタＱ１
がオフして信号線Ｓ（図１７のｄ点）の電圧は容量Ｃ２
の放電により徐々に低下する。しかし、ある程度まで低
下すると、図１７のｄ点の電圧が論理回路１３のしきい
値電圧よりも低くなり、論理回路１３の出力端子は再び
ローレベル（約０Ｖ）になる。このため、再びトランジ
スタＱ１がオンして、信号線Ｓの電圧は再び上昇する。
これら一連の動作において、キャパシタＣ１は上述した
差分電圧（２Ｖ）を保持している。
の入力端子（図１７のｂ点）の電圧が論理回路１３のし
きい値電圧を越え、論理回路１３の出力端子はハイレベ
ル（約１０Ｖ）になる。これにより、トランジスタＱ１
がオフして信号線Ｓ（図１７のｄ点）の電圧は容量Ｃ２
の放電により徐々に低下する。しかし、ある程度まで低
下すると、図１７のｄ点の電圧が論理回路１３のしきい
値電圧よりも低くなり、論理回路１３の出力端子は再び
ローレベル（約０Ｖ）になる。このため、再びトランジ
スタＱ１がオンして、信号線Ｓの電圧は再び上昇する。
これら一連の動作において、キャパシタＣ１は上述した
差分電圧（２Ｖ）を保持している。
【００８３】時刻Ｔ３６以降においては、このような動
作を繰り返すことにより、信号線Ｓ（図１７のｄ点）は
入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持され
る。
作を繰り返すことにより、信号線Ｓ（図１７のｄ点）は
入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持され
る。
【００８４】なお、図１９に、負極性用の負荷駆動回路
１１ｂの回路図を示す。この負極性用の負荷駆動回路１
１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッフ
ァ回路であり、このため、トランジスタＱ１はＮ型ＭＯ
Ｓトランジスタで、そのソース端子はグランドに接続さ
れており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトラン
ジスタに置き換えられている。また、スイッチＳＷ５は
１０Ｖの電圧端子に接続されており、スイッチＳＷ６は
０Ｖの電圧端子に接続されている。トランジスタＱ２の
ソース端子は反転キャンセル端子ＣＮＲに接続されてお
り、トランジスタＱ３のドレイン端子はキャンセル端子
ＣＮに接続されている。これ以外の点については、上述
した正極性用の負荷駆動回路１１ａと同様の構成、動作
であるので、ここではその詳しい説明は省略する。
１１ｂの回路図を示す。この負極性用の負荷駆動回路１
１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッフ
ァ回路であり、このため、トランジスタＱ１はＮ型ＭＯ
Ｓトランジスタで、そのソース端子はグランドに接続さ
れており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトラン
ジスタに置き換えられている。また、スイッチＳＷ５は
１０Ｖの電圧端子に接続されており、スイッチＳＷ６は
０Ｖの電圧端子に接続されている。トランジスタＱ２の
ソース端子は反転キャンセル端子ＣＮＲに接続されてお
り、トランジスタＱ３のドレイン端子はキャンセル端子
ＣＮに接続されている。これ以外の点については、上述
した正極性用の負荷駆動回路１１ａと同様の構成、動作
であるので、ここではその詳しい説明は省略する。
【００８５】以上のように、本実施形態に係る負荷駆動
回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映
像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ
１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電
圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トラ
ンジスタＱ１をオンして信号線Ｓの電圧を引き上げるよ
うな制御を行うようにしたので、信号線Ｓの電圧を入力
映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持す
ることができる。
回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映
像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ
１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電
圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トラ
ンジスタＱ１をオンして信号線Ｓの電圧を引き上げるよ
うな制御を行うようにしたので、信号線Ｓの電圧を入力
映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持す
ることができる。
【００８６】また、図１７及び図１８に示すように、特
性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）
で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい
値電圧との差分電圧をキャパシタＣ１に保持し、この差
分電圧をキャパシタＣ１に保持した状態でトランジスタ
Ｑ１をオン／オフ制御するようにしたので、論理回路１
３のしきい値電圧がばらついても、安定期間（時刻Ｔ３
６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉ
ｎの電圧と略等しい電圧に維持することができる。
性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）
で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい
値電圧との差分電圧をキャパシタＣ１に保持し、この差
分電圧をキャパシタＣ１に保持した状態でトランジスタ
Ｑ１をオン／オフ制御するようにしたので、論理回路１
３のしきい値電圧がばらついても、安定期間（時刻Ｔ３
６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉ
ｎの電圧と略等しい電圧に維持することができる。
【００８７】しかも、図１７及び図１８に示すように、
図１７のａ点にキャパシタＣ４を接続したので、特性バ
ラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）にお
けるａ点の電圧を、キャパシタへの書き込み期間（時刻
Ｔ３２〜時刻Ｔ３３）で設定した入力映像信号Ｖｉｎの
電圧に、安定的に保持することができる。すなわち、キ
ャパシタＣ４がなき場合は、特性バラツキキャンセル期
間（時刻Ｔ３３〜時刻Ｔ３５）における図１７のａ点の
電圧はトランジスタＱ２、Ｑ３の容量等により多少なり
とも浮動的になる。このため、本実施形態においては、
図１７のａ点にキャパシタＣ４を接続することにより、
キャパシタへの書き込み期間（時刻Ｔ３２〜時刻Ｔ３
３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧を
キャパシタＣ４に保持し、これを特性バラツキキャンセ
ル期間（時刻Ｔ３３〜時刻Ｔ３５）でも保持することに
より、ａ点を安定的に入力映像信号Ｖｉｎに維持できる
ようにしたのである。
図１７のａ点にキャパシタＣ４を接続したので、特性バ
ラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）にお
けるａ点の電圧を、キャパシタへの書き込み期間（時刻
Ｔ３２〜時刻Ｔ３３）で設定した入力映像信号Ｖｉｎの
電圧に、安定的に保持することができる。すなわち、キ
ャパシタＣ４がなき場合は、特性バラツキキャンセル期
間（時刻Ｔ３３〜時刻Ｔ３５）における図１７のａ点の
電圧はトランジスタＱ２、Ｑ３の容量等により多少なり
とも浮動的になる。このため、本実施形態においては、
図１７のａ点にキャパシタＣ４を接続することにより、
キャパシタへの書き込み期間（時刻Ｔ３２〜時刻Ｔ３
３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧を
キャパシタＣ４に保持し、これを特性バラツキキャンセ
ル期間（時刻Ｔ３３〜時刻Ｔ３５）でも保持することに
より、ａ点を安定的に入力映像信号Ｖｉｎに維持できる
ようにしたのである。
【００８８】なお、本実施形態におけるトランジスタＱ
２、Ｑ３をトランスファーゲートＴＧで構成することも
可能である。図２０は、トランジスタＱ２、Ｑ３をトラ
ンスファーゲートＴＧに置き換えた正極性用の負荷駆動
回路１１ａの回路図であり、図２１は、トランジスタＱ
２、Ｑ３をトランスファーゲートＴＧに置き換えた負極
性用の負荷駆動回路１１ｂの回路図である。これら図２
０及び図２１に示すように、トランスファーゲートＴＧ
をＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトラ
ンジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタ
Ｑ３１のゲート端子をインバータＩＶを介してスイッチ
ＳＷ７に接続するようにしてもよい。
２、Ｑ３をトランスファーゲートＴＧで構成することも
可能である。図２０は、トランジスタＱ２、Ｑ３をトラ
ンスファーゲートＴＧに置き換えた正極性用の負荷駆動
回路１１ａの回路図であり、図２１は、トランジスタＱ
２、Ｑ３をトランスファーゲートＴＧに置き換えた負極
性用の負荷駆動回路１１ｂの回路図である。これら図２
０及び図２１に示すように、トランスファーゲートＴＧ
をＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトラ
ンジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタ
Ｑ３１のゲート端子をインバータＩＶを介してスイッチ
ＳＷ７に接続するようにしてもよい。
【００８９】〔第５実施形態〕本発明の第５実施形態に
係る負荷駆動回路は、上述した第４実施形態の負荷駆動
回路を簡略化したものである。
係る負荷駆動回路は、上述した第４実施形態の負荷駆動
回路を簡略化したものである。
【００９０】図２２は負荷駆動回路の第５実施形態の回
路図であり、上述した第４実施形態と同様に、例えば図
３に示す液晶表示装置の信号線駆動回路３として用いら
れるものである。
路図であり、上述した第４実施形態と同様に、例えば図
３に示す液晶表示装置の信号線駆動回路３として用いら
れるものである。
【００９１】図２２の回路は、図１７の回路のトランジ
スタＱ２、Ｑ３の代わりに、トランジスタＱ４を設けた
ことを特徴とする。トランジスタＱ４のソース／ドレイ
ン電極のうち一方はキャパシタＣ１とスイッチＳＷ５と
の間に接続され、他方はキャパシタＣ３とスイッチＳＷ
６との間に接続される。また、トランジスタＱ４のゲー
ト端子はスイッチＳＷ７の一端に接続される。
スタＱ２、Ｑ３の代わりに、トランジスタＱ４を設けた
ことを特徴とする。トランジスタＱ４のソース／ドレイ
ン電極のうち一方はキャパシタＣ１とスイッチＳＷ５と
の間に接続され、他方はキャパシタＣ３とスイッチＳＷ
６との間に接続される。また、トランジスタＱ４のゲー
ト端子はスイッチＳＷ７の一端に接続される。
【００９２】図２２では、スイッチＳＷ１、ＳＷ３とキ
ャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタ
Ｃ１と論理回路１３との接続点をｂ、論理回路１３とト
ランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ
２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との
接続点をｅとしている。
ャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタ
Ｃ１と論理回路１３との接続点をｂ、論理回路１３とト
ランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ
２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との
接続点をｅとしている。
【００９３】なお、キャパシタＣ１が本実施形態におけ
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが
本実施形態におけるしきい値電圧設定回路を構成し、キ
ャパシタＣ４が本実施形態における入力電圧維持回路を
構成する。
る差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実
施形態における第１電圧供給回路を構成し、スイッチＳ
Ｗ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが
本実施形態におけるしきい値電圧設定回路を構成し、キ
ャパシタＣ４が本実施形態における入力電圧維持回路を
構成する。
【００９４】図２３は図２２の負荷駆動回路１１ａ内の
各部のタイミング図であり、以下、このタイミング図を
用いて図２２の負荷駆動回路１１ａの動作を説明する。
各部のタイミング図であり、以下、このタイミング図を
用いて図２２の負荷駆動回路１１ａの動作を説明する。
【００９５】まず、時刻Ｔ４１〜Ｔ４２の期間内に、ス
イッチ切換制御回路１２はスイッチＳＷ４のみをオンす
る。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同
じ電圧（例えば５Ｖ）になる。
イッチ切換制御回路１２はスイッチＳＷ４のみをオンす
る。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同
じ電圧（例えば５Ｖ）になる。
【００９６】次に、時刻Ｔ４２〜Ｔ４３の期間内に、ス
イッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、Ｓ
Ｗ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、Ｓ
Ｗ６をオンする。これにより、図２２のａ点の電圧は入
力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。
この期間内は、スイッチＳＷ１がオフであるため、信号
線Ｓ（図２２のｄ点）の電圧は５Ｖを維持する。また、
スイッチＳＷ５、ＳＷ６がオンであるため、図２２のｂ
点は０Ｖに、ｅ点は１０Ｖになる。スイッチＳＷ７がオ
フ状態であるので、トランジスタＱ４もオフ状態にな
る。また、キャパシタＣ４は入力信号Ｖｉｎの電圧であ
る７．５Ｖを保持する。
イッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、Ｓ
Ｗ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、Ｓ
Ｗ６をオンする。これにより、図２２のａ点の電圧は入
力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。
この期間内は、スイッチＳＷ１がオフであるため、信号
線Ｓ（図２２のｄ点）の電圧は５Ｖを維持する。また、
スイッチＳＷ５、ＳＷ６がオンであるため、図２２のｂ
点は０Ｖに、ｅ点は１０Ｖになる。スイッチＳＷ７がオ
フ状態であるので、トランジスタＱ４もオフ状態にな
る。また、キャパシタＣ４は入力信号Ｖｉｎの電圧であ
る７．５Ｖを保持する。
【００９７】次に、時刻Ｔ４３〜Ｔ４５の期間内に、ス
イッチ切換制御回路１２はスイッチＳＷ７のみをオンす
る。このとき、トランジスタＱ４はオン状態であるた
め、図２２のｂ点とｅ点が短絡し、両電圧は一致する方
向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々
に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
イッチ切換制御回路１２はスイッチＳＷ７のみをオンす
る。このとき、トランジスタＱ４はオン状態であるた
め、図２２のｂ点とｅ点が短絡し、両電圧は一致する方
向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々
に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
【００９８】時刻Ｔ４４になると、論理回路１３の入力
端子（図２２のｂ点）の電圧が論理回路１３のしきい値
電圧を越え、論理回路１３の出力電圧がハイレベル（例
えば、１０Ｖ）に変化する。これにより、トランジスタ
Ｑ４がオフし、ｂ点の電圧はそれ以上には上昇しなくな
る。これにより、論理回路１３の入力端子（図２２のｂ
点）の電圧は、論理回路１３のしきい値電圧に略等しく
設定される。この際、図２２のａ点の電圧はキャパシタ
Ｃ４により入力映像信号の電圧である７．５Ｖに安定的
に維持される。このため、論理回路１３のしきい値電圧
（例えば、５．５Ｖ）と入力映像信号Ｖｉｎの電圧（例
えば、７．５Ｖ）との差分電圧（例えば、２Ｖ）が、キ
ャパシタＣ４に保持される。
端子（図２２のｂ点）の電圧が論理回路１３のしきい値
電圧を越え、論理回路１３の出力電圧がハイレベル（例
えば、１０Ｖ）に変化する。これにより、トランジスタ
Ｑ４がオフし、ｂ点の電圧はそれ以上には上昇しなくな
る。これにより、論理回路１３の入力端子（図２２のｂ
点）の電圧は、論理回路１３のしきい値電圧に略等しく
設定される。この際、図２２のａ点の電圧はキャパシタ
Ｃ４により入力映像信号の電圧である７．５Ｖに安定的
に維持される。このため、論理回路１３のしきい値電圧
（例えば、５．５Ｖ）と入力映像信号Ｖｉｎの電圧（例
えば、７．５Ｖ）との差分電圧（例えば、２Ｖ）が、キ
ャパシタＣ４に保持される。
【００９９】次に、時刻Ｔ４５になると、スイッチ切換
制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイ
ッチＳＷ３〜ＳＷ７をオフする。これにより、キャパシ
タＣ１が上述した差分電圧（２Ｖ）を保持した状態で、
図２２のａ点、ｂ点の電圧がいったん下がってトランジ
スタＱ１がオンし、信号線Ｓの電圧は徐々に上昇する。
制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイ
ッチＳＷ３〜ＳＷ７をオフする。これにより、キャパシ
タＣ１が上述した差分電圧（２Ｖ）を保持した状態で、
図２２のａ点、ｂ点の電圧がいったん下がってトランジ
スタＱ１がオンし、信号線Ｓの電圧は徐々に上昇する。
【０１００】次に、時刻Ｔ４６になると、論理回路１３
の入力端子（図２２のｂ点）の電圧が論理回路１３のし
きい値電圧を越え、論理回路１３の出力端子はハイレベ
ル（約１０Ｖ）になる。これにより、トランジスタＱ１
がオフして信号線Ｓ（図２２のｄ点）の電圧は容量Ｃ２
の放電により徐々に低下する。しかし、ある程度まで低
下すると、図２２のｄ点の電圧が論理回路１３のしきい
値電圧よりも低くなり、論理回路１３の出力端子は再び
ローレベル（約０Ｖ）になる。このため、再びトランジ
スタＱ１がオンして、信号線Ｓの電圧は再び上昇する。
の入力端子（図２２のｂ点）の電圧が論理回路１３のし
きい値電圧を越え、論理回路１３の出力端子はハイレベ
ル（約１０Ｖ）になる。これにより、トランジスタＱ１
がオフして信号線Ｓ（図２２のｄ点）の電圧は容量Ｃ２
の放電により徐々に低下する。しかし、ある程度まで低
下すると、図２２のｄ点の電圧が論理回路１３のしきい
値電圧よりも低くなり、論理回路１３の出力端子は再び
ローレベル（約０Ｖ）になる。このため、再びトランジ
スタＱ１がオンして、信号線Ｓの電圧は再び上昇する。
【０１０１】時刻Ｔ４６以降においては、このような動
作を繰り返すことにより、信号線Ｓ（図２２のｄ点）は
入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持され
る。
作を繰り返すことにより、信号線Ｓ（図２２のｄ点）は
入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持され
る。
【０１０２】なお、図２４に、負極性用の負荷駆動回路
１１ｂの回路図を示す。この負極性用の負荷駆動回路１
１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッフ
ァ回路であり、このため、トランジスタＱ１はＮ型ＭＯ
Ｓトランジスタで、そのソース端子はグランドに接続さ
れており、トランジスタＱ４もＮ型ＭＯＳトランジスタ
に置き換えられている。また、スイッチＳＷ５は１０Ｖ
の電圧端子に接続されており、スイッチＳＷ６は０Ｖの
電圧端子に接続されている。これ以外の点については、
上述した正極性用の負荷駆動回路１１ａと同様の構成、
動作であるので、ここではその詳しい説明は省略する。
１１ｂの回路図を示す。この負極性用の負荷駆動回路１
１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッフ
ァ回路であり、このため、トランジスタＱ１はＮ型ＭＯ
Ｓトランジスタで、そのソース端子はグランドに接続さ
れており、トランジスタＱ４もＮ型ＭＯＳトランジスタ
に置き換えられている。また、スイッチＳＷ５は１０Ｖ
の電圧端子に接続されており、スイッチＳＷ６は０Ｖの
電圧端子に接続されている。これ以外の点については、
上述した正極性用の負荷駆動回路１１ａと同様の構成、
動作であるので、ここではその詳しい説明は省略する。
【０１０３】以上のように、本実施形態に係る負荷駆動
回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映
像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ
１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電
圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トラ
ンジスタＱ１をオンして信号線Ｓの電圧を引き上げるよ
うな制御を行うようにしたので、信号線Ｓの電圧を入力
映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持す
ることができる。
回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映
像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ
１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電
圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トラ
ンジスタＱ１をオンして信号線Ｓの電圧を引き上げるよ
うな制御を行うようにしたので、信号線Ｓの電圧を入力
映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持す
ることができる。
【０１０４】また、図２２及び図２３に示すように、特
性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）
で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい
値電圧との差分電圧をキャパシタＣ１に保持し、この差
分電圧をキャパシタＣ１に保持した状態でトランジスタ
Ｑ１をオン／オフ制御するようにしたので、論理回路１
３のしきい値電圧がばらついても、安定期間（時刻Ｔ４
６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉ
ｎの電圧と略等しい電圧に維持することができる。
性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）
で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい
値電圧との差分電圧をキャパシタＣ１に保持し、この差
分電圧をキャパシタＣ１に保持した状態でトランジスタ
Ｑ１をオン／オフ制御するようにしたので、論理回路１
３のしきい値電圧がばらついても、安定期間（時刻Ｔ４
６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉ
ｎの電圧と略等しい電圧に維持することができる。
【０１０５】しかも、図２２及び図２３に示すように、
図２２のａ点にキャパシタＣ４を接続したので、特性バ
ラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）にお
けるａ点の電圧を、キャパシタへの書き込み期間（時刻
Ｔ４２〜時刻Ｔ４３）で設定した入力映像信号Ｖｉｎの
電圧に、安定的に保持することができる。すなわち、キ
ャパシタＣ４がなき場合は、特性バラツキキャンセル期
間（時刻Ｔ４３〜時刻Ｔ４５）における図２２のａ点の
電圧はトランジスタＱ２、Ｑ３の容量等により多少なり
とも浮動的になる。このため、本実施形態においては、
図２２のａ点にキャパシタＣ４を接続することにより、
キャパシタへの書き込み期間（時刻Ｔ４２〜時刻Ｔ４
３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧を
キャパシタＣ４に保持し、これを特性バラツキキャンセ
ル期間（時刻Ｔ４３〜時刻Ｔ４５）でも保持することに
より、ａ点を安定的に入力映像信号Ｖｉｎの電圧に維持
できるようにしたのである。
図２２のａ点にキャパシタＣ４を接続したので、特性バ
ラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）にお
けるａ点の電圧を、キャパシタへの書き込み期間（時刻
Ｔ４２〜時刻Ｔ４３）で設定した入力映像信号Ｖｉｎの
電圧に、安定的に保持することができる。すなわち、キ
ャパシタＣ４がなき場合は、特性バラツキキャンセル期
間（時刻Ｔ４３〜時刻Ｔ４５）における図２２のａ点の
電圧はトランジスタＱ２、Ｑ３の容量等により多少なり
とも浮動的になる。このため、本実施形態においては、
図２２のａ点にキャパシタＣ４を接続することにより、
キャパシタへの書き込み期間（時刻Ｔ４２〜時刻Ｔ４
３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧を
キャパシタＣ４に保持し、これを特性バラツキキャンセ
ル期間（時刻Ｔ４３〜時刻Ｔ４５）でも保持することに
より、ａ点を安定的に入力映像信号Ｖｉｎの電圧に維持
できるようにしたのである。
【０１０６】なお、本実施形態におけるトランジスタＱ
４をトランスファーゲートＴＧで構成することも可能で
ある。図２５は、トランジスタＱ４をトランスファーゲ
ートＴＧに置き換えた正極性用の負荷駆動回路１１ａの
回路図であり、図２６は、トランジスタＱ４をトランス
ファーゲートＴＧに置き換えた負極性用の負荷駆動回路
１１ｂの回路図である。これら図２５及び図２６に示す
ように、トランスファーゲートＴＧをＰ型のＭＯＳトラ
ンジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで
構成し、一方をインバータＩＶを介してスイッチＳＷ７
に接続するようにしてもよい。
４をトランスファーゲートＴＧで構成することも可能で
ある。図２５は、トランジスタＱ４をトランスファーゲ
ートＴＧに置き換えた正極性用の負荷駆動回路１１ａの
回路図であり、図２６は、トランジスタＱ４をトランス
ファーゲートＴＧに置き換えた負極性用の負荷駆動回路
１１ｂの回路図である。これら図２５及び図２６に示す
ように、トランスファーゲートＴＧをＰ型のＭＯＳトラ
ンジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで
構成し、一方をインバータＩＶを介してスイッチＳＷ７
に接続するようにしてもよい。
【０１０７】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、上記実施形態では、本
発明に係る負荷駆動回路を液晶表示装置内の信号線駆動
回路３に適用した例を説明したが、本発明は信号線駆動
回路３以外にも幅広く適用することができる。
種々に変形可能である。例えば、上記実施形態では、本
発明に係る負荷駆動回路を液晶表示装置内の信号線駆動
回路３に適用した例を説明したが、本発明は信号線駆動
回路３以外にも幅広く適用することができる。
【０１０８】また、図１等に示す各種スイッチは、トラ
ンスファーゲートやアナログスイッチを用いて構成する
ことができる。
ンスファーゲートやアナログスイッチを用いて構成する
ことができる。
【０１０９】また、図１等では、入力された信号を反転
増幅するインバータを２段縦続接続して論理回路１３を
構成する例を説明したが、トランジスタを組み合わせて
構成されるものであれば、論理回路１３の内部構成に特
に制限はない。
増幅するインバータを２段縦続接続して論理回路１３を
構成する例を説明したが、トランジスタを組み合わせて
構成されるものであれば、論理回路１３の内部構成に特
に制限はない。
【０１１０】さらに、上述した実施形態においては、信
号線Ｓを予め５Ｖに設定し、入力映像信号Ｖｉｎが５Ｖ
よりも高い場合は正極性の負荷駆動回路１１ａを駆動さ
せて信号線Ｓを５Ｖから入力映像信号Ｖｉｎまで上昇さ
せ、入力信号線Ｖｉｎが５Ｖよりも低い場合は負極性の
負荷駆動回路１１ｂを駆動させて信号線Ｓを５Ｖから入
力映像信号Ｖｉｎまで降下させることとし、信号線Ｓに
設定する電圧の正確性を向上させた。しかし、正極性の
負荷駆動回路１１ａと負極性の負荷駆動回路１１ｂの双
方を設ける必要は必ずしもない。例えば、信号線Ｓを予
め０Ｖに設定し、正極性の負荷駆動回路のみで信号線Ｓ
を０Ｖ〜１０Ｖまでの入力映像信号Ｖｉｎの電圧に上昇
させるようにしてもよい。
号線Ｓを予め５Ｖに設定し、入力映像信号Ｖｉｎが５Ｖ
よりも高い場合は正極性の負荷駆動回路１１ａを駆動さ
せて信号線Ｓを５Ｖから入力映像信号Ｖｉｎまで上昇さ
せ、入力信号線Ｖｉｎが５Ｖよりも低い場合は負極性の
負荷駆動回路１１ｂを駆動させて信号線Ｓを５Ｖから入
力映像信号Ｖｉｎまで降下させることとし、信号線Ｓに
設定する電圧の正確性を向上させた。しかし、正極性の
負荷駆動回路１１ａと負極性の負荷駆動回路１１ｂの双
方を設ける必要は必ずしもない。例えば、信号線Ｓを予
め０Ｖに設定し、正極性の負荷駆動回路のみで信号線Ｓ
を０Ｖ〜１０Ｖまでの入力映像信号Ｖｉｎの電圧に上昇
させるようにしてもよい。
【０１１１】また、上述した実施形態においては、図２
の正極性用の負荷駆動回路１１ａと負極性用の負荷駆動
回路１１ｂのいずれか一方を入力映像信号Ｖｉｎの電圧
に応じて駆動させることとしたが、入力映像信号Ｖｉｎ
の電圧にかかわらず双方の負荷駆動回路１１ａ、１１ｂ
を同時期に駆動させるようにしてもよい。
の正極性用の負荷駆動回路１１ａと負極性用の負荷駆動
回路１１ｂのいずれか一方を入力映像信号Ｖｉｎの電圧
に応じて駆動させることとしたが、入力映像信号Ｖｉｎ
の電圧にかかわらず双方の負荷駆動回路１１ａ、１１ｂ
を同時期に駆動させるようにしてもよい。
【０１１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、論理回路の入力端子の電圧を論理回路のしきい値
電圧に略等しく設定した後に、外部からの入力信号を駆
動負荷に供給するため、論理回路のしきい値がばらつい
ても、駆動負荷に供給される電圧がその影響を受けなく
なる。したがって、本発明を例えば液晶表示装置の信号
線駆動回路に適用した場合には、輝度むらのない表示品
質に優れた駆動回路一体型の液晶表示装置が得られる。
れば、論理回路の入力端子の電圧を論理回路のしきい値
電圧に略等しく設定した後に、外部からの入力信号を駆
動負荷に供給するため、論理回路のしきい値がばらつい
ても、駆動負荷に供給される電圧がその影響を受けなく
なる。したがって、本発明を例えば液晶表示装置の信号
線駆動回路に適用した場合には、輝度むらのない表示品
質に優れた駆動回路一体型の液晶表示装置が得られる。
【図１】負荷駆動回路の主要部の構成を示す第１実施形
態の回路図。
態の回路図。
【図２】負荷駆動回路全体の構成を示す概略ブロック
図。
図。
【図３】図２の負荷駆動回路を信号線駆動回路として用
いた液晶表示装置の概略ブロック図。
いた液晶表示装置の概略ブロック図。
【図４】正極性用の負荷駆動回路と負極性用の負荷駆動
回路の動作区分を説明するための図。
回路の動作区分を説明するための図。
【図５】第１実施形態の負荷駆動回路内の各部のタイミ
ング図。
ング図。
【図６】第１実施形態の負極性用の負荷駆動回路の詳細
構成を示す回路図。
構成を示す回路図。
【図７】負荷駆動回路の第２実施形態の回路図。
【図８】第２実施形態の負荷駆動回路の各部のタイミン
グ図。
グ図。
【図９】第２実施形態の負極性用の負荷駆動回路の詳細
構成を示す回路図。
構成を示す回路図。
【図１０】第２実施形態における正極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図１１】第２実施形態における負極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図１２】負荷駆動回路の第３実施形態の回路図。
【図１３】第３実施形態の負荷駆動回路内の各部のタイ
ミング図。
ミング図。
【図１４】第３実施形態の負極性用の負荷駆動回路の詳
細構成を示す回路図。
細構成を示す回路図。
【図１５】第３実施形態における正極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図１６】第３実施形態における負極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図１７】負荷駆動回路の第４実施形態の回路図。
【図１８】第４実施形態の負荷駆動回路の各部のタイミ
ング図。
ング図。
【図１９】第４実施形態の負極性用の負荷駆動回路の詳
細構成を示す回路図。
細構成を示す回路図。
【図２０】第４実施形態における正極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図２１】第４実施形態における負極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図２２】負荷駆動回路の第５実施形態の回路図。
【図２３】第５実施形態の負荷駆動回路の各部のタイミ
ング図。
ング図。
【図２４】第５実施形態の負極性用の負荷駆動回路の詳
細構成を示す回路図。
細構成を示す回路図。
【図２５】第５実施形態における正極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
【図２６】第５実施形態における負極性用の負荷駆動回
路の変形例を示す回路図。
路の変形例を示す回路図。
１ ＴＦＴ ２ 画素アレイ部 ３ 信号線駆動回路 ４ 走査線駆動回路 １１ａ、１１ｂ 負荷駆動回路 １２ スイッチ切換制御回路 １３ 論理回路 Ｑ１ トランジスタ Ｑ２、Ｑ３ トランジスタ ＳＷ１〜ＳＷ４ スイッチ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA53 NB10 NB30 NC15 NC23 NC25 NC28 NC34 NC49 NC59 NC67 ND06 ND09 5C006 AA01 AF51 AF53 AF64 BB16 BC12 BC20 BF14 BF27 BF34 BF37 FA20 FA22 FA47 5C080 AA10 BB05 DD05 DD25 EE17 EE28 FF11 JJ02 JJ03 JJ04 5J055 AX12 AX47 AX63 BX09 CX30 DX44 EY01 EY10 EZ25 EZ69 FX19 FX20 FX27 GX01 GX02
Claims (11)
- 【請求項１】所定の電圧振幅の入力信号が入力され、こ
の入力信号の電圧を負荷が接続されている信号線に供給
する負荷駆動回路であって、 前記信号線に第１電圧を供給するための第１電圧供給回
路と、 前記第１電圧供給回路から前記信号線への電圧の供給を
オン／オフする第１スイッチと、 入力電圧が所定のしきい値電圧になると出力論理が反転
して、前記第１スイッチのオン／オフを制御する論理回
路と、 前記論理回路の前記しきい値電圧と前記入力信号の電圧
との差分電圧を保持する差分電圧保持回路と、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際に、前記差分電圧保持回
路の一端を前記論理回路のしきい値電圧に設定するしき
い値電圧設定回路と、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際に、前記差分電圧保持回
路の他端を前記入力信号の電圧に維持する入力電圧維持
回路と、 を備えることを特徴とする負荷駆動回路。 - 【請求項２】前記入力電圧維持回路は、一端が前記差分
電圧保持回路に接続され、他端が第２電圧の端子に接続
された、第１キャパシタを、備えることを特徴とする請
求項１に記載の負荷駆動回路。 - 【請求項３】前記差分電圧保持回路は、一端が前記入力
電圧維持回路に接続され、他端が前記論理回路に接続さ
れた、第２キャパシタを、備えることを特徴とする請求
項１又は請求項２に記載の負荷駆動回路。 - 【請求項４】前記しきい値電圧設定回路は、 一端が前記第２キャパシタの前記一端に接続され、前記
差分電圧保持回路が保持すべき前記差分電圧を前記差分
電圧保持回路に設定する際には他端が第３電圧の端子に
接続される、第３キャパシタと、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には一端が前記第３電圧
の端子に接続され、他端が前記差分電圧保持回路が保持
すべき前記差分電圧を前記差分電圧保持回路に設定する
際に前記第３電圧から第４電圧に直線的に変化する反転
キャンセル端子に接続され、前記差分電圧保持回路が保
持すべき前記差分電圧を前記差分電圧保持回路に設定す
る際にはオン状態になる、第３スイッチと、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には一端が前記第４電圧
の端子に接続され、他端が前記差分電圧保持回路が保持
すべき前記差分電圧を前記差分電圧保持回路に設定する
際には前記第４電圧から前記第３電圧に直線的に変化す
るキャンセル端子に接続され、前記差分電圧保持回路が
保持すべき前記差分電圧を前記差分電圧保持回路に設定
する際にはオン状態になる、第４スイッチと、 を備え、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には、前記論理回路の入
力端子である前記第２キャパシタの前記他端が前記論理
回路の前記しきい値電圧と略等しくなるように、前記第
２キャパシタと前記第３キャパシタとを相反的に重放電
させる、 ことを特徴とする請求項３に記載の負荷駆動回路。 - 【請求項５】前記しきい値電圧設定回路は、 一端が前記第２キャパシタの前記一端に接続され、前記
差分電圧保持回路が保持すべき前記差分電圧を前記差分
電圧保持回路に設定する際には他端が第３電圧の端子に
接続される、第３キャパシタと、 一端が前記第２キャパシタの前記他端に接続され、他端
が前記第３キャパシタの前記他端に接続され、前記差分
電圧保持回路が保持すべき前記差分電圧を前記差分電圧
保持回路に設定する際にはオン状態になる、第５スイッ
チと、 を備え、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には、前記論理回路の入
力端子である前記第２キャパシタの前記他端が前記論理
回路のしきい値電圧と略等しくなるように、前記論理回
路の論理出力に応じて前記第５スイッチをオン／オフ制
御して、前記第２キャパシタの前記他端と前記第３キャ
パシタの前記他端との間の導通を制御する、 ことを特徴とする請求項３に記載の負荷駆動回路。 - 【請求項６】一端に前記入力信号が入力され、他端が前
記入力電圧維持回路に接続された、第６スイッチをさら
に備えるとともに、 前記第６スイッチは、前記入力電圧維持回路が保持すべ
き前記入力信号の電圧を前記入力電圧維持回路に設定す
る際にのみオン状態となる、 ことを特徴とする請求項１乃至請求項５のいずれかに記
載の負荷駆動回路。 - 【請求項７】一端が前記信号線に接続され、他端が前記
第１スイッチに接続される、第７スイッチをさらに備え
るとともに、 前記第７スイッチは、前記信号線に前記入力信号の電圧
を供給する際にのみオン状態となる、 ことを特徴とする請求項１乃至請求項６のいずれかに記
載の負荷駆動回路。 - 【請求項８】一端が前記信号線に接続され、他端が第５
電圧の端子に接続された、第８スイッチをさらに、備え
るとともに、 前記第８スイッチは、前記信号線に前記入力信号の電圧
を供給する前に一旦オン状態になり、前記信号線を前記
第５電圧に設定する、 ことを特徴とする請求項７に記載の負荷駆動回路。 - 【請求項９】前記論理回路は、前記しきい値電圧で出力
論理が反転する反転増幅回路を１段以上継続接続して構
成されている、ことを特徴とする請求項１乃至請求項８
のいずれかに記載の負荷駆動回路。 - 【請求項１０】前記信号線に接続されている前記負荷は
画素電極である、ことを特徴とする請求項９に記載の負
荷駆動回路。 - 【請求項１１】信号線および走査線が縦横に形成され、
これら各線の交点付近に列設された画素電極を有するた
画素アレイ部と、 走査線の駆動を行う走査線駆動回路と、 信号線の駆動を行う信号線駆動回路と、を同一基板上に
形成した液晶表示装置において、 前記信号線駆動回路は、 信号線に供給する信号電圧の極性を切り換える極性切換
回路と、 請求項１乃至請求項１０のいずれかに記載した第１の負
荷駆動回路と、 請求項１乃至請求項１０のいずれかに記載した第２の負
荷駆動回路と、を備え、 前記第１および第２の負荷駆動回路は、前記入力信号に
基づいて、互いに異なる電圧レベルの信号電圧を出力
し、 前記極性切換回路は、前記第１および第２の負荷駆動回
路の出力のうちいずれか一方を所定のタイミングで交互
に選択して信号線に供給する、 ことを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30595299A JP4535537B2 (ja) | 1999-10-27 | 1999-10-27 | 負荷駆動回路および液晶表示装置 |
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| TW88119492A TW476854B (en) | 1998-05-11 | 1999-11-08 | Circuit for increasing signal amplitude, circuit for driving load and liquid crystal display apparatus |
| KR1019990049367A KR100349276B1 (ko) | 1999-02-09 | 1999-11-09 | 신호 진폭 증폭 회로, 부하 구동 회로, 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30595299A JP4535537B2 (ja) | 1999-10-27 | 1999-10-27 | 負荷駆動回路および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001125545A true JP2001125545A (ja) | 2001-05-11 |
| JP4535537B2 JP4535537B2 (ja) | 2010-09-01 |
Family
ID=17951282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30595299A Expired - Fee Related JP4535537B2 (ja) | 1998-05-11 | 1999-10-27 | 負荷駆動回路および液晶表示装置 |
Country Status (1)
| Country | Link |
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-
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- 1999-10-27 JP JP30595299A patent/JP4535537B2/ja not_active Expired - Fee Related
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