KR100396690B1 - Charge pump circuit - Google Patents

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Abstract

PURPOSE: A charge pump circuit is provided to stabilize a state of an output voltage and enhance the reliability and the performance of a PLL circuit by using an operational amplifier as a buffer. CONSTITUTION: A charge pump circuit includes a charging device connected to a power terminal, a ground terminal, and an output terminal. The charge pump circuit includes a level maintenance part, a charging circuit, a discharging circuit, and a buffer circuit. The level maintenance part maintains a charging level and a discharging level by applying a reference voltage of a predetermined level to a gate. The charging circuit is operated by an up-signal. The charging circuit charges the power of a power supply to the charging device through the level maintenance part and the output terminal. The discharging circuit is operated by a down-signal. The discharge circuit discharges the charged voltage of the charging device. The buffer circuit is connected to the charging circuit and the discharging circuit in order to reduce a voltage change rate of the output terminal.

Description

챠지 펌프 회로Charge pump circuit

본 발명은 PLL(Phase Locked Loop)에서 사용되는 챠지 펌프 회로에 관한 것으로서, 특히 출력단에 안정된 전류를 공급할 수 있도록 한 챠지 펌프 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge pump circuit used in a phase locked loop (PLL), and more particularly to a charge pump circuit capable of supplying a stable current to an output stage.

일반적으로 챠지 펌프 회로는 공급된 전원을 업(UP), 다운(DOWN)신호에 따라 충전장치를 이용하여 일정레벨 이상으로 충전 또는 방전하는 장치이며 PLL에서 주로 사용된다.In general, the charge pump circuit is a device that charges or discharges a predetermined level or more by using a charging device according to an up (UP) or down (DOWN) signal and is mainly used in a PLL.

종래의 챠지 펌프 회로는 도 1에 도시된 바와 같이, 드레인(Drain)을 통해 동작전원(VDD)을 공급받고 게이트(Gate)를 통해 턴온 상태를 유지하기 위한 기준전압을 인가받는 제 1 트랜지스터(P-M1), 드레인이 제 1 트랜지스터(P-M1)의 소오스(Source)와 연결되고 게이트를 통해 업 신호를 입력받는 제 2 트랜지스터(P-M2), 드레인이 제 2 트랜지스터(P-M2)의 소오스와 연결되고 게이트를 통해 다운 신호를 입력받는 제 3 트랜지스터(N-M1), 드레인이 제 3 트랜지스터(N-M1)의 소오스와 연결되고 게이트를 통해 턴온상태를 유지하기 위한 기준전압을 인가받으며 소오스가 접지된 제 4 트랜지스터(N-M2)를 구비하여 구성된다.In the conventional charge pump circuit, as shown in FIG. 1, the first transistor receives the operating power V DD through a drain and receives a reference voltage for maintaining a turn-on state through a gate. P-M1, a drain connected to a source of the first transistor P-M1, a second transistor P-M2 receiving an up signal through a gate, and a drain of the second transistor P-M2. A third transistor (N-M1) connected to a source of and receiving a down signal through a gate, and a drain connected to a source of the third transistor (N-M1) and applying a reference voltage to maintain a turn-on state through the gate And a fourth transistor (N-M2) whose source is grounded.

이때 제 1 및 제 2 트랜지스터(P-M1, P-M2)는 P 모스 트랜지스터이고 제 3 및 제 4 트랜지스터(N-M1, N-M2)는 N 모스 트랜지스터이다. 그리고 출력단(OUT)이 제 2 트랜지스터(P-M2)의 소오스와 제 3 트랜지스터(N-M1)의 드레인에 공통연결된다.In this case, the first and second transistors P-M1 and P-M2 are P MOS transistors, and the third and fourth transistors N-M1 and N-M2 are N MOS transistors. The output terminal OUT is commonly connected to the source of the second transistor P-M2 and the drain of the third transistor N-M1.

이와 같이 구성된 종래의 챠지 펌프 회로의 동작은 다음과 같다.The operation of the conventional charge pump circuit configured as described above is as follows.

먼저 로우 레벨의 업 신호가 입력되면, 이를 인가받는 제 2 트랜지스터(P-M2)가 턴온되고 제 1 트랜지스터(P-M1)는 턴온 상태이므로 제 1 트랜지스터(P-M1)의 드레인에 인가된 동작전원(VDD)이 출력단(OUT)을 통해 충전된다. 이때 제 3 트랜지스터(N-M1)는 턴오프 상태이다.First, when the low level up signal is input, the second transistor P-M2 receiving the same is turned on and the first transistor P-M1 is turned on so that an operation applied to the drain of the first transistor P-M1 is performed. The power supply V DD is charged through the output terminal OUT. At this time, the third transistor N-M1 is turned off.

한편, 하이 레벨의 다운 신호가 입력되면, 이를 인가받는 제 3 트랜지스터(N-M1)가 턴온되고 제 4 트랜지스터(N-M2)는 턴온 상태이므로 출력단(OUT)과 접지단(VSS)이 도통되어 충전된 전압이 접지단(VSS)을 통해 방전된다. 이때 업 신호 및 다운 신호입력이 일시적으로 겹치는 등의 에러 발생시 출력전압이 불안정해질 수 있다.On the other hand, when the high level down signal is input, the output terminal OUT and the ground terminal V SS are turned on because the third transistor N-M1 receiving the same is turned on and the fourth transistor N-M2 is turned on. The charged voltage is then discharged through the ground terminal V SS . At this time, the output voltage may become unstable when an error such as a temporary overlap between the up signal and the down signal input.

종래의 기술에 따른 챠지 펌프 회로는 PLL에서 사용될 때 업 신호 및 다운 신호의 빠른 스위칭에 의해 각 소자가 오동작하고 그에 따라 출력단의 전압변화율이 커지므로 출력단에 존재하는 기생 커패시턴스(Capacitance)에 의해 챠지 쉐어링(Charge Sharing)이 발생하여 출력단을 통한 전류공급이 불안정해지는 문제점이 있다.In the charge pump circuit according to the related art, when the PLL is used in a PLL, each device malfunctions due to fast switching of the up signal and the down signal, and accordingly, the voltage change rate of the output stage is increased, thereby charging sharing by the parasitic capacitance present in the output stage. (Charge Sharing) occurs and there is a problem that the current supply through the output terminal becomes unstable.

따라서 본 발명은 이러한 종래의 문제점을 해결하기 위하여 안출한 것으로서 출력단에 안정된 전류를 공급할 수 있도록 한 챠지 펌프 회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a charge pump circuit capable of supplying a stable current to an output stage, which is devised to solve such a conventional problem.

도 1은 종래의 기술에 따른 챠지 펌프 회로의 구성을 나타낸 회로도,1 is a circuit diagram showing the configuration of a charge pump circuit according to the prior art;

도 2는 본 발명에 따른 챠지 펌프 회로의 구성을 나타낸 회로도이고,2 is a circuit diagram showing the configuration of a charge pump circuit according to the present invention,

도 3a 및 도 3b는 도 2의 챠지 펌프 회로의 충·방전 동작에 따른 등가회로를 나타낸 회로도이다.3A and 3B are circuit diagrams illustrating equivalent circuits according to charge and discharge operations of the charge pump circuit of FIG. 2.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

N-M1∼N-M5: N-모스 트랜지스터P-M1∼P-M5: P-모스 트랜지스터N-M1 to N-M5: N-MOS transistor P-M1 to P-M5: P-MOS transistor

A1: 연산 증폭기A1: Operational Amplifier

본 발명은 전원단, 접지단, 출력단 및 출력단에 연결된 충전장치를 구비한 챠지 펌프 회로에 있어서, 게이트에 일정레벨 이상의 기준전압이 인가되어 충·방전 동작시 충·방전 레벨을 일정수준 이상으로 유지시키는 레벨 유지부, 업 신호에 따라 동작하여 전원단을 통해 인가되는 동작전원을 레벨 유지부 및 출력단을 통해 충전장치에 충전시키는 충전부, 다운 신호에 따라 동작하여 충전장치에 충전된 전압을 레벨 유지부 및 접지단을 통해 방전시키는 방전부, 충전부 및 방전부에 공통 연결되어 출력단의 전압 변동률을 감소시키는 버퍼부를 구비하여 구성됨을 특징으로 한다.The present invention provides a charge pump circuit having a charging device connected to a power supply terminal, a ground terminal, an output terminal, and an output terminal, wherein a reference voltage of a predetermined level or more is applied to a gate to maintain a charge / discharge level at a predetermined level or more during a charge / discharge operation. Level holding unit to operate in accordance with the up signal to the operating power applied through the power supply terminal level holding unit and the output terminal to charge the charging device through the output terminal, the voltage maintaining the voltage charged in the charging device by operating according to the down signal And a buffer unit commonly connected to a discharge unit, a charging unit, and a discharge unit for discharging through the ground terminal to reduce the voltage variation rate of the output terminal.

이하, 첨부된 도면을 참조하여 본 발명에 따른 챠지 펌프 회로를 설명하면 다음과 같다.Hereinafter, the charge pump circuit according to the present invention with reference to the accompanying drawings as follows.

도 2는 본 발명에 따른 챠지 펌프 회로의 구성을 나타낸 회로도, 도 3a 및 도 3b는 도 2의 챠지 펌프 회로의 충·방전동작에 따른 등가회로를 나타낸 회로도로써, 도 3a는 챠지펌프의 충전동작에 따른 등가회로를 나타낸 회로도이고, 도 3b는 챠지 펌프의 방전동작에 따른 등가회로를 나타낸 회로도이다.Figure 2 is a circuit diagram showing the configuration of the charge pump circuit according to the present invention, Figures 3a and 3b is a circuit diagram showing an equivalent circuit according to the charge and discharge operation of the charge pump circuit of Figure 2, Figure 3a is a charging operation of the charge pump 3B is a circuit diagram illustrating an equivalent circuit according to the discharge operation of the charge pump.

본 발명에 따른 챠지 펌프 회로는 도 2에 도시된 바와 같이, 드레인을 통해 동작전원(VDD)을 공급받고 게이트에 턴온상태를 유지하기 위한 기준전압을 공급받는 제 1 트랜지스터(P-M3), 드레인이 제 1 트랜지스터(P-M3)의 소오스와 연결되고 게이트를 통해 업 신호를 입력받는 제 2 트랜지스터(P-M5), 드레인이 제 1 트랜지스터(P-M3)의 소오스와 연결되고 게이트를 통해 반전된 업 신호를 입력받는 제 3 트랜지스터(P-M4), 드레인이 제 2 트랜지스터(P-M5)의 소오스와 연결되고 게이트를 통해 다운 신호를 입력받는 제 4 트랜지스터(N-M4), 드레인이 제 3 트랜지스터(P-M4)의 소오스와 연결되고 게이트를 통해 반전된 다운 신호를 입력받는 제 5 트랜지스터(N-M3), 드레인이 제 4 트랜지스터(N-M4)의 소오스 및 제 5 트랜지스터(N-M3)의 소오스와 공통으로 연결되고 게이트를 통해 턴온상태를 유지하기 위한 기준전압을 입력받으며 그 소오스가 접지된 제 6 트랜지스터(N-M5), 제 2 트랜지스터(P-M5)의 소오스 및 제 4 트랜지스터(N-M4)의 드레인과 공통으로 입력단(+)이 연결되고 제 3 트랜지스터(P-M4)의 소오스 및 제 5 트랜지스터(N-M3)의 드레인과 공통으로 출력단(OUT)이 연결된 부귀환 연산 증폭기(OP AMP)(A1)를 구비하여 구성된다. 이때 제 1, 제 2 및 제 3 트랜지스터(P-M3, P-M5, P-M4)는 P 모스 트랜지스터이고 제 4, 제 5 및 제 6 트랜지스터(N-M4, N-M3, N-M5)는 N 모스 트랜지스터이다. 그리고 출력단(OUT)이 제 2 트랜지스터(P-M5)의 소오스 및 제 4 트랜지스터(N-M4)의 드레인에 공통연결된다.In the charge pump circuit according to the present invention, as shown in FIG. 2, the first transistor P-M3 receives an operating power supply V DD through a drain and receives a reference voltage for maintaining a turn-on state to a gate; The second transistor P-M5 is connected to the source of the first transistor P-M3 and receives the up signal through the gate, and the drain is connected to the source of the first transistor P-M3 and is connected to the source of the first transistor P-M3. The third transistor P-M4 receiving the inverted up signal and the drain are connected to the source of the second transistor P-M5 and the fourth transistor N-M4 receiving the down signal through the gate and the drain A fifth transistor N-M3 connected to the source of the third transistor P-M4 and receiving an inverted down signal through a gate; a source of the fourth transistor N-M4 and a drain of the fifth transistor N-M4; -M3) is connected in common with the source and through the gate An input terminal in common with the source of the sixth transistor (N-M5), the source of the second transistor (P-M5), and the drain of the fourth transistor (N-M4) that receive a reference voltage for maintaining a turn-on state and whose source is grounded. A negative feedback operational amplifier OP AMP A1 having a positive terminal connected thereto and an output terminal OUT connected in common with the source of the third transistor P-M4 and the drain of the fifth transistor N-M3 It is composed. At this time, the first, second and third transistors P-M3, P-M5, and P-M4 are P MOS transistors, and the fourth, fifth and sixth transistors N-M4, N-M3, and N-M5. Is an N MOS transistor. The output terminal OUT is commonly connected to the source of the second transistor P-M5 and the drain of the fourth transistor N-M4.

이와 같이 구성된 챠지 펌프 회로의 제 2 트랜지스터(P-M5)에 로우 레벨의 업 신호가 인가되면, 제 3 트랜지스터(P-M4), 제 4 트랜지스터(N-M4)는 오프 상태이므로 도 3a와 같은 등가회로로 표현할 수 있다. 따라서 도 3a에 도시된 바와 같이, 제 2 트랜지스터(P-M5)의 게이트에 인가된 로우 레벨의 업 신호에 따라 제 2 트랜지스터(P-M5)가 턴온되며 제 1 트랜지스터(P-M3)는 턴온 상태이므로 동작전원(VDD)이 출력단(OUT)을 거쳐 콘덴서(Condenser) 등의 충전장치를 통해 충전된다. 이때 오피 앰프(A1)의 (-)입력단자에는 콘덴서의 용량에 상응하는 기준전압이 인가되고 일정시간(충전동작이 수행되는 시간)동안 버퍼(Buffer)의 역할을 수행하여 누설전류 및 업 신호와 다운 신호의 시간적인 교차에 의해 동작전원(VDD)이 접지단(VSS)을 통해 방전되는 것을 방지한다.When the low level up signal is applied to the second transistor P-M5 of the charge pump circuit configured as described above, since the third transistor P-M4 and the fourth transistor N-M4 are in an off state, as shown in FIG. 3A. It can be expressed as an equivalent circuit. Accordingly, as shown in FIG. 3A, the second transistor P-M5 is turned on according to the low level up signal applied to the gate of the second transistor P-M5, and the first transistor P-M3 is turned on. Since the operating power source (V DD ) is charged through the output terminal (OUT) through a charging device such as a condenser. At this time, the reference voltage corresponding to the capacitor's capacity is applied to the negative input terminal of the operational amplifier A1, and it acts as a buffer for a predetermined time (the time during which the charging operation is performed). The operating power V DD is prevented from being discharged through the ground terminal V SS by the time crossing of the down signal.

반면에, 챠지 펌프 회로의 제 4 트랜지스터(N-M4)에 하이 레벨의 다운 신호가 인가되면, 제 2 트랜지스터(P-M5), 제 5 트랜지스터(N-M3)는 오프 상태이므로 도 3b와 같은 등가회로로 표현할 수 있다. 따라서 도 3b에 도시된 바와 같이, 제 4 트랜지스터(N-M4)의 게이트에 인가된 하이 레벨의 다운신호에 따라 제 4 트랜지스터(N-M4)가 턴온되며 제 6 트랜지스터(N-M5)는 턴온 상태이므로 콘덴서에 충전된 전압이 출력단(OUT)을 통해 접지단(VSS)으로 방전된다. 이때에도 역시 방전동작이 수행되는 동안 오피 앰프(A1)가 버퍼의 역할을 수행하여 출력단(OUT)의 전압 변화율을 최소화함으로써 출력전압을 안정화시킨다.On the other hand, when the high level down signal is applied to the fourth transistor N-M4 of the charge pump circuit, the second transistor P-M5 and the fifth transistor N-M3 are turned off, as shown in FIG. 3B. It can be expressed as an equivalent circuit. Therefore, as shown in FIG. 3B, the fourth transistor N-M4 is turned on and the sixth transistor N-M5 is turned on according to the high level down signal applied to the gate of the fourth transistor N-M4. Since the voltage charged in the capacitor is discharged to the ground terminal V SS through the output terminal OUT. In this case, while the discharge operation is performed, the operational amplifier A1 serves as a buffer to minimize the voltage change rate of the output terminal OUT to stabilize the output voltage.

본 발명에 따른 챠지 펌프 회로는 연산 증폭기를 버퍼로써 활용하여 출력전압이 불안정해지는 것을 방지하므로 챠지 펌프 회로의 신뢰성을 향상시키고 나아가서는 이를 주로 사용하는 PLL의 성능을 향상시킬 수 있는 효과가 있다.The charge pump circuit according to the present invention utilizes an operational amplifier as a buffer to prevent the output voltage from becoming unstable, thereby improving the reliability of the charge pump circuit and further improving the performance of the PLL mainly using the same.

Claims (7)

전원단, 접지단, 출력단 및 출력단에 연결된 충전장치를 구비한 챠지 펌프 회로에 있어서,In a charge pump circuit having a charging device connected to a power supply terminal, a ground terminal, an output terminal, and an output terminal, 게이트에 일정레벨 이상의 기준전압이 인가되어 충·방전 동작시 충·방전 레벨을 일정수준 이상으로 유지시키는 레벨 유지부;A level maintaining unit configured to maintain a charge / discharge level at a predetermined level or more during a charge / discharge operation by applying a reference voltage or more to a gate; 업 신호에 따라 동작하여 상기 전원단을 통해 인가되는 동작전원을 상기 레벨 유지부 및 상기 출력단을 통해 충전장치에 충전시키는 충전부;A charging unit which operates according to an up signal to charge an operating power applied through the power terminal to the charging device through the level maintaining unit and the output terminal; 다운 신호에 따라 동작하여 상기 충전장치에 충전된 전압을 상기 레벨 유지부 및 접지단을 통해 방전시키는 방전부;A discharge unit configured to operate according to a down signal to discharge the voltage charged in the charging device through the level maintaining unit and a ground terminal; 상기 충전부 및 방전부에 공통 연결되어 출력단의 전압 변동률을 감소시키는 버퍼부를 구비하여 구성됨을 특징으로 하는 챠지 펌프 회로.And a buffer unit connected to the charging unit and the discharge unit in common to reduce a voltage variation rate of an output terminal. 제 1 항에 있어서,The method of claim 1, 상기 레벨 유지부는 게이트에 일정 레벨이상의 기준전압을 인가받고 드레인이 전원단과 연결되어 동작전원을 인가받는 제 1 P 모스 트랜지스터와,A first P MOS transistor receiving a reference voltage of a predetermined level or more from a gate and a drain connected to a power supply terminal to receive operating power; 게이트에 일정 레벨이상의 기준전압을 인가받고 소오스가 접지단과 연결되는 제 2 N모스 트랜지스터로 구성됨을 특징으로 하는 챠지 펌프 회로.The charge pump circuit of claim 2, wherein the charge pump circuit comprises a second N-MOS transistor connected to a ground terminal and receiving a reference voltage of a predetermined level or more. 제 1 항에 있어서,The method of claim 1, 상기 충전부는 드레인이 상기 레벨유지부의 제 1 P 모스 트랜지스터의 소오스와 연결되고 게이트에 업 신호를 인가받으며 소오스가 출력단과 연결된 제 3 P 모스 트랜지스터로 구성됨을 특징으로 하는 챠지 펌프 회로.And the charging unit comprises a third P MOS transistor having a drain connected to a source of the first P MOS transistor of the level maintaining unit, receiving an up signal to a gate, and having a source connected to an output terminal. 제 1 항에 있어서,The method of claim 1, 상기 방전부는 소오스가 상기 레벨유지부의 제 2 N 모스 트랜지스터의 드레인과 연결되고 게이트를 통해 다운 신호를 인가받으며 드레인이 출력단과 연결된 제 4 N 모스 트랜지스터로 구성됨을 특징으로 하는 챠지 펌프 회로.And the discharge part comprises a fourth N MOS transistor having a source connected to a drain of the second N MOS transistor of the level maintaining part, receiving a down signal through a gate, and having a drain connected to an output terminal. 제 1 항에 있어서,The method of claim 1, 상기 버퍼부는 (+)입력단이 상기 충전부의 제 3 P 모스 트랜지스터의 소오스와 연결되고 그 출력단이 상기 레벨유지부의 제 1 P 모스 트랜지스터의 소오스와 연결된 부귀환 연산 증폭기로 구성됨을 특징으로 하는 챠지 펌프 회로.The charge unit circuit comprises a negative feedback operational amplifier connected to a source of the third P MOS transistor of the charging unit and a positive input terminal of the buffer unit, and an output terminal of the buffer unit to a source of the first P MOS transistor of the level maintaining unit. . 제 1 항에 있어서,The method of claim 1, 상기 버퍼부는 (+)입력단이 상기 방전부의 제 4 N 모스 트랜지스터의 드레인에 연결되고 그 출력단이 상기 레벨유지부의 제 2 N 모스 트랜지스터의 드레인과 연결된 부귀환 연산 증폭기로 구성됨을 특징으로 하는 챠지 펌프 회로.The charge unit is a charge pump characterized in that the positive input terminal is connected to the drain of the fourth N MOS transistor of the discharge portion and the output terminal is a negative feedback operational amplifier connected to the drain of the second N MOS transistor of the level holding unit Circuit. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 버퍼부는 버퍼부의 출력단과 제 1 P 모스 트랜지스터의 소오스 및 버퍼부의 출력단과 제 2 N 모스 트랜지스터의 드레인에 연결되고 게이트를 통해 반전된 업 신호와 반전된 다운 신호를 인가받는 제 5 P 모스 트랜지스터 및 제 6 N 모스 트랜지스터를 더 구비하여 구성됨을 특징으로 하는 챠지 펌프 회로.A fifth P MOS transistor connected to an output terminal of the buffer unit, a source of the first P MOS transistor, a drain of the buffer unit and a drain of the second N MOS transistor, and receiving an inverted up signal and an inverted down signal through a gate; The charge pump circuit further comprises a sixth N-MOS transistor.
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