KR100394516B1 - 반도체 메모리 장치 - Google Patents

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KR100394516B1
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오제키세이지
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닛폰 덴키 가부시끼 가이샤
엔이씨 일렉트로닉스 코포레이션
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 통상 메모리 셀이 액세스된 경우에는 디코더 회로를 인에이블하고 용장 메모리 셀이 액세스된 경우에는 디코더 회로를 디스에이블할 수 있도록, 외부 어드레스 신호에 따라서 디코더 회로를 인에이블 및 디스에이블할 수 있는 디코더 인에이블 신호(YREDB)를 발생할 수 있다. 반도체 메모리 장치는 통상 메모리 셀이 액세스된 때에는 제 1 상태에 놓이고 용장 메모리 셀이 액세스된 때에는 제 2 상태에 놓이는 용장 회로들(010)을 포함한다. 결합 회로는 용장 회로들(010)이 제 1 상태에 있을 때에는 디코더 인에이블 신호(YREDB)를 활성화시키고 용장 회로(010)가 제 2 상태에 있을 때에는 디코더 인에이블 신호(YREDB)를 비활성화시킨다. 또한, 펄스 발생기(011)는 통상 모드 펄스(YRDB)를 외부 클록 신호와 동기하여 제공한다. 통상 모드 펄스(YRDB)는 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 전환된 경우에 디코더 인에이블 신호(YREDB)를 활성화시킨다.

Description

반도체 메모리 장치{Semiconductor memory device}
(기술분야)본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 동기형 메모리 장치용 용장 회로들(redundancy circuits)에 관한 것이다.
(발명의 배경)반도체 메모리 장치들의 저장 용량은 현저한 속도로 계속 증가해왔다. 저장 용량의 증가는 처리 기술에 있어서의 기술 진보 및/또는 반도체 메모리 장치 내의 여러 가지 피처들(features)의 크기 감소들을 포함하지만 이에 제한되지는 않는 다수의 요인들에 기여할 수 있다. 감소된 피처들의 크기들은 반복되는 구조들 사이의 보다 작아진 간격들(보다 작아진 피치)뿐만 아니라 도선 폭들, 트랜지스터들, 캐패시터들 등과 같은 특정의 구성 요소들의 크기에 있어서의 감소들도 포함한다.
대부분의 반도체 메모리 장치들은 아주 복잡하고 메모리 셀의 수가 아주 많기 때문에, 완전히 결함이 없는 장치를 지속적으로 제조하는 것은 아주 어렵다. 어떤 종류의 결함을 갖는 반도체 장치 모두가 폐기되는 경우, 그러한 장치의 제조 수율은 상당히 낮아질 것이다. 제조 수율을 높이기 위해, 대부분의 반도체 장치는 어떤 종류의 용장 설계(redundant scheme)를 포함한다.
통상적으로 용장 회로는 하나의 회로 요소(일례로, 결함이 있는 통상 메모리 셀)를 다른 것(일례로, 용장 메모리 셀)으로 대체한다. 동작에 있어서, 결함이 있는 통상 메모리 셀에 대응하는 메모리 장치에 어드레스가 인가될 때, 용장 회로는 그와 같은 어드레스를 검출하여 결함이 있는 통상 메모리 셀이 액세스되는 것을 방지할 수 있다. 대신에 용장 회로는 용장 메모리 셀에 대한 액세스를 제공할 수 있게 된다. 동작 속도들을 유지하기 위해서는, 용장 메모리 셀로의 액세스가 통상 메모리 셀로의 액세스와 구별되지 않는 것이 바람직한데, 그 반대의 경우도 마찬가지다.
이와 같은 방식으로, 반도체 메모리 장치가 (일례로, 제어 불가능한 공정 변화로 인한) 결함이 있는 메모리 셀들을 포함하는 경우라 해도, 용장 회로들을 사용함으로써 여전히 완벽하게 기능할 수 있게 된다. 이것은 결함이 있는 메모리 셀들을 갖는 반도체 메모리 장치들이 동작 장치(working devices)로서 패키징되어 제공될 수 있게 허용한다. 결국, 총 제조 수율이 증가될 수 있다.
많은 경우에, 가장 발전된 제조 공정들에 있어서 조차도 반도체 메모리 용량의 증가는 그에 대응하는 결함 증가를 야기할 수 있다. 따라서, 반도체 메모리 장치의 용량을 계속해서 증가시킴에 따라, 점점 더 많은 용장 메모리 셀을 포함시켜야만 발생 가능한 결함들을 해소시킬 수 있게 된다. 메모리 셀들의 수가 보다 많아짐에 따라 결과적으로 야기되는 용장 회로들의 증가들은 반도체 메모리 장치의 액세스 시간들에 악영향을 미칠 수 있다.
본 발명의 여러 가지 특징들 및 장점들을 더욱 잘 이해할 수 있도록 하기 위해서, 이하에서는 용장 회로들을 구비한 종래의 반도체 메모리 장치에 대하여 설명한다. 종래의 반도체 메모리 장치는 도21에 도시되어 있는데, 이는 동기형 반도체 메모리일 수 있다. 도21에 도시된 바와 같이, 반도체 메모리 장치는 통상 메모리 셀 영역들(ordinary memory cell areas)(001), 용장 메모리 셀 영역(002), Y 디코더 회로들(003), 용장 Y 스위칭 회로(004), Y 프리디코더 회로들(005), 및 용장 회로부(006)를 포함한다.
Y 디코더 회로들(003) 및 용장 스위치 회로(004)는 셀 영역들(001, 002)에 아주 근접하여 위치될 수 있다. Y 프리디코더 회로들(005) 및 용장 회로부(006)는 셀 영역들(001, 002) 주변에 위치될 수 있지만 마찬가지로 이와 같은 영역들에 아주 근접하여 위치될 수 있다.
Y 디코더 회로 및 Y 프리디코더 회로들(003, 005)은 통상 메모리 셀 영역들(001) 내의 통상 메모리 셀들로의 액세스를 위해 제공될 수 있다. 단지 일례로서, Y 프리디코더 회로들(005)은 어드레스 신호들을 수신하여 프리디코드된 어드레스 신호들을 발생시킬 수 있다. 이와 같은 프리디코드된 어드레스 신호들은 Y 디코더 회로들(003)이 수신하고 이어서 Y 디코더 회로들(003)은 하나 이상의 통상 메모리 셀들을 선택할 수 있다.
용장 회로부(006) 및 용장 Y 스위칭 회로(004)는 용장 메모리 셀 영역(002) 내의 용장 메모리 셀들을 액세스하기 위해 제공한다. 보다 상세히 설명하면, 용장 회로부 및 용장 스위칭 회로(006, 004)는 어드레스 값을 수신하여 어드레스 값이 결함이 있는 통상 메모리 셀에 대응하는 것인지를 결정한다. 어드레스 값이 결함이 있는 메모리 셀에 대응하지 않는 경우, 액세스는 상술한 바와 같이 Y 디코더 회로 및 Y 프리디코더 회로(003, 005)에 대해서 수행될 수 있다. 어드레스 값이 결함이 있는 통상 메모리 셀에 대응하는 경우, 용장 회로부 및 용장 스위치 회로(006, 004)는 Y 프리디코더 회로(005)를 디스에이블하고 용장 회로 셀 영역(002)으로부터 하나 이상의 용장 메모리 셀을 선택한다.
도 22는 도 21의 종래의 메모리 장치에 인가되고 발생될 수 있는 여러 신호들을 나타내는 도면이다.도22에 도시된 바와 같이, 어드레스 신호(YAjT)를 수신할 수 있다. 도시된 특정 예에 있어서, 용어 "YAjT"에서 값 j는 양의 정수이고 값 T는 논리 하이 레벨을 나타낸다.
어드레스 신호들(YAjT)이 결함이 있는 통상 메모리 셀에 대응하는지의 여부에 따라 여러 가지 신호들이 발생된다.
어드레스 신호(YAjT)가 결함이 있는 통상 메모리 셀에 대응하지 않는 경우, 용장 회로부(006)가 그 어드레스 신호를 수신하고 그것이 결함이 있는 통상 메모리 셀에 대응하지 않는다고 결정할 수 있다. 결국, 디코드 인에이블 신호(YREDB)가 활성으로 유지되고 용장 스위칭 활성화 신호(RYS)가 비활성으로 유지될 수 있다. 디코드 인에이블 신호들(YREDB)이 활성화되면, Y 프리디코더 회로들(005)은 어드레스 신호(YAjT)를 프리디코딩해서 프리디코드된 어드레스 신호(YPRD)를 Y 디코더 회로들(003)에 제공할 수 있다. 프리디코딩된 어드레스 신호들(YPRD)에 따라서, Y 디코더 회로들(003)은 Y 선택 신호들(YSW)로 하나 이상의 통상 메모리 셀들에(일례로, 판독 또는 기록 동작을 위해) 액세스할 수 있다. 용장 스위칭 활성화 신호(RYS)가 비활성화되면, 용장 메모리 셀 영역(002) 내의 용장 메모리 셀들은 액세스되지 않는다.
어드레스 신호(YAjT)가 결함이 있는 통상 메모리 셀에 대응하는 경우, 용장 회로부(006)는 어드레스를 수신하여 그와 같은 대응을 결정한다. 결국, 디코드 인에이블 신호들(YREDB)이 비활성화될 수 있고 용장 Y 스위칭 활성화 신호들(RYS)이 활성화될 수 있다. 디코드 인에이블 신호(YREDB)가 비활성화된 경우, Y 프리디코더 회로들(005)은 디스에이블되어서 Y 디코더 회로들(003)용의 프리디코드된 어드레스 신호(YPRD)를 발생하지 않을 수 있다. 따라서, 통상 메모리 셀은 어드레스 신호(YAjT)에 응답하여 액세스되지 않는다. 대신, 용장 Y 스위칭 활성화 신호(RYS)의 활성화로, 용장 스위치 회로(004)는 용장 Y 선택 신호들(RYSW)에 따라서 하나 이상의 메모리를 액세스할 수 있다. 이와 같은 방식으로 결함이 있는 통상 메모리 셀이 용장 메모리 셀로 대체될 수 있다.
용장 회로부(006)의 동작은 클록 동기화 신호(YRD)에 따라서 시간 조정된다. 클록 동기화 신호(YRD)는 외부에서 인가된 클록 신호와 동기화될 수 있다.
이하, 도22를 참조하여 설명한 여러 가지 신호들이 도23에 더욱 상세하게 설명될 것이다. 도23은 종래의 반도체 메모리 장치를 포함할 수 있는 집적 회로 "칩"을 나타내는 도면이다. 위에서 언급한 바와 같이, 이와 같은 반도체 메모리 장치는 동기 장치(synchronous device)일 수도 있다. 이 경우, 동기형 반도체 메모리 장치는 외부 클록 신호를 수신할 수 있다. 또한, 입력 신호들을 수신하여 출력 신호들이 이와 같은 외부 클록 신호와 동기되어 제공될 수 있다.
동기형 반도체 메모리 장치는 외부 클록 신호에 응답하여 ICLK로 나타낸 내부 클록 신호를 발생시킬 수 있다. 내부 클록 신호(ICLK)는 어드레스 신호(YAjT)와 클록 동기화 신호(YRD)를 발생시키는 데 사용될 수 있다. 보다 상세히 설명하면, 동기형 반도체 메모리 장치는 클록 동기화 신호 발생기(007) 및 Y 어드레스 신호 발생기(008)를 구비할 수 있다. Y 어드레스 신호 발생기(008)는 외부 인가 어드레스를 내부 클록 신호(ICLK)와 동기하고 래치하여 어드레스 신호(YAjT)를 제공할 수 있다. 또한, 클록 동기화 신호 발생기(007)는 클록 동기화 신호를 내부 클록 신호(ICLK)와 동기하여 발생시킬 수 있다.
이상 종래의 반도체 메모리 장치의 구조 및 동작을 설명하였으며, 이하에 종래의 용장 회로부의 일례를 도24를 참조하여 설명한다. 도24의 용장 회로부는 상술한 바와 같은 종래의 반도체 메모리 장치에 사용될 수 있으므로 동일한 참조 부호(006)로 나타낸다.
도24를 참조하면, 용장 회로부(006)는 다수의 용장 회로들(009)을 구비할 수 있다. 각 용장 회로(009)는 퓨즈 노드(FUSE 00-11)를 구비할 수 있다. 퓨즈 노드(FUSE NODE 00-11)는 하이 레벨로 프리차지되어서 수신된 어드레스 값이 용장 회로(009) 내에 프로그램된 결함이 있는 어드레스 값과 일치하는 경우에 방전될 수 있다. 퓨즈 노드(FUSE NODE 00)를 위한 용장 회로(009)가 상세하게 도시되어 있다. 다른 용장 회로들(일례로, 퓨즈 노드(즉, FUSE NODE 01-11)용)도 동일한 구성을 가질 수 있다.
용장 회로(009)는 프리차지 장치(020), 인에이블 장치(021), 퓨즈들(022) 및 대응하는 검출 트랜지스터들(023)을 구비할 수 있다. 각각의 퓨즈(022) 및 검출 트랜지스터(023) 외에도 상보형 퓨즈(024) 및 상보형 검출 트랜지스터(025)도 있을 수 있다. 프리차지 장치(020)는 퓨즈 노드(FUSE NODE 00)와 제 1 전원 사이의 소스-드레인 경로 및 클록 동기화 신호(YRD)를 수신하는 게이트를 가진 p-채널 트랜지스터일 수 있다. 인에이블 장치(021)는 퓨즈 노드(FUSE NODE 00)와 제 2 전원(즉, 접지) 사이의 소스-드레인 경로와 인에이블 신호(Ø)를 수신하는 게이트를 구비하는 n-채널 트랜지스터일 수 있다. 퓨즈(022)는 퓨즈 노드(FUSE NODE 00)와 제 2 전원 사이의 검출 트랜지스터(023)의 소스-드레인 경로와 직렬로 배열될 수 있다. 퓨즈(022)는 결함이 있는 어드레스 부분을 저장할 수 있도록 프로그램될 수 있고(즉, 개방되거나 원상 유지됨) 검출 트랜지스터(023)는 n-채널 트랜지스터로 구성될 수 있다. 유사한 방식으로, 상보형 퓨즈(024)는 퓨즈 노드(FUSE NODE 00)와 제 2 전원 사이의 상보형 검출 트랜지스터(025)의 소스-드레인 경로와 직렬로 배열될 수 있다. 상보형 퓨즈(024)도 결함이 있는 어드레스 부분을 저장할 수 있도록 프로그램될 수 있으며 상보형 검출 트랜지스터(025)는 n-채널 트랜지스터일 수 있다.
상술한 바와 같이, 용장 회로(009)는 어드레스 신호를 수신할 수 있다. 이와 같은 어드레스 신호는 어드레스 값들 YA0T 내지 YA8T로서 도24에 도시되어 있다. 도면에 도시된 바와 같이, 어드레스 값들(YA0T 내지 YA8T)은 검출 트랜지스터들(023)의 게이트들에 인가될 수 있다. 또한, 어드레스 값들(YA0T 내지 YA8T)은 인버터에 의해 반전되고 이후 상보형 검출 트랜지스터들(025)의 게이트들에 제공될 수 있다.
용장 회로(009)도 래칭 회로를 구비할 수 있다. 래칭 회로는 노드(NODE 00)를 프리차지된 값으로 래치시키고, 또한 용장 Y 활성화 신호(RYS0)를 제공할 수 있다. 이와 같은 래칭 회로는 피드백 트랜지스터(029)뿐만 아니라 인버터들(027, 028)을 연결하는 열들(series)을 구비할 수 있다. 인버터(027)의 출력은 신호(RYB)를 제공할 수 있다.
이상에서는 용장 회로(009)의 여러 가지 회로 구성 부재들에 대해 설명하였으나, 이하에서는 용장 회로(009)의 동작에 대해서 설명한다. 액세스에 앞서 클록 동기화 신호(YRD)가 로우로 될 수 있고, 한편 인에이블 신호(Ø)도 로우로 될 수 있다. 인에이블 장치(021)가 오프로 되어 있는 동안에 프리차지 장치(020)가 온으로 되어, 퓨즈 노드(FUSE NODE 00)가 제 1 전원 레벨로 프리차지될 수 있다. 퓨즈 노드(FUSE NODE 00)가 하이이면, 인버터(027)가 피드백 트랜지스터(029)를 온으로 하여 퓨즈 노드(FUSE NODE 00)를 하이 레벨로 래치할 수 있다.
이어서, 클록 동기화 신호(YRD)가 하이로 천이되어 어드레스 값들(YA0T 내지 YA8T)이 용장 회로(009)에 인가된다. 피드백 트랜지스터(029)는 퓨즈 노드(FUSE NODE 00)를 프리차지된 하이 레벨로 유지할 수 있다. 용장 회로(009)의 응답은 인가된 어드레스 값들(YA0T 내지 YA8T)이 퓨즈들(022) 및 상보형 퓨즈들(023)에 의해 저장된 결함이 있는 어드레스와 일치하는지의 여부에 따라 변할 수 있다.
인가된 어드레스 값들(YA0T 내지 YA8T)이 결함이 있는 어드레스와 일치하지 않는 경우, 퓨즈 노드(FUSE NODE 00)는 적어도 하나의 트랜지스터(023) 또는 온으로 되어 있는 상보형 검출 트랜지스터(025) 및 과부하 피드백 트랜지스터(029)에 의해 방전될 수 있다. 퓨즈 노드(FUSE NODE 00)의 방전은 또한 용장 Y 활성화 신호(RYS0)의 비활성화를 야기하기도 한다.
인가된 어드레스 값들(YA0T 내지 YA8T)이 결함이 있는 어드레스와 일치하는 경우, 퓨즈들(022)과 상보형 퓨즈(024)의 특정 상태는 퓨즈 노드(FUSE NODE 00)가 방전되는 것을 방지할 수 있고, 퓨즈 노드(FUSE NODE 00)는 프리차지된 하이 레벨로 래치된 상태를 유지할 수 있다. 또한, 용장 Y 활성화 신호(RYS0)는 활성 상태를 유지할 수 있다.
용장 회로부(006)는 또한 프로그램된 결함이 있는 어드레스가 어느 한 용장 회로(009)에 의해 검출되는지의 여부를 알 수 있는 결합 논리부를 구비할 수 있다. 결함이 있는 어드레스가 검출되지 않는 경우(즉, 인가된 어드레스가 통상 메모리 셀에 대응하지 않는 경우), 디코드 인에이블 신호(YREDB)는 활성 상태를 유지할 수 있다. 그러나, 결함이 있는 어드레스가 검출되는 경우(즉, 인가된 어드레스가 결함이 있는 통상 메모리 셀에 대응하는 경우), 디코드 인에이블 신호(YREDB)는 비활성화될 수 있다.
도24의 결합 논리부는 NOR 게이트들(030, 031)을 구비한다. NOR 게이트(030, 031) 각각은 2개의 퓨즈 노드들의 상태를 논리적으로 결합할 수 있다. 따라서, 퓨즈 노드(FUSE NODE 00 또는 01) 중 어느 하나가 하이인 경우, NOR 게이트(030)의 출력(YREB0)은 로우로 구동될 것이다. 유사하게, 퓨즈 노드(FUSE NODE 10 또는 11) 중 어느 하나가 하이인 경우, NOR 게이트(031)의 출력(YREB1)은 로우로 구동될 것이다. NOR 게이트들(030, 031)의 출력들은 NAND 게이트(032)에서 논리적으로 결합될 수 있다. 또한, NAND 게이트(032)의 출력(YRE0)과 다른 NAND 게이트들(도시되지 않음)의 출력들(YER1, YER2)은 NOR 게이트(033)에서 논리적으로 결합될 수 있다. NOR 게이트(033)의 출력은 디코드 인에이블 신호(YREDB)일 수 있다.
도24의 종래의 예에 있어서, 메모리 셀들(모든 용장 및 통상 메모리 셀)에 대한 액세스는 디코드 인에이블 신호(YREDB)의 레벨에 의존할 수 있다. 따라서, 액세스가 통상 메모리 셀로부터 용장 메모리 셀로 전환되면, 디코드 인에이블 신호(YREDB)가 하이(high)에서 로우(low)로 천이될 수 있고 용장 Y 선택 신호들(RYSW)이 활성화될 수 있다. 유사하게, 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 전환되면, 디코드 인에이블 신호(YREDB)가 로우에서 하이로 천이될 수 있고 용장 Y 선택 신호들(RYSW)이 활성화될 수 있다.
상술한 바와 같이, 반도체 메모리 장치의 용량이 계속 증가되어 왔기 때문에, 상기와 같은 장치들은 많은 수의 용장 메모리 셀들을 갖는다. 결국, 반도체 메모리 장치들이 보다 큰 영역, 보다 많은 논리 스테이지들 및 보다 많은 퓨즈 노드들을 갖게 된다. 또한, 배선 부하들, 특히 디코드 인에이블 신호(YREDB)용의 배선 부하 또한 커질 수 있다. 이와 같은 이유 및 다른 이유로 해서, 통상 메모리 셀 및 용장 메모리 셀의 액세스들 간의 전환에 소요되는 지연은 상당할 수 있다.
이와 같은 지연들은 반도체 메모리 장치의 동작에 악영향을 미칠 수 있다. 즉, 액세스 시간이 증가하거나, 최악의 상황에는 오류 데이터가 발생할 수 있다.
종래의 반도체 메모리 장치에 있어서의 상술한 결점에 비추어 보면, 용장 메모리 셀의 액세스와 통상 메모리 셀의 액세스 간의 전환과 관련된 지연들을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이 바람직하다.
도1은 본 발명의 일 실시예에 따른 용장 회로부를 도시한 회로도.
도2는 본 발명의 일 실시예에 따른 제 1 프리디코더 회로의 회로도.
도3은 본 발명의 일 실시예에 따른 제 2 프리디코더 회로의 회로도.
도4는 본 발명의 일 실시예에 따른 제 3 프리디코더 회로의 회로도.
도5는 본 발명의 일 실시예에 따른 제 4 프리디코더 회로의 회로도.
도6은 본 발명의 일 실시예에 따른 제 1 디코더 회로의 회로도.
도7은 본 발명의 일 실시예에 따른 제 2 디코더 회로의 회로도.
도8은 본 발명의 일 실시예에 따른 용장 Y 스위칭 회로의 회로도.
도9a 내지 도9d는 본 발명의 일 실시예에 따른 여러 가지 동작 모드들을 나타내는 타이밍도들.
도10은 본 발명의 일 실시예에 따른 데이터 액세스 경로를 나타내는 블럭도.
도11은 CAS 대기 시간들을 차별화하는 판독 동작들을 도시하는 타이밍도.
도12는 본 발명의 일 실시예에 따른 여러 가지 타이밍 신호 및 제어 신호들을 나타내는 타이밍도.
도13은 본 발명에 따른 액세스와 종래 기술의 액세스 간의 차이들을 나타낸 표.
도14는 종래의 장치에 따른, 통상 메모리 셀 액세스로부터 용장 메모리 셀 액세스로의 전환을 나타내는 타이밍도.
도15는 본 발명의 일 실시예에 따른, 통상 메모리 셀 액세스로부터 용장 메모리 셀 액세스로의 전환을 나타내는 타이밍도.
도16은 종래의 장치에 따른, 용장 메모리 셀 액세스로부터 또 다른 용장 메모리 셀 액세스로의 전환을 나타내는 타이밍도.
도17은 본 발명의 일 실시예에 따른, 용장 메모리 셀 액세스로부터 또 다른 용장 메모리 셀 액세스로의 전환을 나타내는 타이밍도.
도18은 종래의 장치에 따른, 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환을 나타내는 타이밍도.
도19는 본 발명의 일 실시예에 따른, 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환을 나타내는 타이밍도.
도20은 본 발명의 하나의 대안의 실시예에 따른 용장 회로부의 블럭도.
도21은 종래의 반도체 메모리 장치를 나타내는 블럭도.
도22는 도21의 종래 반도체 메모리 장치에 인가되고 발생될수 있는 여러 가지 신호들을 나타내는 도면.
도23은 도21의 종래 반도체 메모리 장치에 인가되고 발생될 수 있는 여러 가지 신호들을 나타내는 다른 도면.
도24는 종래의 용장 회로부를 나타내는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
010: 용장 회로
011: 펄스 발생기
020: 프리차지 장치
022: 퓨즈
023: 검출 트랜지스터
024: 상보형 퓨즈
025: 상보형 검출 트랜지스터
026: 인버터
029: 피드백 트랜지스터
030, 031, 034, 035: 논리 회로
040, 080: 프리디코더 회로
041, 042, 081 내지 085: 신호 인버터
043 내지 046, 064 내지 067, 086 내지 093: 디코드 게이트
094 내지 101: 출력 인버터
(발명의 요약)
본 발명의 일 실시예에 따른 반도체 메모리 장치는 디코드 인에이블 신호를 발생시킬 수 있다. 통상 메모리 셀이 액세스되면, 디코드 인에이블 신호가 활성화되어 디코더 회로를 인에이블한다. 용장 메모리 셀이 액세스되면, 디코드 인에이블 신호가 비활성화되어 디코더 회로를 디스에이블한다. 또한, 용장 회로 메모리 셀로부터 통상 메모리 셀로의 전환시, 디코드 인에이블 신호는 외부 클록 신호와 동기하여 활성화된다. 통상 메모리 셀과 용장 메모리 셀들을 액세스하기 위한 어드레스 신호들은 외부 클록 신호와 동기하여 수신될 수 있다.
본 발명의 일 실시 양태에 따르면, 디코더 회로는 디코드 인에이블 신호가 활성화된 경우에는 어드레스 신호들이 다른 디코더 회로들에 인가되는 것을 방지하는 프리디코더를 구비할 수 있다.
본 발명의 다른 실시 양태에 따르면, 반도체 메모리 장치는 다수의 상태 유지 회로들 및 결합 회로를 구비할 수 있다. 상태 유지 회로들은 통상 메모리 셀이 액세스된 때에는 제 1 상태에 있을 수 있고 용장 메모리 셀이 액세스된 때에는 제 2 상태에 있을 수 있다. 결합 회로는 모든 상태 유지 회로들이 제 1 상태에 있을 때에는 디코드 인에이블 신호를 활성화시키고 상태 유지 회로들 중 적어도 하나가 제 2 상태에 있을 때에는 디코드 인에이블 신호를 비활성화시킬 수 있다.
결합 회로는 다중 상태 유지 회로들의 상태들을 논리적으로 결합시킬 수 있는 제 1 레벨 회로들과 제 1 레벨 회로의 출력들을 통상 모드 신호와 논리적으로 결합시킬 수 있는 제 2 레벨 회로들을 구비할 수 있다. 통상 모드 신호는 외부 클록 신호와 동기하여 발생될 수 있다. 본 실시예들의 특정 양태들에 따르면, 제 1 레벨 회로들은 NOR 게이트들을 구비할 수 있고 제 2 레벨 회로들은 AND-NOR 논리 회로를 구비할 수 있다. 부가적으로 혹은 대안으로, 통상 모드 신호는 펄스 발생기 회로에 의해 발생되는 펄스로 구성할 수 있다.
본 발명의 일 실시 양태에 따르면, 펄스 발생기는 내부 신호를 수신하는 하나의 입력 및 지연 내부 신호를 수신하는 다른 형태의 입력을 가진 논리 회로를 구비할 수 있다. 본 실시예들의 특정 양태들에 따르면, 펄스 발생기는 하나의 입력에서 클록 동기화 신호를 직접 수신하는 하나의 입력 및 반전 지연 회로에 의해 클록 동기화 신호를 수신하는 다른 입력을 가진 NOR 게이트를 구비할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 메모리 장치는 통상 메모리 셀이 액세스되었을 때에 디코드 인에이블 신호를 활성화시키고 용장 메모리 셀이 액세스되었을 때에 디코드 인에이블 신호를 비활성화시킨다. 통상 메모리 셀들을 액세스하는 디코더 회로는 디코드 인에이블 신호에 따라서 인에이블 및 디스에이블된다. 또한, 반도체 메모리 장치는 인가된 어드레스가 통상 메모리 셀에 대응하는 경우에 제 1 상태에 있고 어드레스가 용장 메모리 셀에 대응하는 경우에는 제 2 상태에 있을 수 있는 퓨즈 노드들을 갖는 용장 회로들을 포함한다. 결합 회로는 퓨즈 노드 상태를 수신하여, 모든 퓨즈 노드들이 제 1 상태에 있을 때에는 디코드 인에이블 신호를 활성화시키고 퓨즈 노드들 중 적어도 하나가 제 2 상태에 있을 때에는 디코드 인에이블 신호를 비활성화시킬 수 있다. 또한, 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 전환되는 경우에, 디코드 인에이블 신호는 외부 클록 신호와 동기하여 활성화된다.
본 실시예들의 일 양태에 따르면, 디코더 회로 각각은 퓨즈 노드와 제 1 전원 사이에서 퓨즈와 직렬로 배열된 소스-드레인 경로들을 가진 검출 트랜지스터들을 구비할 수 있다. 퓨즈 노드와 제 2 전원 사이에 직렬로 배열된 소스-드레인 경로를 포함하는 프리차지 트랜지스터도 구비될 수 있다.
본 실시예들의 또 다른 양태에 따르면, 결합 논리 회로는 적어도 2개의 용장 회로 퓨즈 노드들의 상태들을 논리적으로 결합시키는 제 1 레벨 NOR 게이트들을 구비할 수 있다. 이 때, 제 2 레벨 AND 게이트는 제 1 레벨 NOR 게이트들의 적어도 2개의 출력을 결합시킬 수 있다. 제 2 레벨 NOR 게이트는 적어도 하나의 제 2 레벨 AND 게이트의 출력들을 외부 클록 신호와 동기하여 발생된 통상 모드 신호와 결합시킬 수 있다.
(실시예들의 상세한 설명)
이하에서는 도면들을 참조하여 본 발명에 따른 여러 실시예들에 대하여 설명한다. 도1 내지 도20은 본 발명의 여러 실시예들을 나타내고 있고, 도21 내지 도24와 관련하여 설명한 것과 일부 동일한 구조를 포함하기도 한다. 이와 같은 범위에서, 유사한 구조에는 동일한 참조 부호를 사용한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 도21 내지 도23에 도시된 것과 동일한 일반 구조를 가질 수 있다. 그러나, 이 실시예는 종래의 예와는 다른 용장 회로부(006')를 구비할 수 있다. 따라서, 이하 본 발명의 일 실시예에 따른 용장 회로부(006')에 대해 상세히 설명한다.
도1을 참조하면, 용장 회로부(006')는 다수의 용장 회로(010)를 구비할 수 있다. 각각의 용장 회로(010)는 퓨즈 노드(FUSE NODE 00-11)를 구비할 수 있다. 퓨즈 노드(FUSE NODE 00-11)는 하이 레벨로 프리차지되고 이후 수신된 어드레스 값이 용장 회로(010) 내에 프로그램된 결함이 있는 어드레스 값과 일치하는 경우에는 방전될 수 있다. 퓨즈 노드(FUSE NODE 00)용의 용장 회로(010)가 상세하게 도시되어 있다. 다른 용장 회로(010)(즉, 퓨즈 노드(FUSE NODE 00-11)용의 용장 회로)도 동일한 구성을 가질 수 있다.
용장 회로(010)는 또한 프리차지 장치(020), 인에이블 장치(021), 퓨즈(022) 및 대응하는 검출 트랜지스터들(023)을 구비할 수 있다. 또한, 퓨즈(022) 및 검출 트랜지스터(023) 각각에 대해 대응하는 상보형 퓨즈(024) 및 상보형 검출 트랜지스터(025)가 있을 수 있다. 프리차지 장치(020)는 퓨즈 노드(FUSE NODE 00)와 제 1 전원 사이의 소스-드레인 경로와 클록 동기화 신호(YRD)를 수신하는 게이트를 구비하는 p-채널 트랜지스터일 수 있다. 인에이블 장치(021)는 퓨즈 노드(FUSE NODE 00)와 제 2 전원(즉, 접지) 사이의 소스-드레인 경로와 인에이블 신호(Ø)를 수신하는 게이트를 구비하는 n-채널 트랜지스터일 수 있다.
퓨즈(022)는 퓨즈 노드(FUSE NODE 00)와 제 2 전원 사이에서 검출 트랜지스터(023)의 소스-드레인 경로와 직렬로 배열될 수 있다. 퓨즈(022)는 결함이 있는 어드레스 부분을 저장할 수 있도록 프로그램될 수 있으며(일례로, 개방 또는 원상 유지), 검출 트랜지스터(023)는 n-채널 트랜지스터일 수 있다. 이와 유사한 방식으로, 상보형 퓨즈(024)는 퓨즈 노드(FUSE NODE 00)와 제 2 전원 사이에서 상보형 검출 트랜지스터(025)의 소스-드레인 경로와 직렬로 배열될 수 있다. 상보형 퓨즈(024)도 결함이 있는 어드레스 부분을 저장할 수 있도록 프로그램될 수 있으며 상보형 검출 트랜지스터(025)는 n-채널 트랜지스터일 수 있다.
상술한 바와 같이, 용장 회로(010)는 어드레스 신호를 수신할 수 있다. 이와 같은 어드레스 신호는 도1에서는 어드레스 값들(YA0T 내지 YA8T)로 나타내었다. 도면에 도시된 바와 같이, 어드레스 값들(YA0T 내지 YA8T)은 검출 트랜지스터들(023)의 게이트들에 인가될 수 있다. 또한, 어드레스 값들(YA0T 내지 YA8T)은 인버터들(026)에 의해서 반전되고 이후 상보형 트랜지스터들(025)의 게이트들에 제공될 수 있다.
용장 회로(010)는 또한 래칭 회로를 구비할 수 있다. 래칭 회로는 노드(NODE 00)를 프리차지된 값으로 래치시키며, 또한 용장 Y 활성화 신호(RYS0)를 제공할 수 있다. 이와 같은 래칭 회로는 피드백 트랜지스터(029)뿐만 아니라 인버터들(027, 028)에 연결된 열을 구비할 수 있다. 인버터(027)의 출력은 신호(RYB)일 수 있다.
이상에서, 용장 회로(010)의 여러 가지 회로 구성 요소들에 대해서 설명하였는데, 이하에서는 용장 회로(010)의 동작에 대해 설명한다. 용장 회로들(010)은 특정 상태(예를 들어, 충전 또는 방전된 상태)를 유지하는 것으로 개념화될 수 있다. 결함이 있는 어드레스(즉, 용장 메모리 셀을 액세스하는 어드레스)를 수신하게 되면, 용장 회로(010)는 하나의 상태(충전 상태)에 있을 수 있다. 반면에, 통상 어드레스(즉, 통상 메모리 셀을 액세스하는 어드레스)를 수신하면, 용장 회로(010)는 다른 상태(방전 상태)에 있을 수 있다.
도1을 참조하면, 액세스 전에는, 클록 동기화 신호(YRD)가 로우로 될 수 있고 한편 인에이블 신호(Ø)도 로우로 될 수 있다. 프리차지 장치(020)는 인에이블 장치(021)가 오프로 되어 동안에 온으로 될 수 있고, 퓨즈 노드(FUSE NODE 00)가 제 1 전원 레벨로 프리차지될 수 있다. 퓨즈 노드(FUSE NODE 00)가 하이이면, 인버터(027)가 피드백 트랜지스터(029)를 온으로 하여 퓨즈 노드(FUSE NODE 00)를 하이 레벨로 래칭할 수 있다. 이와 같은 방식으로, 퓨즈 노드(FUSE NODE 00)는 제 1 상태에 놓일 수 있다.
다음에, 클록 동기화 신호(YRD)가 하이로 천이될 수 있고, 어드레스 값들(YA0T 내지 YA8T)이 용장 회로(010)에 인가될 수 있다. 피드백 트랜지스터(029)는 퓨즈 노드(FUSE NODE 00)를 프리차지된 하이 레벨로 유지할 수 있다. 용장 회로(010)의 응답은 인가된 어드레스 값들(YA0T 내지 YA8T)이 퓨즈들(022) 및 상보형 퓨즈(024)에 저장된 결함이 있는 어드레스 값과 일치하는지의 여부에 따라 변할 수 있다.
인가된 어드레스 값들(YA0T 내지 YA8T)이 결함이 있는 어드레스와 일치하지 않는 경우, 퓨즈 노드(FUSE NODE 00)는 적어도 하나의 검출 트랜지스터(023) 혹은 온으로 되어 있는 피드백 트랜지스터(029)에 과부하를 제공하는 상보형 검출 트랜지스터(025)에 의해서 방전될 수 있다. 퓨즈 노드(FUSE NODE 00)의 방전은 또한 용장 Y 활성화 신호(YRS0)의 비활성화도 야기할 수 있다. 이와 같은 방식으로, 퓨즈 노드(FUSE NODE 00)는 제 1 상태(일례로, 충전 상태)로부터 제 2 상태(일례로, 방전 상태)로 전환될 수 있다.
인가된 어드레스 값들(YA0T 내지 YA8T)이 결함이 있는 어드레스와 일치하는 경우, 퓨즈들(022)과 상보형 퓨즈들(024)의 특정 상태는 퓨즈 노드(FUSE NODE 00)의 방전을 방지할 수 있고, 퓨즈 노드(FUSE NODE 00)는 프리차지된 하이 레벨로 래치되어 유지된다. 또한, 용장 Y 활성화 신호(RYS0)는 활성 상태로 유지될 수 있다. 이와 같은 방식으로, 퓨즈 노드(FUSE NODE 00)는 제 1 상태로 유지될 수 있다.
용장 회로부(006')는 또한 결합 논리부도 구비할 수 있다. 결합 논리부는, 인가된 어드레스가 임의의 프로그램된 결함이 있는 어드레스와 일치하지 않는 경우에 활성화 디코드 인에이블 신호(YREDB)를 제공하고, 인가된 어드레스가 임의의 프로그램된 결함이 있는 어드레스와 일치하는 경우에는 비활성화 디코드 인에이블 신호(YREDB)를 제공할 수 있다. 특히, 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 변경되면, 디코드 인에이블 신호(YREDB)는 비활성에서 활성으로(일례로, 로우에서 하이로) 천이될 수 있다.
도1의 결합 논리부는 제 1 레벨 논리 회로들(030, 031)을 포함하는 것으로 도시되어 있다. 도1의 특정 실시예에 있어서, 제 1 레벨 논리 회로들은 NOR 게이트들(030, 031)을 구비할 수 있다. 제 1 레벨 논리 회로들(030, 031)은 다중 퓨즈 노드들의 값들을 논리적으로 결합시킬 수 있다. 도1에서, NOR 게이트(030, 031) 각각은 2개의 퓨즈 노드 값들을 논리적으로 결합시킨다. 특히, 퓨즈 노드(FUSE NODE 00) 혹은 퓨즈 노드(FUSE NODE 01) 중 어느 하나가 하이 레벨이면, NOR 게이트(030)의 출력(YREB0)은 로우로 구동될 것이다. 유사하게, 퓨즈 노드(FUSE NODE 10) 혹은 퓨즈 노드(FUSE NODE 11) 중 어느 하나가 하이 레벨이면, NOR 게이트(031)의 출력(YREB1)도 로우로 구동될 것이다.
제 1 레벨 논리 회로(030, 031)의 여러 가지 출력들(YREB0, YREB1)은 제 2 레벨 논리 회로(034, 035)에서 논리적으로 결합될 수 있다. 제 2 레벨 논리 회로(034, 035)는 또한 통상 모드 펄스(YRDB)를 수신할 수 있다. 이와 같은 장치에 있어서, 용장 지시 신호(YRE0)는 제 1 레벨 논리 회로들(YREB0, YREB1)의 출력들과 통상 모드 펄스(YRDB)에 따라서 용장/통상 액세스를 나타낸다.
보다 상세하게 설명하면, 용장 지시 신호(YRE0)는 퓨즈 노드들(FUSE NODE 00 내지 11) 중 하나가 하이인 경우에 용장 모드(논리 하이에 있음)를 나타낼 수 있다. 또한, 용장 지시 신호(YRE0)는 모든 퓨즈 노드(FUSE NODE 00 내지 11)가 로우인 경우 혹은 통상 모드 펄스(YRDB)가 하이인 경우에 통상 모드(논리가 로우에 있음)를 나타낼 수 있다. 이러한 것은 모든 퓨즈 노드들(FUSE NODE 00 내지 11)이 로우인 경우에만 통상 모드를 나타내는 종래의 기술과 대비되는 것이다.
도1의 특정의 제 2 레벨 논리 회로는 제 1 레벨 논리 회로들(030, 031)로부터의 출력들을 수신하는 AND 게이트(034) 및 AND 게이트(034)의 출력과 통상 모드 펄스(YRDB)를 수신하는 NOR 게이트(035)를 가진 AND-NOR 회로를 구비하는 것으로 도시되어 있다.
용장 회로부(006')는 또한 통상 모드 펄스(YRDB)를 발생시키는 펄스 발생기(011)를 구비할 수 있다. 도1에서, 펄스 발생기(011)는 클록 동기화 신호(YRD)의 로우에서 하이로의 천이에 응답하여 펄스를 발생시킬 수 있다. 펄스 발생기(011)는 특히 클록 동기화 신호(YRD)를 직접 수신할 수 있는 하나의 입력과 비반전 지연 요소(038) 및 인버터(039)에 의해 클록 동기화 신호(YRD)를 수신할 수 있는 또 다른 입력을 가진 NOR 게이트(037)를 구비할 수 있다.
도1에 도시된 바와 같이, 제3 레벨 논리 회로(036)는 용장 지시 신호(YRE0) 외에도 또 다른 용장 지시 신호들(YRE1, YRE2)도 수신할 수 있다. 이와 같은 또 다른 용장 지시 신호들(YRE1, YRE2)은 용장 지시 신호(YRE0)와 일반적으로 동일한 방식으로 발생될 수 있다.
이상에서는 본 발명의 일 실시예에 따른 용장 회로부(006')에 대하여 설명하였는데, 이하에서는 도2 내지 도5를 참조하여 Y 프리디코더 회로에 대해서 설명한다. 한가지 특정 실시예에 있어서, Y 프리디코더 회로는 도21 내지 도23에 도시된 요소(005)일 수 있다.
본 발명의 일 실시예에 따른 Y 프리디코더 회로는 도2에 도시된 바와 같은 제 1 프리디코더 회로(040), 도3에 도시된 바와 같은 제 2 프리디코더 회로(060), 도4에 도시된 바와 같은 제3 프리디코더 회로(080), 및 도5에 도시된 바와 같은 제4 프리디코더 회로(110)를 구비할 수 있다.
도2를 참조하면, 제 1 프리디코더 회로(040)가 회로도로 도시되어 있다. 제 1 프리디코더 회로(040)는 어드레스 신호들(YA0T, YA1T, YA8T)을 수신하여 프리디코딩된 신호들(Y0N1N8T, Y0T1N8T, Y0N1T8T, Y0T1T8T)을 발생할 수 있다. 또한, 제 1 프리디코더 회로(040)는 디코드 인에이블 신호(YREDB)에 따라서 인에이블 및 디스에이블된다. 제 1 프리디코더 회로(040)는 신호 인버터들(041, 042), 디코딩 게이트들(043 내지 046), 합성 인버터들(047 내지 050), 인에이블 게이트(051 내지 054) 및 출력 인버터들(055 내지 058)을 구비할 수 있다.
신호 인버터들(041, 042)은 어드레스 신호들(YA0T, YA1T)을 반전시킬 수 있다. 디코딩 게이트들(043 내지 046)은 어드레스 신호들의 여러 가지 조합들을 수신하는 NAND 게이트들을 구비할 수 있다. 도2의 특정 예에 있어서, NAND 게이트(043 내지 046) 각각은 어드레스 값(YA8T)을 수신하는 하나의 입력과, 어드레스 값(YA0T) 또는 그 반전치를 수신하는 또 다른 입력과, 어드레스 값(YA1T) 또는 그 반전치를 수신하는 제3 입력을 가질 수 있다. 이와 같은 방식으로, 어드레스 신호(YA8T)가 하이이면, 하나의 디코딩 게이트(043 내지 046)의 출력은 어드레스 값(YA0T, YA1T)의 각 특정 조합에 응답하여 활성화된다(이 경우에는, 로우로 구동된다). 디코딩 게이트들(043 내지 046)의 출력들은 합성 인버터들(047 내지 050) 각각에 의해 반전될 수 있다.
각 합성 인버터들(047 내지 050)의 출력들은 인에이블 게이트(051 내지 054)에 의해 수신될 수 있다. 각각의 인에이블 게이트(051 내지 054)는 또한 디코드 인에이블 신호(YREDB)도 수신할 수 있다. 이와 같은 장치에 있어서, 디코드 인에이블 신호(YREDB)가 활성화되면(이 경우에는, 하이), 인에이블 게이트(051 내지 054)는 그것의 다른 입력을 추종하는 출력을 제공할 수 있다. 역으로, 디코드 인에이블 신호(YREDB)가 비활성화되면(이 경우에는, 로우), 모든 인에이블 게이트들(051 내지 054)은 동일한 출력(이 경우에는, 하이)을 제공할 수 있다. 인에이블 게이트들(051 내지 054)의 출력들은 출력 인버터들(055 내지 058) 각각에 의해 반전될 수 있다.
출력 인버터들(055 내지 058)은 프리디코딩된 신호(Y0N1N8T, Y0T1N8T, Y0N1T8T, Y0T1T8T) 각각을 제공할 수 있다. 프리디코딩된 신호들의 식별은 어떤 특정 신호 값들의 조합이 프리디코딩된 신호의 활성화를 야기할 것인가를 나타냄에 유의한다. 일례로, 신호(Y0N1N8T)는, 신호(YA0T)가 로우("0N'), 신호(YA1T)가 로우("1N"), 신호(YA8T)가 하이("8T")인 경우에, 활성화될 수 있다.
이와 같은 방식으로, 디코드 인에이블 신호(YREDB)가 활성화된 경우, 프리디코딩된 신호(Y0N1N8T, Y0T1N8T, Y0N1T8T, Y0T1T8T) 중 하나는 특정 어드레스 신호 조합들에 따라서 활성화(하이로 구동)될 수 있다. 이러한 것은 하나 이상의 통상 메모리 셀이 선택되게 할 수 있다. 그러나, 디코드 인에이블 신호(YREDB)가 비활성화된 경우에는, 프리디코딩된 신호들(Y0N1N8T, Y0T1N8T, Y0N1T8T, Y0T1T8T) 모두가 비활성화(로우로 구동)된다. 이러한 것은 통상 메모리 셀이 선택되는 것을 방지할 수 있다.
이상에서는 도2와 관련하여 제 1 프리디코더 회로(040)에 대하여 설명하였는데, 이하에서는 도3을 참조하여 제 2 프리디코더 회로(060)에 대하여 설명한다.
도3을 참조하면, 제 2 프리디코더 회로(060)는 어드레스 신호들(YA0T, YA1T, YA8N)를 수신하여 프리디코딩된 신호들(Y0N1N8N, Y0T1N8N, Y0N1T8N, Y0T1T8N)을 발생시킬 수 있다. 도2를 다시 참조하면, 어드레스 신호(YA8N)는 어드레스 신호(YA8T)의 반전치일 수 있다. 제 1 프리디코더 회로(040)의 경우에서와 마찬가지로, 제 2 프리디코더 회로(060)는 디코드 인에이블 신호(YREDB)에 따라서 인에이블 및 디스에이블될 수 있다. 제 2 프리디코더 회로(060)는 신호 인버터들(061, 062), 디코딩 게이트들(064 내지 067), 합성 인버터들(068 내지 071), 인에이블 게이트들(072 내지 075) 및 출력 인버터들(076 내지 079)을 구비할 수 있다.
신호 인버터들(061, 062)은 어드레스 신호들(YA0T, YA1T)을 각각 반전시킬 수 있다. 디코딩 게이트들(064 내지 067)은 어드레스 신호들의 여러 가지 조합들을 수신하는 NAND 게이트들을 구비할 수 있다. 도3의 특정 예에 있어서, NAND 게이트(064 내지 067) 각각은 어드레스 값(YA8N)의 반전치를 수신하는 하나의 입력과, 어드레스 값(YA0T) 또는 그 반전치를 수신하는 또 다른 입력과, 어드레스 값(YA1T) 또는 그 반전치를 수신하는 제3 입력을 가질 수 있다. 이와 같은 방식으로, 어드레스 값(YA8N)이 로우이면, 디코딩 게이트(064 내지 067)의 출력은 어드레스 값(YA0T, YA1T)의 각 특정 조합에 응답하여 활성화될 수 있다(이 경우에는, 로우로 구동된다). 디코딩 게이트들(064 내지 067)의 출력들은 합성 인버터들(068 내지 071)에 의해 각각 반전될 수 있다.
각 합성 인버터들(068 내지 071)의 출력들은 인에이블 게이트(072 내지 075)에 의해 수신될 수 있다. 각각의 인에이블 게이트(072 내지 075)는 또한 디코드 인에이블 신호(YREDB)를 수신할 수 있다. 이와 같은 장치에 있어서, 디코드 인에이블 신호(YREDB)가 활성화되면(이 경우에는 하이), 인에이블 게이트(072 내지 075)가 그 다른 입력을 추종하는 출력을 제공할 수 있다. 역으로, 디코드 인에이블 신호(YREDB)가 비활성화되면(이 경우에는, 로우), 모든 인에이블 게이트들(072 내지 075)은 동일한 출력(이 경우에는, 하이)을 제공할 수 있다. 인에이블 게이트들(072 내지 075)의 출력들은 출력 인버터들(076 내지 079) 각각에 의해 반전될 수 있다.
출력 인버터들(076 내지 079)은 프리디코딩된 신호(Y0N1N8N, Y0T1N8N, Y0N1T8N, Y0T1T8N) 각각을 제공할 수 있다. 프리디코딩된 신호의 식별은 어떤 특정 신호 값들의 조합이 프리디코딩된 신호의 활성화를 야기할 것인가를 나타냄을 유의한다. 일례로, 신호(Y0N1N8N)는, 신호(YA0T)가 로우("0N'), 신호(YA1T)가 로우("1N"), 신호(YA8N)가 하이("8N")인 경우에, 활성화될 수 있다.
이와 같은 방식으로, 디코드 인에이블 신호(YREDB)가 활성화된 경우, 프리디코딩된 신호들(Y0N1N8N, Y0T1N8N, Y0N1T8N, Y0T1T8N) 중 하나가 특정 어드레스 신호 조합들에 따라서 활성화(하이로 구동)될 수 있다. 이러한 것은 하나 이상의 통상 메모리 셀이 선택되게 한다. 그러나, 디코드 인에이블 신호(YREDB)가 비활성화된 경우에는, 프리디코딩된 신호(Y0N1N8N, Y0T1N8N, Y0N1T8N, Y0T1T8N) 모두가 비활성화(로우 구동)된다. 이러한 것은 통상 메모리 셀이 선택되는 것을 방지한다.
이상에서는 도2 및 도3과 관련하여 제 1 및 제 2 프리디코더 회로들(040, 060)에 대하여 설명하였는데, 이하에서는 도4를 참조하여 제3 프리디코더 회로(080)에 대하여 설명한다.
도4를 참조하면, 제3 프리디코더 회로(080)는 어드레스 신호들(YA2T, YA3T, YA4T)를 수신하여 수신된 어드레스 신호들의 특정 조합에 각각 상응하는 프리디코딩된 신호들을 발생시킬 수 있다. 이와 같은 프리디코딩된 신호들은 본 명세서 전반에 걸쳐 신호(YPRD2)로 나타내고, 특히 프리디코딩된 신호들(Y2N3N4N 내지 Y2T3T4T)로 나타낸다.
제3 프리디코더 회로(080)는 신호 인버터들(081 내지 085), 디코드 게이트들(086 내지 093), 및 출력 인버터들(094 내지 101)을 구비할 수 있다. 여러 가지 신호 인버터들(081 내지 085)은 수신된 어드레스 값들(YA2T, YA3T, YA4T)을 반전시키고 이들을 선택된 디코드 게이트들(086 내지 093)에 제공할 수 있다. 특히, 신호 인버터(081)는 어드레스 신호(YA2T)를 반전시키고 반전된 값을 디코드 게이트들(086, 088)에 제공할 수 있다. 신호 인버터(082)는 어드레스 신호(YA3T)를 반전시키고 반전된 값을 디코드 게이트들(086, 087)에 제공할 수 있다. 신호 인버터(083)는 어드레스 신호(YA4T)를 반전시키고 반전된 값을 디코드 게이트들(086 내지 089)에 제공할 수 있다. 신호 인버터(084)는 어드레스 신호(YA2T)를 반전시키고 반전된 값을 디코드 게이트들(090, 092)에 제공할 수 있다. 신호 인버터(085)는 어드레스 신호(YA3T)를 반전시키고 반전된 값을 디코드 게이트들(090, 091)에 제공할 수 있다.
이와 같은 장치에 있어서, 디코드 게이트(086 내지 093) 각각은 입력 어드레스 값의 다른 조합을 수신할 수 있다. 따라서, 입력 어드레스 값들(YA2T, YA3T, YA4T)의 각각의 조합에 대해 하나의 디코드 게이트(086 내지 093)의 출력이 활성화될 수 있다(이 경우, 로우로 구동된다). 디코드 게이트들(086 내지 093)의 출력들은 출력 인버터들(094 내지 101)에 의해 각각 반전될 수 있다.
이상에서 도2 내지 도4와 관련하여 제 1, 제 2, 제 3 프리디코더 회로(040, 060, 080)에 대하여 설명하였는데, 이하에서는 도5를 참조하여 제4 프리디코더 회로(110)에 대하여 설명한다.
도5를 참조하면, 제4 프리디코더 회로(110)는 어드레스 신호들(YA5T, YA6T, YA7T)을 수신하여 수신된 어드레스 신호의 특정 조합에 각각 상응하는 프리디코딩된 신호들을 발생시킬 수 있다. 그와 같은 프리디코딩된 신호들은 본 명세서 전반에 걸쳐 신호(YPRD3)로 나타내고, 특히 프리디코딩된 신호(Y5N6N7N 내지 Y5T6T7T)로 나타낸다.
제4 프리디코더 회로(110)는 신호 인버터들(111 내지 115), 디코드 게이트들(116 내지 123), 및 출력 인버터들(124 내지 131)을 구비할 수 있다. 여러 가지 신호 인버터들(111 내지 115)은 수신된 어드레스 값들(YA5T, YA6T, YA7T)을 반전시키고 이들을 선택된 디코드 게이트들(116 내지 123)에 제공할 수 있다. 특히, 신호 인버터(111)는 어드레스 신호(YA5T)를 반전시켜서 반전된 값을 디코드 게이트들(116, 118)에 제공할 수 있다. 신호 인버터(112)는 어드레스 신호(YA6T)를 반전시키고 반전된 값을 디코드 게이트들(116, 117)에 제공할 수 있다. 신호 인버터(113)는 어드레스 신호(YA7T)를 반전시키고 반전된 값을 디코드 게이트들(116 내지 119)에 제공할 수 있다. 신호 인버터(114)는 어드레스 신호(YA5T)를 반전시키고 반전된 값을 디코드 게이트들(120, 122)에 제공할 수 있다. 신호 인버터(115)는 어드레스 신호(YA6T)를 반전시키고 반전된 값을 디코드 게이트들(120, 121)에 제공할 수 있다.
이와 같은 장치에 있어서, 디코드 게이트(116 내지 123) 각각은 입력 어드레스 값들의 다른 조합을 수신할 수 있다. 따라서, 입력 어드레스 값(YA5T, YA6T, YA7T)의 각각의 조합에 대해 하나의 디코드 게이트(116 내지 123)의 출력이 활성화될 수 있다(이 경우, 로우로 구동된다). 디코드 게이트들(116 내지 123)의 출력들은 출력 인버터들(124 내지 131)에 의해 각각 반전될 수 있다.
이상에서는 (도21 내지 도23에 도시된 도면 부호 005와 같은) Y 프리디코더 회로의 여러 가지 구성들에 대하여 설명하였는데, 이하에서는 도6 및 도7을 참조하여 본 발명의 일 실시예에 따른 Y 디코더 회로에 대하여 설명한다. 특정 실시예에 있어서, Y 디코더 회로는 도21 내지 도23에 도시된 요소(003)를 사용할 수 있다.
본 발명의 일 실시예에 따른 Y 디코더 회로는 도6에 도시된 제 1 디코더 회로(140) 및 도7에 도시된 제 2 디코더 회로(150)를 구비할 수 있다.
도6을 참조하면, 제 1 디코더 회로(140)가 회로도로 도시되어 있다. 제 1 디코더 회로(140)는 프리디코딩된 신호(Y0N1N8T 내지 Y0T1T8T)를 (일례로, 도2의 제 1 프리디코더 회로(040)로부터) 수신하고, 프리디코딩된 신호(YPRD2)(도4의 제3 프리디코더 회로(080)에서 나온 신호들 중 하나)를 수신하며, 프리디코딩된 신호(YPRD3)(도5의 제4 프리디코더 회로(110)에서 나온 신호들 중 하나)를 수신할 수 있다. 이와 같은 프리디코딩된 신호들에 응답하여 제 1 디코더 회로(140)는 Y 선택 신호들(YSW4 내지 YSW7)을 발생시킬 수 있다.
제 1 디코더 회로(140)는 디코더 게이트들(141 내지 144)과 출력 인버터들(145 내지 148)을 구비할 수 있다. 디코더 게이트(141 내지 144) 각각은 프리디코딩된 신호(YPRD2)를 수신하는 하나의 입력과 프리디코딩된 신호(YPRD3)를 수신하는 또 다른 입력을 가질 수 있다. 디코더 게이트(141 내지 144) 각각은 프리디코딩된 신호들(Y0N1N8T 내지 Y0T1T8T) 중 하나를 수신하는 제3 입력을 더 구비할 수 있다. 이와 같은 장치에 있어서, 프리디코딩된 신호들(YPRD2, YPRD3)은 모두 하이이며, 그에 대응하는 프리디코딩된 신호(Y0N1N8T 내지 Y0T1T8T)가 활성화된 경우에 하나의 디코더 게이트(141 내지 144)의 출력이 활성화될 수 있다(이 경우에 있어서는 로우로 구동된다). 디코더 게이트들(141 내지 144)의 출력들은 출력 인버터들(145 내지 148)에 의해서 반전되어서 Y 선택 신호들(YSW0 내지 YSW3)을 각각 발생시킬 수 있다. Y 선택 신호들(YSW4 내지 YSW7)은 하나 이상의 통상 메모리 셀들을 선택하는 데 사용될 수 있다.
이상에서 제 1 디코더 회로(140)에 대해 설명하였는데, 이하에서는 도7을 참조하여 제 2 디코더 회로(150)에 대해 설명한다.
도7을 참조하면, 제 2 디코더 회로(150)가 회로도로 도시되어 있다. 제 2 디코더 회로(150)는 프리디코딩된 신호들(Y0N1N8N 내지 Y0T1T8N)을 (일례로, 도3의 제 2 프리디코더 회로(060)로부터)를 수신하고, 프리디코딩된 신호(YPRD2)(도4의 제3 프리디코더 회로(080)에서 나온 신호들 중 하나)를 수신하며, 프리디코딩된 신호(YPRD3)(도5의 제4 프리디코더 회로(110)에서 나온 신호들 중 하나)를 수신할 수 있다. 이와 같은 프리디코딩된 신호에 응답하여 제 2 디코더 회로(150)는 Y 선택 신호(YSW0 내지 YSW3)를 발생시킬 수 있다.
제 2 디코더 회로(150)는 디코더 게이트들(151 내지 145)과 출력 인버터들(155 내지 158)을 구비할 수 있다. 디코더 게이트(151 내지 154) 각각은 프리디코딩된 신호(YPRD2)를 수신하는 하나의 입력과 프리디코딩된 신호(YPRD3)를 수신하는 또 다른 입력을 구비할 수 있다. 디코더 게이트(151 내지 154) 각각은 또한 프리디코딩된 신호(Y0N1N8N 내지 Y0T1T8N) 중 하나를 수신하는 제3 입력을 구비할 수 있다. 이와 같은 장치에 있어서, 프리디코딩된 신호들(YPRD2, YPRD3)이 모두 하이로 제공되면, 그에 대응하는 프리디코딩된 신호(Y0N1N8N 내지 Y0T1T8N)가 활성화된 경우에 하나의 디코더 게이트(151 내지 154)의 출력이 활성화될 수 있다(이 경우에 있어서는 로우로 구동된다). 디코더 게이트들(151 내지 154)의 출력들은 출력 인버터들(155 내지 158)에 의해서 반전되어서 Y 선택 신호들(YSW0 내지 YSW3)을 각각 발생시킬 수 있다. Y 선택 신호들(YSW0 내지 YSW3)은 하나 이상의 통상 메모리 셀들을 선택하는 데 사용될 수 있다.
이상에서 Y 프리디코더 회로 및 Y 디코더 회로(도21 내지 도23에 도시된 도면 부호 005와 같은)의 여러 가지 구성들에 대하여 설명하였는데, 이하에서는 도8을 참조하여 본 발명의 일 실시예에 따른 용장 Y 스위칭 회로에 대하여 설명한다. 하나의 특정 실시예에 있어서, 용장 Y 스위칭 회로는 도21 내지 도23에 도시된 요소(004)를 사용할 수 있다.
도8을 참조하면, 용장 Y 스위칭 회로(004)는 (일례로, 도1에 도시된 용장 회로(009)로부터) 여러 가지 용장 Y 활성화 신호들(RYSn)을 수신하여 용장 Y 선택 신호들(RYSWn)을 발생시킨다. RYSn 및 RYSWn에서의 n값은 양의 정수(일례로, 0, 1, 2,...)의 범위를 나타낸다.
도8의 용장 Y 스위칭 회로(004)는 용장 Y 활성화 신호(RYSn) 각각에 상응하는 2열로 연결된 인버터(161, 162)를 구비할 수 있다. 따라서, 용장 Y 활성화 신호(RYSn)가 활성화(이 경우에 있어서는, 하이로 구동)되면, 상응하는 용장 Y 선택 신호들(RYSWn)이 활성화(또한, 하이로 구동)될 수 있다. 각각의 용장 Y 선택 신호(RYSWn)는 하나 이상의 용장 메모리 셀들을 선택하는 데 사용될 수 있다.
이상에서 본 발명의 여러 실시예에 따른 반도체 메모리 장치에 대해 설명하였다. 그와 같은 반도체 메모리 장치는 통상 메모리 셀과 용장 메모리 셀 간의 액세스를 제어할 수 있는 디코드 인에이블 신호(일례로, YREDB)를 발생시킬 수 있다. 특히, 디코드 인에이블 신호는, 용장 메모리 셀이 액세스된 경우에는 디코더 회로(일례로, Y 프리디코더 회로(040, 060, 080, 110))를 비활성화시킬 수 있고, 통상 메모리 셀이 액세스된 경우에는 디코더 회로를 활성화시킬 수 있다.
종래 기술들과는 달리, 본 발명에 따른 반도체 메모리 장치는 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 전환된 경우에 통상 메모리 셀을 액세스하는 데 수반되는 지연을 최소화시킬 수 있다. 본 발명의 일 실시예에 있어서, 그와 같은 지연은 인에이블 신호(일례로, YREDB)가 클록 동기화 신호(일례로, YRD)에 응답하여 활성화될 수 있게 함으로써 최소화된다. 이러한 것이 퓨즈 노드 레벨들에 따라서만 인에이블 신호를 활성화시킬 수 있는 종래 기술들과 대비되는 점이다.
본 발명에 따른 반도체 메모리 장치는 다음과 같이 동작한다. 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 전환되면, 퓨즈 노드들은 클록 동기화 신호(일례로, YRD)에 의해 프리차지될 수 있다. 충전된 퓨즈 노드들은 어드레스 신호(일례로, YAjT)를 수신함으로써 방전될 수 있다. 퓨즈 노드들의 방전에 의해 발생된 논리는 논리 회로들을 통해 전파되어서 결국은 디코드 인에이블 신호(일례로, YREDB)를 활성으로 할 수 있다. 그러나 그와 같은 신호들이 논리부를 통해서 전파되는 동안에 통상 모드 펄스가 클록 동기화 신호에 응답하여 발생될 수 있다. 이와 같은 통상 모드 펄스는 퓨즈 노드 논리부가 디코드 인에이블 신호를 활성화하기 전에 디코드 인에이블 신호를 활성화시켜 종래 기술보다 더 신속한 응답을 제공할 수 있다.
이와 같은 방식으로, 반도체 메모리 장치는 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로 전환될 때에 향상된 액세스 속도들을 제공할 수 있다. 보다 상세하게 설명하면, 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로 전환될 때에 보다 신속한 방식으로 디코더 회로들을 인에이블함으로써, Y 선택 신호들(일례로, YSW)은 액세스가 2개의 통상 메모리 셀 액세스 사이에서 전환될 때에 짧은 시간 내에 발생될 수 있다.
이상에서 본 발명의 특정 실시예들의 구조 및 여러 가지 특징들에 대해 설명하였는데, 이하에서는 본 발명의 일 실시예의 동작에 대해 설명한다.
일반적으로, 본 발명의 동작은 용장 메모리 셀의 "사용" 및 이후의 "비사용" 여부의 결정에 근거하여 개념화될 수 있다. 특히, 용장 회로부(일례로, 006)는 어드레스 신호(일례로, YAjT)를 수신한 후에 어떤 종류의 액세스가 발생하는지를 결정할 수 있다. 용장 메모리 셀을 사용하는 것으로 결정되면, 용장 회로부는 디코드 인에이블 신호(일례로, YREDB)를 비활성화시킬 수 있다. 이러한 것은 Y 프리디코더 회로(일례로, 005)를 비활성화시켜서 프리디코딩된 어드레스 신호들의 발생을 방지할 수 있다. 이와 동시에, 용장 회로부는 용장 Y 스위치 활성화 신호(일례로, RYS)를 발생시키는데, 이 신호는 용장 Y 스위칭 회로(일례로, 004)가 용장 Y 선택 신호(일례로, RYSW)를 활성화시킬 수 있다. 활성화된 용장 Y 선택 신호는 하나 이상의 용장 메모리 셀들을 선택할 수 있다.
반면에, 용장 메모리 셀이 비사용되는 것으로 결정되면, 디코드 인에이블 신호(일례로, YREDB)가 활성화되어서 Y 프리디코더 회로(일례로, 005)가 프리디코딩된 어드레스 신호를 Y 디코더 회로(일례로, 003)로 보낼 수 있도록 한다. 프리디코딩된 어드레스 신호들에 응답하여, Y 디코더 회로는 Y 선택 신호(일례로, YSW)를 활성화시킬 수 있다. 활성화된 Y 선택 신호는 하나 이상의 통장 메모리 셀들을 선택할 수 있다.
상술한 설명에서, 어드레스 신호(YAjT)를 수신한 후에 어떤 종류의 액세스가 발생하였는지를 용장 회로부(006')가 결정할 수 있음을 나타내고 있다. 그와 같은 결정 동작에 대해서 도1을 참조하여 설명한다.
도1을 참조하면, 우선 퓨즈 노드들(FUSE NODE 00 - 11)이 하이 레벨로 프리차지되고 어드레스 신호(YA0T 내지 YA8T)가 결함이 있는 어드레스에 대응하는 것으로 상정한다. 이와 같은 장치에 있어서, 퓨즈들(022) 및 상보형 퓨즈들(024)은 퓨즈 노드(FUSE NODE 00)가 방전되지 않도록 선택적으로 개방될 수 있다. 하나의 특정 실시예에 있어서는, 결함이 있는 어드레스가 하이인 어드레스 값(YA0T)을 포함하면, 어드레스 값(YA0T)을 수신하는 검출 트랜지스터(023)에 연결된 퓨즈(022)는 개방될 수 있다.
대안으로, 퓨즈 노드들(FUSE NODE 00 - 11)이 하이 레벨로 프리차지되고 어드레스 신호(YA0T 내지 YA8T)가 결함이 없는 어드레스에 대응하는 것으로 상정한다. 이와 같은 장치에 있어서, 퓨즈들(022) 및 상보형 퓨즈들(024)은 퓨즈 노드(FUSE NODE 00)가 방전되는 것을 방지하지 못한다. 적어도 하나의 검출 트랜지스터(023) 또는 상보형 검출 트랜지스터(025)가 어드레스 값(YA0T 내지 YA8T) 또는 그 반전치에 의해 온으로 될 수 있고, 퓨즈 노드(FUSE NODE 00)는 제 2 전원(즉, 접지)으로 방전될 수 있다. 하나의 특정 실시예에 있어서는, 결함이 있는 어드레스가 하이인 어드레스 값(YA0T)을 포함하면, 어드레스 값(YA0T)을 수신하는 검출 트랜지스터(023)에 연결된 퓨즈(022)는 동작하지 않게 된다.
이하에서는 도1 내지 도8과 도9a 내지 도9d를 참조하여 실시예의 동작을 보다 더 상세하게 설명한다.
도1을 참조하면, 인에이블 신호(Ø)가 로우인 것으로 상정한다. 로우 인에이블 신호(Ø)는 인에이블 트랜지스터(021)를 오프로 할 수 있고, 이에 따라 퓨즈 노드(FUSE NODE 00)가 충전될 수 있게 된다. 이와 같은 방식으로 용장 회로(010)가 활성화될 수 있다.
반도체 메모리 장치는 외부 클록 신호(CLK)를 수신할 수 있다. 내부 클록 신호(ICLK)는 외부 클록 신호(CLK)에 응답하여 발생될 수 있다. 하나의 특정 실시예에 있어서, 내부 클록 신호(ICLK)는 외부 클록 신호(CLK)의 천이들에 따라서 발생되는 일련의 고속 진행 원샷 신호들(high-going one-shot signal)로서 발생될 수 있다. 이후 클록 동기화 신호(YRD)가 내부 클록 신호(ICLK)에 응답하여 발생될 수 있다. 특정 실시예에서, 클록 동기화 신호(YRD)는 내부 클록 신호(ICLK)의 고속 진행 펄스에 응답하여 발생되는 일련의 저속 진행 원샷 신호들(low-going one-shot signal)로서 발생될 수 있다.
이후 반도체 메모리 장치는 다수의 다른 모드 중 하나의 모드에서 동작될 수 있다. 이와 같은 동작 모드들은 통상 메모리 셀 액세스로부터 또 다른 통상 메모리 셀 액세스로의 전환, 통상 메모리 셀 액세스로부터 용장 메모리 셀 액세스로의 전환, 용장 메모리 셀 액세스로부터 또 다른 용장 메모리 셀 액세스로의 전환, 및 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환을 포함한다.
여러 가지 동작 모드들의 이하의 논의는 특정의 퓨즈 노드(FUSE NODE 00)를 참조하지만, 동일한 종류의 응답들이 다른 어드레스 값들에 대해 용장 회로부(006') 내의 다른 퓨즈 노드들에서 다른 어드레스 값으로 발생할 수 있다.
이하, 본 발명의 일 실시예에 따른 통상 메모리 셀 액세스로부터 또 다른 통상 메모리 셀 액세스로의 전환 모드에 대해서 도9a 및 도1을 참조하여 설명한다.
상술한 바와 같이, 통상 동작 모드는 논리 결합 회로 출력(YREB)을 하이로 하고, 용장 지시 신호(YRE)를 로우로 하고, 디코드 인에이블 신호(YREDB)를 하이로 하고, 용장 Y 선택 신호(RYS)를 로우로 할 수 있다. 또한, Y 선택 신호(YSW)는 통상 메모리 셀로의 액세스를 일으킬 수 있다.
하나의 통상 메모리 셀로부터 또 다른 통상 메모리 셀로의 액세스 전환에 있어서, 내부 클록 신호(ICLK)가 하이 펄스를 발생시킬 수 있다. 이 결과 클록 동기화 신호(YRD)는 로우 펄스를 발생시킬 수 있다. 클록 동기화 신호(YRD)가 로우로 발생하면, 프리차지 트랜지스터(020)가 온으로 되어, 퓨즈 노드(FUSE NODE 00)가 하이 프리차지 레벨로 프리차지될 수 있다. 또한, 클록 동기화 신호(YRD)의 하이에서 로우로의 천이는 원샷 통상 모드 펄스 신호(YRDB)를 야기할 수 있다.
원샷 통상 모드 펄스 신호(YRDB)의 발생은 용장 지시 신호(YRE)가 비활성 상태로 되게 한다(본 실시예에서는 로우로). 그러나, 이전의 액세스가 통상 메모리 셀로 이루어졌기 때문에, 용장 지시 신호(YRE)는 이미 비활성화되어 있다.
이어서 내부 클록 신호(ICLK) 펄스는 어드레스 신호(YAJT)의 변화를 따를 수 있다. 어드레스 신호(YAJT)는 결함이 없는 어드레스에 대응하기 때문에, 퓨즈 노드(FUSE NODE 00)는 적어도 하나의 검출 트랜지스터(023) 또는 상보형 검출 트랜지스터(025)에 의해 방전될 수 있다. 용장 회로부(006') 내의 또 다른 퓨즈 노드들도 유사하게 방전될 수 있음을 알 수 있다. 따라서, 결합 논리부로부터의 출력들(YREB0, YREB1)은 하이로 유지되어, 비활성화 용장 지시 신호(YRE0)를 발생시킬 수 있다. 비활성화 용장 지시 신호(YRE0)는 통상 모드 펄스 신호(YRDB)에 의해 이미 로우로 되어 있다는 점을 유의한다. 그러나, 일단 통상 모드 펄스 신호(YRDB)가 로우로 복귀하면, 결합 논리부로부터의 출력들(YREB)은 대응하는 용장 지시 신호들(YRE0)을 비활성 상태로 유지할 수 있다.
용장 지시 신호들(YRE0 내지 YRE2) 모두가 비활성화되면, 디코드 인에이블 신호(YREDB)가 활성 상태로 유지되어서, 제2 세트의 Y 선택 신호들(YSW)이 또 다른 통상 메모리 셀을 선택하기 위해 발생될 수 있게 한다. 한 세트의 Y 선택 신호들(YSW)로부터 다른 세트의 신호들로의 천이 타이밍은 도9a에 도시된 바와 같은 "로우" 교차점을 가지도록 충분히 떨어져 있을 수 있다는 점을 유의한다. 이와 같이 로우 교차점은 다른 어드레스들에 대응하는 2개의 통상 메모리 셀들이 동시에 선택되지 않게 하는 데 일조를 할 수 있다.
이하에서는 도9b 및 도1을 참조하여 본 발명의 일 실시예에 따른 통상 메모리 셀 액세스로부터 용장 메모리 셀 액세스로의 전환 모드에 대하여 설명한다.
도9b에 도시된 여러 신호들의 초기 상태는 도9a를 참조하여 설명한 것과 같을 수 있다.
하나의 통상 메모리 셀로부터 하나의 용장 메모리 셀로의 액세스 전환에 있어서, 내부 클록 신호(ICLK)가 하이로 발생할 수 있다. 이러한 것은 클록 동기화 신호(YRD)를 로우로 발생하게 하는 결과를 가져온다. 클록 동기화 신호(YRD)가 로우로 발생하면, 프리차지 트랜지스터(020)가 온으로 되고, 퓨즈 노드(FUSE NODE 00)가 하이 프리차지된 레벨로 프리차지된다. 또한, 클록 동기화 신호(YRD) 내에서의 하이에서 로우로의 천이는 원샷 통상 모드 펄스 신호(YRDB)를 야기할 수 있다.
원샷 통상 모드 펄스 신호(YRDB)의 발생은 용장 지시 신호(YRE0)가 초기에 비활성 상태(본 실시예에서는 로우 상태)를 유지하게 할 수 있다.
이어서 내부 클록 신호(ICLK) 펄스는 어드레스 신호(YAJT)의 변화가 추종될 수 있다. 어드레스 신호(YAJT)는 결함이 없는 어드레스에 대응하기 때문에, 특정의 퓨즈 패턴이 검출 트랜지스터(023)나 상보형 검출 트랜지스터(025)로 하여금 퓨즈 노드(FUSE NODE 00)를 방전시키지 않도록 하기 때문에, 퓨즈 노드(FUSE NODE 00)는 프리차지된 상태를 유지한다. 따라서, 제 1 결합 논리부로부터의 출력(YREB0)이 로우로 구동되어, 용장 지시 신호(YRE0)가 활성 상태(이 경우는 하이)에 있게 한다. 용장 지시 신호(YRE0)가 통상 모드 펄스 신호(YRDB)에 의해 이미 로우로 되어 있지만, 일단 통상 모드 펄스 신호(YRDB)가 로우로 복귀하면, 제 1 레벨 결합 논리부로부터의 출력(YREB0, YREB1)은 용장 지시 신호(YRE0)가 활성 상태로 되게 한다.
용장 지시 신호들(YRE0)이 활성화되면, 디코드 인에이블 신호(YREDB)는 비활성 상태로 되어서, Y 선택 신호들(YSW)의 발생을 방지하고, 따라서 통상 메모리 셀의 선택을 방지할 수 있다.
도9b에 역시 도시된 바와 같이, 퓨즈 노드(FUSE NODE 00)가 하이로 구동되어 용장 Y 선택 신호(RYSW)를 활성화시킬 수 있다. 용장 Y 선택 신호(RYSW)의 발생은 통상적으로 보다 적은 수의 그리고/또는 보다 빠른 회로 요소들을 구비함에 유의한다. 결국, 용장 Y 선택 신호(RYSW)는 통상 Y 선택 신호(YSW)보다 빠르게 활성화될 수 있다. 따라서, 도9a의 경우보다도 더 높은 교차점을 갖는 것이 가능해진다.
도9b의 경우에 있어서 Y 선택 신호의 전환 시간이 도9a와 같게 하는 것이 바람직한 경우에는, 용장 Y 선택 신호(YSW)를 발생시키는 데 사용되는 버퍼 스테이지들의 수를 증가시킬 수 있다는 것을 이해할 수 있다.
이하에서는 도9c 및 도1을 참조하여 본 발명의 일 실시예에 따른 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환 모드에 대하여 설명한다.
도9b에 도시된 여러 신호들의 초기 상태는 도9c를 참조하여 설명된 것과 같을 수 있다. 즉, 퓨즈 노드(FUSE NODE 00)는 하이 레벨에 있고, 결합 논리부로부터의 출력(YREB)은 로우 레벨에 있고, 용장 지시 신호(YRE)는 활성 상태(하이)에 있고, 디코드 인에이블 신호(YREDB)는 비활성 상태(로우)에 있고, 용장 선택 신호(RYS)는 활성 상태(하이)에 있으며, 용장 Y 선택 신호들(RYSW)은 용장 메모리 셀을 선택할 수 있다.
용장 메모리 셀로부터 통상 메모리 셀로의 액세스 전환에 있어서, 내부 클록 신호(ICLK)를 하이로 발생된다. 이러한 것은 클록 동기화 신호(YRD)를 로우로 발생되게 한다. 클록 동기화 신호(YRD)가 로우로 발생되면, 프리차지 트랜지스터(020)가 온으로 된다. 그러나 이전의 어드레스가 결함이 있는 어드레스에 대응했기 때문에, 퓨즈 노드(FUSE NODE 00)는 이미 하이일 수 있다.
클록 동기화 신호(YRD) 내에서의 하이에서 로우로의 천이는 원샷의 통상 모드 펄스 신호(YRDB)를 야기할 수 있다. 원샷의 통상 모드 펄스 신호(YRDB)는 용장 지시 신호(YRE0)가 비활성 상태(로우)로 되게 한다. 이러한 것이 퓨즈 노드 레벨들이 여러 스테이지들의 논리부를 통해서 전파되어서 용장 지시 신호(YRE0)를 로우로 한다는 종래 기술과 대비되는 것임을 유의한다. 따라서, 용장 지시 신호(YRE0)는 종래 기술에 비해 빠르게 비활성화된다.
이어서 내부 클록 신호(ICLK) 펄스는 어드레스 신호(YAJT)의 변화가 추종될 수 있다. 어드레스 신호(YAJT)는 결함이 없는 어드레스에 대응하기 때문에, 퓨즈 노드(FUSE NODE 00)는 적어도 하나의 검출 트랜지스터(023)나 상보형 검출 트랜지스터(025)에 의해 방전될 수 있다. 용장 회로부(006') 내의 다른 퓨즈 노드들도 유사하게 방전될 수 있다는 것을 알 수 있다. 따라서, 제 1 레벨 결합 논리부로부터의 출력들(YREB0, YREB1)이 하이로 되어, 용장 지시 신호(YRE0)가 비활성 상태로 되게 한다. 그러나 상술한 바와 같이, 용장 지시 신호(YRE0)가 통상 모드 펄스 신호(YRDB)에 의해 이미 로우로 되어 있다. 그러나, 일단 통상 모드 펄스 신호(YRDB)가 로우로 복귀하면, 결합 논리부로부터의 출력(YREB0, YREB1)은 대응하는 용장 지시 신호들(YRE0)을 비활성 상태로 유지할 수 있다. 따라서, 통상 모드 펄스 신호(YRDB)의 지속 시간은, 방전된 퓨즈 노드 레벨이 결합 논리부를 통해서 전파되도록 하고 용장 지시 신호(YRE0)를 비활성화 레벨로 유지되도록 하기에 충분할 정도로 길게 용장 지시 신호(YRE0)를 비활성 상태로 유지하도록 하는 충분한 지속 시간을 가져야 한다.
용장 지시 신호(YRE0)가 비활성화되면, 디코드 인에이블 신호(YREDB)는 활성화되고, 이어서 통상 메모리 셀을 선택할 수 있는 Y 선택 신호들(YSW)이 발생되게 된다. 이와 같은 방식에 있어서, 통상 모드 펄스 신호(YRDB)를 이용함으로써, 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환이 2개의 통상 메모리 셀 액세스 간의 전환만큼 빠르게 이루어질 수 있다.
도9c는 종래 기술을 나타내는 점선을 포함함을 유의한다. 도시된 바와 같이, 종래 기술은 본 발명의 기술에 비해 그 길이가 길다.
이하에서는 도9d 및 도1을 참조하여 본 발명의 일 실시예에 따른 하나의 용장 메모리 셀 액세스로부터 또 다른 용장 메모리 셀 액세스로의 전환 모드에 대해서 설명한다.
도9b에 도시된 여러 신호들의 초기 상태는 도9c의 초기상태들과 동일할 수 있다. 즉, 퓨즈 노드(FUSE NODE 00)는 하이 레벨일 수 있고, 결합 논리부(YREB)로부터의 출력들은 로우 레벨에 있을 수 있고, 용장 지시 신호(YRE)는 활성 상태(하이)에 있을 수 있고, 디코드 인에이블 신호(YREDB)는 비활성 상태(로우)에 있을 수 있고, 용장 선택 신호(RYS)는 활성 상태(하이)에 있을 수 있으며, 용장 Y 선택 신호들은 용장 메모리 셀을 선택할 수 있다.
용장 메모리 셀로부터 통상 메모리 셀로의 액세스 전환에 있어서, 내부 클록 신호(ICLK)가 하이로 발생할 수 있다. 이러한 것은 클록 동기화 신호(YRD)를 로우로 발생할 수 있다. 클록 동기화 신호(YRD)가 로우로 발생하면, 프리차지 트랜지스터(020)가 온으로 될 수 있다. 그러나 이전의 어드레스가 결함이 있는 어드레스에 대응하기 때문에, 퓨즈 노드(FUSE NODE 00)는 이미 하이로 될 수 있다.
설명하기 위한 목적으로, 초기 용장 액세스는 퓨즈 노드(FUSE NODE 00)에 대응하고 후속하는 용장 액세스는 퓨즈 노드(FUSE NODE 10)에 대응하는 것으로 가정한다.
클록 동기화 신호(YRD)의 하이에서 로우로의 천이는 원샷 통상 모드 펄스 신호(YRDB)를 야기할 수 있다. 원샷 통상 모드 펄스 신호(YRDB)는 퓨즈 노드(FUSE NODE 00, FUSE NODE 01)에 대응하는 용장 지시 신호(YRE0)가 비활성 상태(로우)로 되게 할 수 있다. 그러나, 제2 용장 액세스가 발생하기 때문에, 그와 같은 상태는 퓨즈 노드 논리 상태들이 용장 지시 신호(YRE0)를 활성화 레벨(하이 레벨)로 복귀시키게 될 것이므로 일시적일 뿐이다.
이어서 내부 클록 신호(ICLK) 펄스는 어드레스 신호(YAJT)의 변화가 추종될 수 있다. 어드레스 신호(YAJT)는 퓨즈 노드(FUSE NODE 10)용으로 프로그램된 결함이 있는 어드레스에 대응하기 때문에, 퓨즈 노드(FUSE NODE 10)는 프리차지된 레벨로 유지될 수 있다. 그러나 결함이 있는 어드레스는 퓨즈 노드(FUSE NODE 00)에 대해 저장된 것과 다르기 때문에, 퓨즈 노드(FUSE NODE 00)는 적어도 하나의 검출 트랜지스터(023)나 상보형 검출 트랜지스터(025)에 의해 방전될 수 있다. 따라서, 도9d는 로우로 천이되는 퓨즈 노드(FUSE NODE 00)에 대응하는 퓨즈 노드 파형(00)을 나타내고, 한편 하이로 천이되는 퓨즈 노드(FUSE NODE 10)에 대응하는 퓨즈 노드 파형(10)을 나타낸다.
이와 같은 퓨즈 노드 값들의 천이는 이어서 결합 논리부를 통해서 전파되기 시작할 수 있다. 특히, 퓨즈 노드(FUSE NODE 00, 01)에 대응하는 결합 논리 출력(YREB0)은 하이에서 로우로 천이될 수 있다. 이러한 것은 결합 논리 출력 파형(0)으로 도시되었다. 그러나 퓨즈 노드(FUSE NODE 10)는 하이이기 때문에, 퓨즈 노드(FUSE NODE 10, 11)에 대응하는 결합 논리 출력(YREB1)은 하이에서 로우로 천이될 수 있다. 이와 같은 것은 결합 논리 출력 파형(1)으로 도시되었다.
상술한 바와 같이, 통상 모드 펄스 신호(YRDB)는 용장 지시 신호(YRE0)를 비활성 상태에 있게 할 수 있다. 그러나 결국, 하이 결합 논리 출력(YREB1)은 용장 지시 신호(YRE0)를 활성 상태로 복귀시킬 것이다. 이러한 것은 도9d에 일시적인 로우 레벨의 용장 지시 신호 파형(0)으로 도시되어 있다.
얻어진 로우 펄스의 용장 지시 신호(YRE0)는 도9d에도 도시된 바와 같이 디코드 인에이블 신호(YREDB)를 하이 펄스로 야기할 수 있다. 디코드 인에이블 신호(YREDB)의 지속 시간이 너무 길면, 의도하지 않은 통상 메모리 셀의 Y 선택 신호들이 활성화될 수 있다는 것을 유의한다. 따라서, 통상 모드 펄스 신호(YRDB)의 펄스 지속 시간은 퓨즈 노드 레벨들이 결합 논리부를 통해 전파되기에 충분할 정도로 길어야 하지만, 이와 같은 펄스 지속 시간은 또한 통상 메모리 셀이 잘못 선택되는 것을 방지할 수 있을 정도로 충분히 짧아야 한다.
도10을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 액세스 경로에 대해 설명한다. 도10에 도시된 바와 같이, 메모리 셀 어레이(MCA)로부터 나온 메모리 셀 데이터는 데이터 버스(DATA BUS) 상에 놓일 수 있다. 이와 같은 데이터는 통상 스윙 논리 신호들에 대해 비교적 작은 전위를 가질 수 있다. 그와 같은 작은 데이터 값들은 데이터 앰프 회로(171)에 제공될 수 있다. 이어서 데이터 앰프 회로(171)는 제어 신호(PIO)에 의해 활성화될 수 있고, 이에 의해 상기 비교적 작은 데이터 값들을 증폭시킬 수 있다. 데이터 앰프 회로(171)의 출력은 판독/기록 버스(RWBS) 상에 놓일 수 있다.
증폭된 데이터 신호들은 데이터 래칭 회로(172)에 제공될 수 있다. 데이터 래칭 회로(172)는 수신된 데이터 신호들을 래치 클록(Ø1)에 따라서 래치시켜서 출력할 수 있다. 이어서 래칭된 데이터 값들은 데이터 아웃(data-out) 버퍼 회로(173)를 통해서 전파될 수 있다. 데이터 아웃 버퍼 회로(173)는 출력 데이터를 출력 라인들(OUTT/N) 상에 놓일 수 있다. 출력 라인들(OUTT/N)은 출력 트랜지스터 회로(174)에 의해 이어질 수 있다. 데이터 아웃 버퍼 회로(173)는 출력 인에이블 신호(OE)에 따라서 인에이블될 수 있다. 출력 트랜지스터 회로(174)는 출력 클록(Ø2)에 따라서 동작할 수 있다. 출력 트랜지스터 회로(174)에 의해 제공된 얻어진 출력 데이터는 데이터 출력 노드(DQ) 상에 제공될 수 있다.
통상 메모리 셀 데이터와 용장 메모리 셀 데이터가 모두 데이터 버스(DATA BUS) 상에 놓이고 이어서 증폭되어 데이터 출력 노드(DQ) 상에 출력될 수 있는 것을 알 수 있다.
반도체 메모리 장치의 중요한 특징은 그것의 액세스 시간일 수 있다. 액세스 시간은 외부 클록 신호(CLK)의 천이와 데이터 출력 노드에서의 얻어진 유효 데이터 사이의 시간 길이로 정의될 수 있다. 액세스 시간은 종종 부호 'tAA"로 표현된다.
도10의 장치에 있어서, 래치 클록(Ø1)과 출력 클록(Ø2)은 원하는 칼럼 어드레스 스트로브 신호(CAS) 대기 시간에 따라서 활성화될 수 있다. 잘 알려져 있는 바와 같이, CAS 대기 시간은 반도체 메모리 장치로의 판독 명령의 입력과 출력에서의 데이터의 이용가능성 간의 시간일 수 있다.
도11을 참조하면, 변화하는 대기 시간의 판독 동작들을 나타내는 타이밍도가 도시되어 있다. 도11에 도시된 바와 같이, 외부 클록 신호(CLK)의 상승 에지에서는 칼럼 어드레스 스트로브 신호(CASB)가 활성화(이 실시예에서는 로우)될 수 있다. 명령 및 어드레스 파형들(CMD, ADD)로 도시된 바와 같이, 판독 명령 및 판독 어드레스가 이 때에 입력된다. 판독 명령의 입력은 다른 입력 신호들(도시되지 않음)을 소정의 레벨들로 놓는 것을 포함할 수 있다.
도 11도 또한 1, 2, 3의 CAS 대기 시간들(CLT)에 따른 3개의 다른 응답들을 나타내는 파형들(DQ)을 구비할 수 있다. 또한, 각각의 판독 동작은 4의 버스트 길이를 가지며, 이에 따라 단일의 판독 명령 및 어드레스의 인가에 응답하여, 4개의 어드레스들의 시퀀스로부터 4개의 데이터 값들이 출력된다. 도시된 특정 실시예들에 있어서, 버스트 액세스는 연속되는 시퀀스를 따르며, 이에 따라 4개의 데이터 값들이 어드레스 값들(An, An+1, An+2, An+3)에 대응하는 것으로 도시되어 있다.
1의 CAS 대기 시간(CLT=1)을 갖는 동작은 어떻게 어드레스(An)에 대응하는 데이터 값이 판독 명령의 입력에 이어지는 1 클록 사이클을 이용할 수 있는가를 나타낸다. 나머지 데이터 값들은 각각의 후속하는 클록 사이클에서 이용가능하다. 유사하게, 2의 CAS 대기 시간에 대해(CLT=2), 버스트 데이터는 판독 명령의 입력에 이어 2개의 사이클들을 이용하기 시작한다. 3의 CAS 대기 시간에 대해(CLT=3), 버스트 데이터는 판독 명령 이후의 3개의 사이클을 이용가능하다.
도10을 참조하면, 여러 가지 액세스 경로 제어 신호들이 대기 시간을 제어하기 위해 사용될 수 있다. 일례로서, 2의 CAS 대기 시간이 필요한 경우, 출력 클록(Ø2)이 외부 클록 신호(CLK)와 동기화될 수 있다. 즉, 데이터는 데이터 버스(DATA BUS)로부터 출력 트랜지스터 회로(174)로 흐를 수 있고, 이어서 출력 트랜지스터 회로(174)에 의해 다음의 클록 사이클에서 출력될 수 있다. 32의 CAS 대기 시간이 필요한 경우, 래치 클록(Ø1)과 출력 클록(Ø2)이 모두 외부 클록 신호(CLK)와 동기화될 수 있다. 즉, 데이터는 데이터 버스(DATA BUS)로부터 데이터 래칭 회로(172)로 흐를 수 있고 제2 클록 사이클에서 출력 트랜지스터 회로(174)로 출력될 수 있다. 이어서 출력 트랜지스터 회로(174)는 수신된 데이터를 제3 클록 사이클에서 출력시킬 수 있다.
반도체 메모리의 동작 속도의 증가가 요구되고 있기 때문에, 보다 작은 액세스 시간들(tAA)이 요구된다. 액세스 시간(tAA) 값 한계는 데이터를 얼마나 빨리 버스트 액세스에 제공할 수 있는가를 나타내는 것이므로, 버스트 동작 모드들에서는 보다 짧은 액세스 시간(tAA)이 바람직하다. 따라서 2와 3의 CAS 대기 시간에 포함된 전체 시간도 짧아질 것이므로, 액세스 시간(tAA)의 향상은 사이클 시간을 향상시킬 수 있다. 결국, 반도체 메모리 장치들의 개발에 있어서의 지속적인 목표는 액세스 시간들(tAA)을 최소화하는 데 있다.
도12와 관련하여 도10을 참조하여 액세스 경로의 여러 가지 타이밍의 발생 및 제어 신호들의 발생에 대해 설명한다.
상술한 바와 같이, 제어 신호(PIO)가 데이터 앰프 회로(171)에 공급될 수 있어, 데이터 버스(DATA BUS) 상에 놓인 비교적 작은 데이터 값들은 증폭할 수 있다. 한 장치에 있어서, 제어 신호(PIO)는 클록 동기화 신호(YRD)에 응답하여 발생될 수 있다. 보다 상세하게 설명하면, 제어 신호(PIO)는 클록 동기화 신호(YRD)를 위상 이동시킴으로써 발생될 수 있다. 그러나 증폭이 시작되기 전에 충분한 데이터 값 신호가 데이터 버스(DATA BUS) 상에서 발생될 수 있도록 하기 위해서는, 제어 신호(PIO)는 Y 선택 신호들(YSW) 또는 용장 Y 선택 신호들(RYSW)이 활성화된 후의 특정 시간에 활성화되어야 한다. 결국, 제어 신호(PIO)는 Y 선택 신호(YSW) 및/또는 용장 Y 선택 신호(RYSW)의 교차 후의 특정 시간에 활성화되도록 이동될 수 있다.
도12를 참조하면, 특정 데이터 패턴이 판독/기록 버스(RWBS) 상에 제공된 것으로 도시되어 있다. 즉, 출력 데이터는 로우, 하이, 로우, 그리고 다시 하이로 될 수 있다. 이어서 이러한 출력 데이터는 선택된 CAS 대기 시간에 따라서 특정 클록 사이클들에서 출력 라인들(OUTT/N) 상에 놓일 수 있다. 1또는 2의 CAS 대기 시간에 있어서, 출력 라인들(OUTT/N)은 도12에서 실선으로 도시한 바와 같이 응답할 수 있다. 3의 CAS 대기 시간에 있어서, 데이터 래칭 회로(172)는 데이터를 또 다른 사이클에 의해서 지연시키고, 이에 따라 출력 라인들(OUTT/N)은 도12에 점선으로 도시된 바와 같이 응답할 수 있다.
도12는 또한 출력 인에이블 신호(OE)의 응답을 도시한다. 출력 인에이블 신호가 활성화(하이로 천이)되어, 그에 따라 데이터 아웃 버퍼 회로(173)를 인에이블한다.
도13을 참조하여, 본 발명의 일 실시예에 따른 액세스와 종래 기술의 액세스 간의 차이에 대해 설명한다. 도13은 특히, 용장 셀 액세스로부터 통상 셀 액세스로의 전환 시의 여러 가지 신호들의 발생을 나타내고 있다. 도12에 도시된 바와 같이, 데이터는 제어 신호(PIO)의 천이에 이어지는 소정의 시간을 데이터 출력 노드에서 이용할 수 있다. 도13에서, 이러한 값은 4.2ns와 같고, 이는 특정의 어드레스 신호와 무관할 수 있다. 전체 액세스 시간은 약 12 내지 13ns일 수 있다. 결국, 외부 클록 신호(CLK)의 활성화와 Y 선택 신호(YSW)의 발생에서 약 3분의 2의 액세스 시간이 발생한다. 따라서, Y 선택 신호들을 발생시키는 데 소요되는 시간을 줄이면 액세스 시간(tAA)을 향상시킬 수 있다.
도13에 도시된 바와 같이, 용장 메모리 셀 액세스와 통상 메모리 셀 액세스 사이의 통상의 전환에 있어서, Y 선택 신호들(YSW)의 발생은 8.5ns만큼 길 수 있다. 따라서, 제어 신호(PIO)가 상기한 바와 같은 타이밍에 따라서 발생되면, Y 선택 신호들(YSW)은 이와 같은 제어 신호(PIO) 이후에 발생될 수 있다. 이와 같은 지연은 상술한 바와 같은 이유들에 기인하는 것이다. 즉, 종래의 통상 메모리 셀 액세스에 있어서, Y 선택 신호들(YSW)은 여러 논리 스테이지들을 통해서 전파하는 어드레스(퓨즈 노드를 방전시킬 수 있음)의 변화에 응답하여 발생될 수 있다. 반면에, 용장 메모리 셀 액세스에 있어서, 용장 Y 선택 신호들(RYSW)은 2개의 버퍼 스테이지를 통해서 전파하는 어드레스(퓨즈 노드를 충전시킬 수 있음)의 변화에 응답하여 발생될 수 있다.
도13에 역시 도시된 바와 같이, Y 선택 신호들(YSW)이 제어 신호 후에 발생되면, 그와 같은 지연은 오류 결과들을 발생시킬 수 있다. 결국, 제어 신호(PIO)와 후속의 대응하는 지연으로 모든 후속으로 발생된 신호들을 위상 이동시킬 필요가 있다. 그러한 이동은 화살표로 나타낸 보정된 값들로 도13에 도시되어 있다. 보정된 값들이 나타내는 바와 같이, 지연들은 전체 액세스 시간(tAA)을 13.5ns로 증가시킬 수 있다. 이러한 것은 예시된 실시예와 대조되는 것으로, 예시된 실시예는 12.1ns의 액세스 시간을 제공할 수 있다.
양호한 실시예의 응답은 디코드 인에이블 신호(YREDB)를 5.4ns로 발생시킬 수 있고, 이는 6.8ns가 소요되는 종래 기술의 경우보다 빠른 것이다. 또한, 디코드 인에이블 신호(YREDB)의 보다 빠른 활성화는 모든 후속하는 제어 신호들이 종래 기술에 비해 빨리 발생될 수 있게 한다. 이와 같은 방식으로, 본 발명의 실시예는 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환시 액세스 시간(tAA)을 13.5ns에서 12.1ns로 향상시킬 수 있다.
도14 내지 도19를 참조하면, 종래 장치의 액세스 동작 전환과 본 발명의 실시예의 액세스 동작 전환을 비교하는 다수의 모의 시험 파형들이 도시되어 있다.
도14 및 도15는 통상 메모리 셀 액세스로부터 용장 메모리 셀 액세스로의 전환 시에 발생되는 여러 가지 신호들의 2가지 예를 도시하는 것이다. 도14 및 도15는 외부 클록 신호(CLK), 제 1 어드레스 값(YA0T), 제 1 어드레스 값의 반전 신호인 제 2 어드레스 값(YA0N), 클록 동기화 신호(YRD), 제 1 퓨즈 노드 응답(FUSE NODE), 제 2 퓨즈 노드 응답(FUSE NODE'), 퓨즈 노드 래치 출력(RYB), 디코드 인에이블 펄스(RYEDB), 용장 Y 선택 신호(RYSW), 그리고 Y 선택 신호(YSW)를 나타내고 있다. 도14는 종래의 응답을 나타내는 것이고, 도15는 본 발명의 일 실시예에 따른 응답을 나타내는 것이다.
도시된 예에서, 통상 메모리 셀 어드레스로부터 용장 메모리 셀 어드레스로의 전환은 제 1 어드레스 값(YA0T)이 로우에서 하이로 천이되게 하고 제 2 어드레스 값(YA0N)이 하이에서 로우로 천이되게 할 수 있다. 이와 유사하게, 제 2 퓨즈 노드(FUSE NODE')가 방전되는 동안 어드레스의 전환은 제 1 퓨즈 노드(FUSE NODE)를 하이로 할 수 있다. Y 선택 신호(YSW)가 하이로 천이되는 동안, 신호는 로우로 복귀하는 데, 이것은 통상 메모리 셀이 액세스되는 것을 방지한다.
도14와 도15를 비교해 보면, 통상 메모리 셀 액세스로부터 용장 메모리 셀 액세스로의 전환 시에는 종래의 장치나 본 발명의 장치가 실질적으로 동일한 액세스 시간을 제공하고 있음을 알 수 있다. 보다 상세하게 설명하면, 도14 및 도15에서, 용장 Y 선택 신호(RYSW)는 외부 클록 신호(CLK)의 로우에서 하이로의 천이가 이어지는 약 7.0ns에서 활성화(본 실시예에서는 하이로의 천이)될 수 있다.
도16 및 도17은 한 용장 메모리 셀 액세스로부터 또 다른 용장 메모리 셀 액세스로의 전환 시에 발생되는 여러 가지 신호들의 2가지 예를 도시하는 것이다. 도16 및 도17은 도14 및 도15와 실질적으로 동일한 신호들을 구비할 수 있다. 도16은 종래의 응답을 나타내는 것이고, 도17은 본 발명의 일 실시예에 따른 응답을 나타내는 것이다.
도14 및 도15와 동일한 방식으로, 도16 및 도17에 있어서, 한 용장 메모리 셀 어드레스로부터 또 다른 용장 메모리 셀 어드레스로의 전환은 제 1 어드레스 값(YA0T)이 로우에서 하이로 천이되게 하고 제 2 어드레스 값(YA0N)이 하이에서 로우로 천이되게 한다. 또한, 어드레스의 전환은 제 1 퓨즈 노드(FUSE NODE)를 하이로 하고 제 2 퓨즈 노드(FUSE NODE')가 방전되게 한다. 도17에서, 디코드 인에이블 신호(YREDB)는 일시적으로 천이가 하이로 되게 한다는 것을 알 수 있다. 이 결과는 Y 선택 신호에서의 유사한 응답에 기인한다. 그러나 Y 선택 신호(YSW)가 하이로 천이되는 동안, 신호는 이후 로우로 복귀하는 데, 이것은 통상 메모리 셀이 액세스되는 것을 방지한다.
도16과 도17을 비교해 보면, 하나의 용장 메모리 셀 액세스로부터 또 다른 용장 메모리 셀 액세스로의 전환 시에는 종래의 장치나 본 발명의 장치가 실질적으로 동일한 액세스 시간을 제공하고 있음을 알 수 있다. 보다 상세하게 설명하면, 도16에서, 용장 Y 선택 신호(RYSW)는 외부 클록 신호(CLK) 내에서의 로우에서 하이로의 천이에 이어서 약 7.2ns에서 활성화(본 실시예에서는 하이로의 천이)될 수 있고, 반면 본 발명의 일 실시예에서는 같은 액세스 시간이 7.25ns 소요될 수 있다.
도18 및 도19는 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환 시에 발생되는 여러 가지 신호들의 2가지 예들을 도시하는 것이다. 도18 및 도19는 도14 및 도15와 실질적으로 동일한 신호들을 구비할 수 있다. 도18은 종래의 응답을 나타내는 것이고, 도19는 본 발명의 일 실시예에 따른 응답을 나타내는 것이다.
도14 및 도15와 도16 및 도17과 동일한 방식으로, 용장 메모리 셀 어드레스로부터 통상 메모리 셀 어드레스로의 전환은 제 1 어드레스 값(YA0T)이 로우에서 하이로 천이되게 하고 제 2 어드레스 값(YA0N)이 하이에서 로우로 천이되게 한다. 또한, 제 2 퓨즈 노드(FUSE NODE')는 방전되는 동안 제 1 퓨즈 노드(FUSE NODE)는 하이로 갈 수 있다. 그러나 통상 메모리 셀이 액세스되기 때문에 제 1 퓨즈 노드(FUSE NODE)와 제 2 퓨즈 노드(FUSE NODE') 모두의 파형들은 결국 모두 로우이다.
도18과 도19를 비교해 보면, 종래의 장치와 본 발명의 장치는 상당히 다름을 알 수 있다. 보다 상세히 설명하면, 도시된 본 발명의 일 실시예에 따르면, 디코드 인에이블 신호(YREDB)는 약 5.4ns에서 로우에서 하이로 천이된다. 이것은 6.8ns가 소요될 수 있는 종래 기술과 대비되는 것이다. 즉, 본 발명에 따른 디코드 인에이블 신호(YREDB)의 활성화는 종래의 경우에 비해 1.4ns 더 빠를 수 있다. 이와 같은 속도의 차이는 통상 메모리 셀의 선택을 통해 행해진다. 특히, 예시된 본 발명의 실시예에 따르면, Y 선택 신호(YSW)는 약 7.1ns에서 활성화된다. 종래 경에는 같은 Y 선택 신호의 활성화가 8.5ns 소요된다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 디코드 활성화 신호(YREDB)는 퓨즈 노드 레벨들의 변화와 상관없이 활성화될 수 있다. 따라서, 프리디코더 회로들이 더 신속하게 활성화되어서, Y 선택 신호들이 통상 메모리 셀들을 액세스할 수 있게 한다. 본 발명의 어떤 실시예들에 따르면, 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환이 2개의 통상 메모리 셀 액세스 간의 전환만큼 신속하게 이루어질 수 있다.
이와 같은 장치에 있어서, Y 선택 신호들의 활성화는 디코딩 회로가 보다 빠르게 인에이블되므로 어드레스 신호들의 전환에 의해 결정될 수 있다. 속도에 있어서의 이와 같은 향상은 액세스 경로 내의 여러 가지 스테이지의 속도가 마찬가지로 증가하게 하여, 액세스 시간들 및/또는 동작 여유들을 허용한다.
다시 도10을 참조하면, CAS 대기 시간이 2인 경우, 위와 같은 속도에서의 향상은 출력 클록(Ø1)이 종래 기술에 비해 보다 신속하게 동작할 수 있다. 이와 유사하게, CAS 대기 시간이 3인 경우, 이와 같은 속도에서의 향상은 출력 클록(Ø1) 및 래치 클록(Ø2)이 종래 기술에 비해 보다 신속하게 동작하게 할 수 있다.
이와 같은 방식으로, 액세스 시간이 종래 기술에 비해 향상된다.
이상에서 여러 가지 실시예에 대해 상세히 설명하였는데, 이하에서는 도20을 참조하여 본 발명의 대안의 실시예에 대하여 설명한다. 본 발명의 대안의 실시예에 따른 반도체 메모리 장치는 도21 내지 도23에 도시된 것과 대략 동일한 구성을 갖는다. 그러나 이와 같은 실시예는 도1과는 다른 용장 회로부(012)를 구비할 수 있다. 따라서, 대안의 실시예에 따른 용장 회로부(012)에 대해서 상세히 설명한다.
도20을 참조하면, 본 발명의 대안의 실시예에 있어서, 디코드 인에이블 신호(YREDB)를 발생시키는 논리 회로부들이 특히 Y 프리디코더 회로들에 인접하여 배치될 수 있다. 부가적으로 혹은 대안으로, 펄스 발생기(011)가 Y 프리디코더 회로들에 인접하여 배치될 수 있다.
도1에 도시된 바와 같은 장치에 있어서, 용장 회로들(010)은 다수의 퓨즈들은 포함할 수 있으며, 논리 회로부들 및/또는 펄스 발생기(011)를 인접하여 배치하는 것이 어려울 수 있다. 또한, 용장 회로부는 Y 프리디코더 회로들보다는 메모리 셀 어레이로부터 더 멀리 배치될 수 있으므로, 디코드 인에이블 신호(YREDB)를 전송하는 신호 라인은 상술한 다른 신호들을 전송하는 라인들보다 더 길어질 수 있다.
비교적 긴 인에이블 신호(YREDB) 라인은 보다 큰 고유 저항을 가질 수 있다. 이러한 것은 논리 상태들 사이의 천이들을 느리게 할 수 있다. 용량이 충분히 크게 되면, 앞에서 설명한 바와 같은 인에이블 신호(YREDB)의 활성화에 의해 얻어지는 장점들이 사라질 수 있다.
이와 같은 잠재적인 단점을 해결하기 위해, 논리 회로부(034, 035, 306)와 펄스 발생기(011)를 Y 프리디코더 회로에 근접하게 배치될 수 있다. 이렇게 되면 디코드 인에이블 신호(YREDB)가 전송되는 길이를 줄일 수 있다. 그러나 이와 같은 장치는 결합 논리 출력 신호들(일례로, YREB0, YREB1)이 전송되어야 하는 거리가 길어질 수 있다. 따라서, 제 2 레벨 결합 회로들(034, 035, 036)에 대한 제 1 레벨 결합 회로들(30, 31)의 배치 및/또는 크기는 최상의 디코드 인에이블 신호(YREDB)가 발생될 수 있도록 최적화될 수 있다.
이상, 종래의 반도체 메모리 장치들에 비해 액세스 시간을 향상시킬 수 있는 반도체 메모리 장치의 여러 실시예들에 대해 설명했다. 보다 상세히 설명하면, 용장 메모리 셀 액세스로부터 통상 메모리 셀 액세스로의 전환은 실질적으로 2개의 통상 메모리 셀 액세스 간의 전환 만큼이나 빠를 수 있다. 일 특정 실시예에 있어서, 이와 같은 향상들은 통상 모드 펄스 신호(YRDB)를 위상 이동된 타이밍 클록에 응답하여 발생시킴으로써 달성될 수 있다.
특히, 본 발명의 실시예들은 용장 메모리 셀 액세스 시에 충전되며 통상 메모리 액세스 시에 방전되는 퓨즈 노드들을 포함하는 것으로 설명되었다. 그러나, 디코더 회로들의 초기 활성화는 그와 같은 퓨즈 노드들의 상태들에 의존할 필요가 없다. 이러한 것은 종래의 기술에 비해 보다 신속하게 응답할 수 있게 한다.
동작에 있어서의 상기와 같은 향상은 디코더 회로들의 동작이 어드레스 신호들의 타이밍에는 의존하지만, 퓨즈 노드 레벨들에는 의존하지 않게 할 수 있다. 속도에 있어서의 이와 같은 향상은 데이터 액세스 경로 회로들이 보다 빠르게 동작할 수 있게 한다. 이와 같은 데이터 액세스 경로 회로들이 클록 설정된 스테이지인 경우, 이와 같은 회로들은 더욱 빠른 클록 속도로 동작할 수 있고, 이에 따라 본 발명의 사이클 시간을 향상시킬 수 있다.
이상 본 발명의 여러 가지 특정 실시예에 대해서 상세히 설명하였으나, 본 발명은 본 발명의 기술 사상 및 범주로부터 벗어나지 않으면서 여러 가지로 변경, 대체 및 수정될 수 있다는 것을 알 수 있다. 따라서, 본 발명은 첨부된 특허청구범위에 의해서만 제한되어야 한다.

Claims (20)

  1. 반도체 메모리 장치에 있어서,
    복수의 통상 메모리 셀들(a plurality of ordinary memory cell)과,
    복수의 용장 메모리 셀들(a plurality of redundant memory cell)과,
    클록 신호와 동기하여 수신된 어드레스 신호에 응답하여 통상 메모리 셀들을 액세스하는 디코더 회로부를 포함하고,
    상기 디코더 회로부는 통상 메모리 셀들이 액세스된 경우에 활성 디코더 인에이블 신호에 의해 인에이블되며, 상기 디코더 회로부는 용장 메모리 셀들이 액세스된 경우에 비활성 디코더 인에이블 신호에 의해 디스에이블되고, 상기 디코더 인에이블 신호는 액세스가 용장 메모리 셀로부터 통상 메모리 셀로 전환되는 경우에는 클록 신호와 동기하여 활성화되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 디코더 회로부는 디코더 회로들과, 상기 디코더 회로부가 디스에이블된 경우에 상기 어드레스 신호가 상기 디코더 회로들에 도달하는 것을 방지하는 적어도 하나의 프리디코더 회로를 구비하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    복수의 상태 유지 회로들로서, 적어도 하나의 상태 유지회로는 상기 어드레스 신호가 용장 메모리 셀에 액세스된 경우에는 활성화되고 상기 어드레스 신호가 통상 메모리 셀에 액세스된 경우에는 비활성화되는, 상기 복수의 상태 유지 회로와,
    모든 상기 상태 유지 회로들이 비활성 상태에 있을 경우에는 상기 디코더 인에이블 신호를 활성화시키고 상기 상태 유지 회로들 중 어느 하나가 활성 상태에 있을 경우에는 상기 디코더 인에이블 신호를 비활성화시키는 논리 회로를 더 구비하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 논리 회로는,
    적어도 2개의 상태 유지 회로들의 출력 신호들을 논리적으로 결합시키는 복수의 제 1 레벨 게이트들과,
    상기 제 1 레벨 게이트들의 출력들을 통상 모드 신호와 논리적으로 결합시키는 적어도 하나의 제 2 레벨 게이트와,
    상기 통상 모드 신호를 상기 클록 신호와 동기하여 활성화시키는 펄스 신호 발생기를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제 1 레벨 게이트는 NOR 논리 게이트들을 구비하고,
    상기 적어도 하나의 제 2 레벨 게이트는 제 1 레벨 게이트 출력들을 결합시키기 위한 AND 게이트와 상기 AND 게이트의 출력을 상기 통상 모드 신호와 결합시키기 위한 NOR 게이트를 포함하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 펄스 신호 발생기는, 클록 동기화 신호와 직접 결합되는 하나의 입력과 클록 동기화 신호를 지연 회로에 의해 수신하는 다른 입력을 갖는 펄스 발생기 논리 게이트를 구비하고, 상기 클록 동기화 신호는 상기 클록 신호와 동기하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서,
    디코더 인에이블 신호가 활성화된 경우에는 인에이블될 수 있고 디코더 인에이블 신호가 비활성화된 경우에는 디스에이블될 수 있는 디코더 회로와,
    복수의 퓨즈 회로들로서, 인가된 어드레스 신호가 퓨즈 회로 내에 프로그램된 어드레스와 일치하면 제 1 상태에 있을 수 있고 상기 인가된 어드레스가 상기 퓨즈 회로 내에 프로그램된 상기 어드레스와 일치하지 않으면 제 2 상태에 있을 수 있는 퓨즈 노드를 각각 구비하는, 상기 복수의 퓨즈 회로들, 및
    외부 클록 신호와 동기하는 클록 동기화 신호에 응답하여 활성 디코더 인에이블 신호를 제공하고 퓨즈 노드들 중 하나가 상기 제 1 상태에 있을 경우에는 비활성화 디코더 인에이블 신호를 제공하는 결합 회로를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 디코더 회로는 상기 디코드 인에이블 신호가 비활성인 경우에는 미리 정해진 논리 레벨이 되게 하는 출력들을 갖는 복수의 디코더 게이트들을 구비하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 디코더 회로는 메모리 셀 어레이 Y 디코더 회로를 구비하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    각각의 상기 퓨즈 회로는 복수의 검출 트랜지스터들을 구비하고, 각각의 검출 트랜지스터는 상기 퓨즈 노드와 제 1 전원 전압 사이에 퓨즈 요소와 직렬로 배열된 제어 가능한 임피던스 경로들을 갖는, 반도체 메모리 장치.
  11. 제7항에 있어서,
    각각의 상기 퓨즈 회로는 상기 클록 동기화 신호에 응답하여 상기 퓨즈 노드와 전원 전압 사이에 저 임피던스 경로를 제공하는 프리차지(precharge) 장치를 구비하는 반도체 메모리 장치.
  12. 제7항에 있어서,
    상기 결합 회로는,
    복수의 퓨즈 노드들의 상기 상태들을 논리적으로 결합시킬 수 있는 제 1 레벨과,
    상기 제 1 레벨의 출력들을 상기 클록 동기화 신호에 응답하여 발생된 통상 모드 신호와 결합시킬 수 있는 제 2 레벨을 구비하는 반도체 메모리 장치.
  13. 제7항에 있어서,
    상기 디코더 인에이블 신호는 통상 모드 펄스에 의해 상기 비활성 상태에 놓일 수 있고,
    상기 클록 동기화 신호와 동기하여 상기 통상 모드 펄스를 발생시키는 펄스 발생기를 더 구비하는 반도체 메모리 장치.
  14. 동기형 반도체 메모리 장치에 있어서,
    인에이블 신호가 활성화된 경우에 통상 모드로 액세스되는 복수의 통상 메모리 셀들과,
    인에이블 신호가 비활성화된 경우에 용장 모드로 액세스되는 복수의 용장 메모리 셀들과,
    통상 메모리 셀이 액세스된 경우에 외부에서 인가된 클록 신호와 동기하여 비활성 상태로부터 활성 상태로 인에이블 신호를 전환시키는 용장 회로부를 포함하는 동기형 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 용장 회로부는 통상 메모리 셀이 액세스된 후 용장 메모리 셀이 액세스되는 경우에 클록 신호와 동기하여 수신된 어드레스 값들에 응답하여 상기 인에이블 신호를 활성 상태로부터 비활성 상태로 전환하는 동기형 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 용장 회로부는 제 1 상태로 설정될 수 있고 통상 메모리 셀이 액세스된 경우에는 제 2 상태로 변경될 수 있는 퓨즈 노드를 구비하는 동기형 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 퓨즈 노드는 상기 외부 클록 신호와 동기하여 상기 제 1 상태로 설정될 수 있는 동기형 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 용장 회로부는 제 1 상태로 설정될 수 있고 용장 메모리 셀이 액세스된 경우에는 상기 제 1 상태로 유지될 수 있는 퓨즈 노드를 구비하는 동기형 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 용장 회로부는 복수의 퓨즈 노드들과, 하나의 퓨즈 노드가 상기 제 1 상태에 있을 경우 또는 통상 모드 펄스가 상기 클록 신호와 동기하여 발생된 경우에 상기 인에이블 신호를 비활성 상태로부터 활성 상태로 전환시키는 결합 회로를 포함하는 동기형 반도체 메모리 장치.
  20. 제14항에 있어서,
    상기 용장 회로부는 상기 클록 신호와 동기하여 통상 모드 펄스를 발생시키는 펄스 발생기 회로를 구비하고, 상기 용장 회로부는 상기 통상 모드 펄스에 응답하여 인에이블 신호를 비활성 상태에서 활성 상태로 전환시키는 동기형 반도체 메모리 장치.
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