KR100393101B1 - 반도체패키지 및 그 제조 방법 - Google Patents

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KR100393101B1
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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 경박단소(輕薄短小)화하고, 다양한 종류의 반도체칩을 스택할 수 있으며 또한 방열 성능도 우수하도록, 하면 중앙에 다수의 입출력패드가 형성된 센터패드형 제1반도체칩과; 상기 제1반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 더 큰 면적을 가지며, 하면 내주연에 다수의 입출력패드가 형성된 엣지패드형 제2반도체칩과; 상기 제1반도체칩의 하면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 입출력패드와 대응되는 영역에는 관통공이 형성되어 있고, 상기 관통공의 외주연 표면에는 다수의 배선패턴이 형성되어 있는 회로기판과; 상기 제1반도체칩의 입출력패드와 상기 회로기판의 관통공 외주연 주변에 형성된 배선패턴을 연결하고, 또한 상기 제2반도체칩의 입출력패드와 상기 회로기판의 내주연 주변에 형성된 배선패턴을 연결하는 다수의 도전성와이어와; 상기 제1,2반도체칩의 입출력패드 및 도전성와이어를 외부환경으로부터 보호하기 위해, 상기 회로기판의 관통공 내측에 충진됨과 동시에 상기 제1,2반도체칩의 측면을 감싸며 형성된 봉지부와; 상기 회로기판의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 더욱 경박단소(輕薄短小)화하고, 다양한 종류의 반도체칩을 스택할 수 있으며 또한 방열 성능도 우수한 스택형 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택(Stack)함으로써 다기능화 및 고성능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도4에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 랜드(20b')를 갖는 배선패턴(20')이 형성되어 있고, 상기 배선패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다.
또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층(3')에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층(3')으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면 둘레에는 다수의 입출력패드(4',8')가 형성되어 있다(이러한 반도체칩을 통상 엣지패드형 반도체칩이라 함). 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 배선패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 배선패턴(20')중 랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 다기능화 및 고성능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기와 같은 종래의 반도체패키지는 상기 제1반도체칩 및 제2반도체칩의 크기에 비해 회로기판의 크기가 훨씬 큼으로써, 전체적인 반도체패키지의 크기가 커지는 단점이 있다.
또한, 상기 제1반도체칩 및 제2반도체칩은 모두 엣지패드형만 이용될 수 있음으로써, 센터패드형 반도체칩은 스택할 수 없는 단점이 있다.
더불어, 상기 제1반도체칩 및 제2반도체칩 모두 봉지부에 의해 밀폐된 구조로서, 그 방열 성능이 저하되고 이에 따라 전체적인 반도체패키지의 전기적 성능 또한 저하되는 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 경박단소화하고, 다양한 종류의 반도체칩을 스택할 수 있으며 또한 방열 성능도 우수한 스택형 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 스택형 반도체패키지를 도시한 단면도이다.
도2는 본 발명의 제1실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
도3은 본 발명의 제2실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
도4는 본 발명의 제3실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
도5a 내지 도5i는 본 발명에 의한 반도체패키지의 제조 방법을 순차 설명한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103; 본 발명에 의한 반도체패키지
1; 제1반도체칩 2; 제2반도체칩
1a,2a; 입출력패드 3; 도전성와이어
4; 봉지부 5; 접착층
6; 도전성볼 7; 수동소자
10; 회로기판 11; 수지층
12; 배선패턴 12a; 본드핑거
12b; 랜드 13; 커버코트
14; 관통공
21; 제1회로기판 22; 제2회로기판
상기한 목적을 달성하기 위해 본 발명의 제1태양(態樣)에 의한 반도체패키지는 하면 중앙에 다수의 입출력패드가 형성된 센터패드형 제1반도체칩과; 상기 제1반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 더 큰 면적을 가지며, 하면 내주연에 다수의 입출력패드가 형성된 엣지패드형 제2반도체칩과; 상기 제1반도체칩의 하면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 입출력패드와 대응되는 영역에는 관통공이 형성되어 있고, 상기 관통공의 외주연 표면에는 다수의 배선패턴이 형성되어 있는 회로기판과; 상기 제1반도체칩의 입출력패드와 상기 회로기판의 관통공 외주연 주변에 형성된 배선패턴을 연결하고, 또한 상기 제2반도체칩의 입출력패드와 상기 회로기판의 내주연 주변에 형성된 배선패턴을 연결하는 다수의 도전성와이어와; 상기 제1,2반도체칩의 입출력패드 및 도전성와이어를 외부환경으로부터 보호하기 위해, 상기 회로기판의 관통공 내측에 충진됨과 동시에 상기 제1,2반도체칩의 측면을 감싸며 형성된 봉지부와; 상기 회로기판의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2반도체칩은 방열성능이 향상되도록 상면이 봉지부 외측으로 노출될 수 있다.
또한, 전체적인 반도체패키지의 크기가 반도체칩의 크기에 가까워지도록 상기 회로기판은 측면이 상기 제1반도체칩의 측면과 일치되도록 할 수도 있다.
상기한 목적을 달성하기 위해 본 발명의 제2태양(態樣)에 의한 반도체패키지는 상면 내주연에 다수의 입출력패드가 형성된 엣지패드형 제1반도체칩과; 상기 제1반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 더 작은 면적을 가지며, 상면 중앙에는 다수의 입출력패드가 형성된 센터패드형 제2반도체칩과; 상기 제1반도체칩의 하면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 큰 면적을 가지며, 표면에는 다수의 배선패턴이 형성된 제1회로기판과; 상기 제2반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제2반도체칩의 입출력패드와 대응되는 영역에는 관통공이 형성되어 있고, 상기 관통공의 외주연 표면에는 다수의 배선패턴이 형성된 제2회로기판과; 상기 제1반도체칩의 입출력패드와 상기 제1회로기판의 배선패턴, 상기 제1반도체칩의 입출력패드와 상기 제2회로기판의 배선패턴, 상기 제1회로기판의 배선패턴과 제2회로기판의 배선패턴, 그리고 상기 제2반도체칩의 입출력패드와 제2회로기판의 배선패턴을 각각 연결하는 다수의 도전성와이어와; 상기 제1회로기판의 상면, 상기 제1,2반도체칩, 상기 제2회로기판및 다수의 도전성와이어가 봉지되어 형성된 봉지부와; 상기 제1회로기판의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제3태양(態樣)에 의한 반도체패키지는 상면 내주연에 다수의 입출력패드가 형성된 엣지패드형 제1반도체칩과; 상기 제1반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 더 작은 면적을 가지며, 상면 내주연에는 다수의 입출력패드가 형성된 엣지패드형 제2반도체칩과; 상기 제1반도체칩의 하면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 큰 면적을 가지며, 표면에는 다수의 배선패턴이 형성된 제1회로기판과; 상기 제2반도체칩의 입출력패드를 제외한 상면에 접착층으로 접착된 다수의 수동소자와; 상기 제1반도체칩의 입출력패드와 상기 제1회로기판의 배선패턴, 상기 제1반도체칩의 입출력패드와 상기 제2반도체칩의 입출력패드, 상기 제1회로기판의 배선패턴과 제2반도체칩의 입출력패드, 그리고 상기 제2반도체칩의 입출력패드와 수동소자를 각각 연결하는 다수의 도전성와이어와; 상기 제1회로기판의 상면, 상기 제1,2반도체칩, 상기 다수의 수동소자 및 다수의 도전성와이어가 봉지되어 형성된 봉지부와; 상기 제1회로기판의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1태양 내지 제3태양중 어느 하나에 있어서, 상기 회로기판은 접착층에 접착되는 수지층과, 상기 수지층 표면에 랜드 및 본드핑거를 포함하여 형성된 배선패턴과, 상기 배선패턴중 랜드 및 본드핑거를 제외한 표면에 코팅된 커버코트를 포함하여 이루어질 수 있다.
또한, 상기 제1태양 내지 제3태양중 어느 하나에 있어서, 상기 회로기판은 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 표면에 다수의 배선패턴이 형성된 회로기판을 제공하는 단계와; 상기 회로기판중 일정 영역에 접착층을 접착하는 단계와; 상기 회로기판 및 접착층의 일정영역을 펀칭하여 일정 크기의 관통공을 형성하는 단계와; 상기 접착층에 제1반도체칩을 접착하되, 상기 제1반도체칩은 하면의 중앙에 다수의 입출력패드가 형성되어 있고, 상기 입출력패드는 상기 관통공을 통하여 외부로 노출되도록 하는 단계와; 상기 제1반도체칩의 상면에 상기 제1반도체칩보다 더 큰 넓이를 가지며, 하면 내주연에 다수의 입출력패드가 형성된 제2반도체칩을 접착하는 단계와; 상기 제1,2반도체칩의 입출력패드와 상기 회로기판의 배선패턴을 도전성와이어로 상호 연결하는 단계와; 상기 도전성와이어를 포함하는 제1,2반도체칩의 측면 및 상기 도전성와이어를 포함하는 회로기판의 관통공을 봉지재로 봉지하는 단계와; 상기 회로기판의 배선패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 봉지 단계는 제2반도체칩의 상면에 상기 제2반도체칩보다 더 큰 넓이를 갖는 보호층을 부착한 후 수행함이 바람직하다.
또한, 상기 봉지 단계후에는 상기 제2반도체칩의 상면에 소정 문자, 문양 또는 도형 등을 마킹 단계를 수행함이 바람직하다.
또한, 상기 도전성볼 융착 단계후에는 낱개의 반도체패키지를 각각 분리하는 싱귤레이션 단계를 수행함이 바람직하다.
상기와 같이 하여 본 발명의 제1태양에 의한 반도체패키지에 의하면, 전체적인 반도체패키지의 크기와 낱개의 반도체칩 크기가 비슷하게 되어 현재의 경박단소화 추세에 부응하게 되고, 또한 엣지패드형 및 센터패드형 반도체칩을 혼합하여 스택할 수 있으며, 반도체칩의 일면이 외부로 노출되어 방열 성능 및 전기적 성능이 향상되는 장점이 있다.
또한, 본 발명의 제2태양에 의한 반도체패키지에 의하면, 전체적인 반도체패키지의 크기와 낱개의 반도체칩 크기가 비슷하게 되어 현재의 경박단소화 추세에 부응하게되고, 또한 엣지패드형 및 센터패드형 반도체칩을 혼합하여 스택할 수 있으며, 상기 엣지패드형 반도체칩 및 센터패드형 반도체칩을 상호 전기적으로 연결하는 것도 가능하여 보다 다기능화되고, 고성능화된 반도체패키지의 구현이 가능하다.
더불어, 본 발명의 제3태양에 의한 반도체패키지에 의하면, 전체적인 반도체패키지의 크기와 낱개의 반도체칩 크기가 비슷하게 되어 현재의 경박단소화 추세에 부응하게 되고, 또한 스택된 어느 한 반도체칩의 상면에 다수의 수동소자를 직접 전기적으로 연결함으로써, 결국 마더보드에 실장되는 전체적인 실장면적을 최소화시킬 뿐만 아니라, 상기 수동소자에 의해 반도체패키지의 전기적 성능이 향상됨은 물론, 보다 다기능화되고, 고성능화된 반도체패키지의 구현이 가능하다.
또한, 본 발명에 의한 반도체패키지의 제조 방법에 의하면 반도체칩의 크기에 가까운 다수의 스택형 반도체패키지를 일괄적으로 대량 생산하는 것이 가능하다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명의 제1실시예에 의한 스택형 반도체패키지(101)를 도시한 단면도이다.
도시된 바와 같이 하면 중앙에 다수의 입출력패드(1a)가 형성된 센터패드형 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)의 상면에는 접착층(5)이 개재되어 상기 제1반도체칩(1)의 면적보다 더 큰 면적을 갖는 제2반도체칩(2)이 접착되어 있다. 상기 제2반도체칩(2)은 하면 내주연에 다수의 입출력패드(2a)가 형성된 엣지패드형이다. 여기서, 상기 제2반도체칩(2)의 입출력패드(2b)는 상기 제1반도체칩(1)의 외주연에 위치되어 상호 중첩되지 않도록 되어 있다.
상기 제1반도체칩(1)의 하면에는 접착층(5)이 개재되어 회로기판(10)이 접착되어 있다. 상기 회로기판(10)은 상기 제1반도체칩(1)의 입출력패드(1a)와 대응되는 영역에 관통공(14)이 형성되어 있고, 상기 관통공(14) 외주연의 표면에는 다수의 배선패턴(12)이 형성되어 있다. 또한, 상기 회로기판(10)의 측면은 제1반도체칩(1)의 측면과 일치하도록 되어 그 면적이 최소화됨과 동시에, 제조 공정중 도전성와이어(3)의 본딩이 용이하게 수행될 수 있도록 되어 있다.
상기 회로기판(10)을 좀더 구체적으로 설명하면, 상기 접착층(5)에 접착되는 수지층(11)을 기본층으로 하여, 그 하면에 랜드(12b) 및 본드핑거(12a)를 포함하는배선패턴(12)이 형성되어 있고, 상기 배선패턴(12)중 상기 랜드(12b) 및 본드핑거(12a)를 제외한 영역은 커버코트(13)로 코팅되어 외부 환경으로부터 보호 가능하게 되어 있다. 이러한 회로기판(10)으로서는 인쇄회로기판, 써킷필름 또는 써킷테이프 등과 같은 것이 이용될 수 있다.
여기서, 상기 배선패턴(12)중 랜드(12b)는 차후 도전성볼(6)이 융착되는 영역이고, 상기 본드핑거(12a)는 차후 도전성와이어(3)의 일단이 본딩되는 영역이다.
상기 제1반도체칩(1)의 입출력패드(1a)와 상기 회로기판(10)의 관통공(14) 외주연 주변에 형성된 배선패턴(12)(본드핑거(12a))은 도전성와이어(3)로 상호 연결되어 있다. 또한 상기 제2반도체칩(2)의 입출력패드(2a)와 상기 회로기판(10)의 내주연 주변에 형성된 배선패턴(12)(본드핑거(12a))도 마찬가지로 도전성와이어(3)에 의해 상호 연결되어 있다. 여기서, 상기 도전성와이어(3)는 통상적인 골드와이어 또는 알루미늄와이어 등을 이용한다.
상기 제1,2반도체칩(1,2)의 입출력패드(1a,2a) 및 도전성와이어(3) 등을 외부환경으로부터 보호하기 위해, 상기 회로기판(10)의 관통공(14) 내측에 충진됨과 동시에, 상기 제1,2반도체칩(1,2)의 측면이 봉지재로 감싸여져 일정 형태의 봉지부(4)가 형성되어 있다.
여기서, 상기 관통공(14)에 충진되는 봉지재는 글럽탑(Glop Top)과 같은 액상 봉지재가 사용됨이 바람직하나, 통상적인 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재가 이용될 수도 있다. 물론, 상기 제1,2반도체칩의 측면을 감싸는 봉지재 역시 상기와 같다.
한편, 상기 제2반도체칩(2)의 상면에는 봉지부(4)가 형성되어 있지 않아, 그 상면이 직접 외부 공기중으로 노출되어 있고, 따라서 전체적인 반도체패키지(101)의 방열성능이 향상될 수 있도록 되어 있다.
마지막으로, 상기 회로기판(10)의 배선패턴(12)(랜드(12b))에는 솔더볼과 같은 도전성볼(6)이 각각 융착되어 차후 마더보드(도시되지 않음)에 실장 가능한 형태로 되어 있다. 물론, 상기 도전성볼(6)의 하면은 상기 봉지부(4)의 하면보다 더욱 아래에 위치하도록 형성한다.
도3은 본 발명의 제2실시예에 의한 스택형 반도체패키지(102)를 도시한 단면도이다.
도시된 바와 같이 상면 내주연에 다수의 입출력패드(1a)가 형성된 엣지패드형 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)의 상면에는 접착층(5)이 개재되어, 상기 제1반도체칩(1)의 면적보다 더 작은 면적을 가지며, 상면 중앙에는 다수의 입출력패드(2a)가 형성된 센터패드형 제2반도체칩(2)이 구비되어 있다.
상기 제1반도체칩(1)의 하면에는 접착층(5)이 개재되어 제1회로기판(21)이 접착되어 있다. 상기 제1회로기판(21)은 상기 제1반도체칩(1)의 면적보다 큰 면적을 가지며, 표면에는 다수의 배선패턴(12)이 형성되어 있다. 이러한 회로기판(10)의 층구조는 상기 제1실시예에서 설명한 회로기판(10)과 유사하므로 그 상세한 설명을 생략하기로 한다. 다만, 상기 회로기판(10)은 본드핑거(12a)가 상방을 향하여 형성되어 있고, 랜드(12b)는 하방을 향하여 형성되어 있다.
상기 제2반도체칩(2)의 상면에는 접착층(5)이 개재되어 제2회로기판(22)이 접착되어 있다. 상기 제2회로기판(22)은 상기 제2반도체칩(2)의 입출력패드(2a)와 대응되는 영역에 관통공(14)이 형성되어 있고, 상기 관통공(14)의 외주연 표면에는 다수의 배선패턴(12)이 형성되어 있다. 상기 배선패턴(12)은 차후 상기 제2반도체칩(2)의 전기적 신호를 제1반도체칩(1) 또는 제1회로기판(21)쪽으로 전달해주는 역할을 한다.
상기 제1반도체칩(1)의 입출력패드(1a)와 상기 제1회로기판(21)의 배선패턴(12)(본드핑거(12a)), 상기 제1반도체칩(1)의 입출력패드(1a)와 상기 제2회로기판(22)의 배선패턴(12), 상기 제1회로기판(21)의 배선패턴(12)(본드핑거(12a))과 제2회로기판(22)의 배선패턴(12), 그리고 상기 제2반도체칩(2)의 입출력패드(2a)와 제2회로기판(22)의 배선패턴(12)은 모두 도전성와이어(3)에 의해 상호 연결됨으로써, 전기적으로 도통 가능하게 되어 있다.
또한, 상기 제1,2반도체칩(1,2), 상기 제2회로기판(22) 및 다수의 도전성와이어(3)를 포함하는 상기 제1회로기판(21)의 상면 전체는 외부 환경으로부터 보호되도록, 봉지재로 봉지되어 일정 형태의 봉지부(4)가 형성되어 있다.
마지막으로, 상기 제1회로기판(21)의 배선패턴(12)(랜드(12b))에는 각각 도전성볼(6)이 융착되어 차후 마더보드에 실장가능한 형태로 되어 있다.
도4는 본 발명의 제3실시예에 의한 스택형 반도체패키지(103)를 도시한 단면도이다.
상기 제3실시예는 상기 제2실시예와 유사하므로, 그 차이점만을 설명하기로한다. 도시된 바와 같이 상기 제2반도체칩(2)의 상면에는 제2회로기판(22) 대신 다수의 수동소자(7)(예를 들면, 캐패시터, 저항 또는 RF 소자 등등)가 접착층(5)이 개재되어 접착되어 있다. 상기 수동소자(7)는 도전성와이어(3) 또는 리드(도시되지 않음) 등에 의해 상기 제2반도체칩(2)의 상면에 다수 형성되어 있는 입출력패드(2a)에 전기적으로 연결되어 있다. 따라서, 상기와 같은 수동소자(7)에 의해 반도체패키지(103)의 전기적 성능이 더욱 향상되고, 또한 마더보드에의 실장 밀도도 증가하는 장점이 있다. 참고로, 종래에는 상기 수동소자(7)가 마더보드에 직접 실장된 채 상기 반도체패키지(103)의 소정 영역과 배선패턴(12)으로 연결되어 있었다. 따라서, 상기 수동소자(7)에 의해 그만큼 마더보드에 실장할 수 있는 영역이 감소되는 단점이 있었지만, 상기와 같은 구조에 의해 이러한 단점을 극복할 수 있게 된다.
도5a 내지 도5i는 본 발명에 의한 반도체패키지(101)의 제조 방법을 순차 설명한 순차 설명도로서, 이를 참조하여 본 발명에 의한 반도체패키지(101)의 제조 방법을 설명하면 다음과 같다.
1. 회로기판 제공 단계로서(도5a 참조), 표면에 다수의 배선패턴(12)이 형성된 회로기판(10)을 제공한다. 즉, 수지층(11)을 기본층으로 그 하면에는 다수의 본드핑거(12a) 및 랜드(12b)를 포함하는 배선패턴(12)이 형성되어 있고, 상기 배선패턴(12)중 상기 본드핑거(12a) 및 랜드(12b)를 제외한 영역은 커버코트(13)로 코팅된 회로기판(10)을 제공한다.
2. 접착층 접착 단계로서(도5b 참조), 상기 회로기판(10)의 상면 즉,수지층(11)의 상면에 일정크기의 접착층(5)을 접착한다.
3. 관통공 형성 단계로서(도5c 참조), 상기 회로기판(10) 및 접착층(5)의 일정영역을 펀칭(Punching)하여 일정 크기의 관통공(14)을 형성한다.
4. 제1반도체칩 접착 단계로서(도5d 참조), 상기 접착층(5) 상면에 제1반도체칩(1)을 접착한다. 상기 제1반도체칩(1)은 하면의 중앙에 다수의 입출력패드(1a)가 형성되어 있고, 상기 입출력패드(1a)는 상기 관통공(14)을 통하여 외부로 노출되도록 한다.
5. 제2반도체칩 접착 단계로서(도5e 참조), 상기 제1반도체칩(1)의 상면에 상기 제1반도체칩(1)보다 더 큰 넓이를 가지며, 하면 내주연에는 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)을 접착한다.
6. 와이어 본딩 단계로서(도5f 참조), 상기 제1반도체칩(1)의 입출력패드(1a)와 상기 회로기판(10)의 관통공(14) 외주연에 형성된 배선패턴(12)(본드핑거(12a))을 도전성와이어(3)로 본딩하고, 또한 상기 제2반도체칩(2)의 입출력패드(2a)와 상기 회로기판(10)의 내주연에 형성된 배선패턴(12)(본드핑거(12a))을 도전성와이어(3)로 각각 연결한다.
7. 봉지 단계로서(도5g 참조), 상기 도전성와이어(3)를 포함하는 제1,2반도체칩(1,2)의 측면 및 상기 도전성와이어(3)를 포함하는 회로기판(10)의 관통공(14)을 봉지재로 봉지하여 일정 형태의 봉지부(4)를 형성한다. 이때, 상기 제2반도체칩(2) 상면의 크랙(Crack)을 방지하기 위해 상기 제2반도체칩(2)의 상면에는 그것보다 넓은 면적을 갖는 테프론(Teflon)과 같은 보호층(7)을 형성한 후 봉지 단계를 수행함이 바람직하다.
8. 마킹 단계로서(도5h 참조), 상기 제2반도체칩(2)의 상면에서 보호층(7)을 제거한 후, 상기 제2반도체칩(2)의 상면에 레이저나 잉크를 이용하여 소정 문자, 문양 또는 도형 등을 마킹한다.
9. 도전성볼 융착 단계로서(도5i 참조), 상기 회로기판(10)의 배선패턴(12)(랜드(12b))에 솔더볼과 도전성볼(6)을 융착하여 마더보드에 실장 가능한 형태가 되도록 한다.
10. 싱귤레이션 단계로서(도5j 참조), 싱귤레이션 툴(Singulation Tool, 예를 들면 다이몬드 블레이드)을 이용하여 평면상 다수개가 군집되어 있는 반도체패키지(101)를 각각 낱개로 분리한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 제1실시예에 의한 반도체패키지에 의하면, 전체적인 반도체패키지의 크기와 낱개의 반도체칩 크기가 비슷하게 되어 현재의 경박단소화 추세에 부응하게 되고, 또한 엣지패드형 및 센터패드형 반도체칩을 혼합하여 스택할 수 있으며, 반도체칩의 일면이 외부로 노출되어 방열 성능 및 전기적 성능이 향상되는 효과가 있다.
또한, 본 발명의 제2실시예에 의한 반도체패키지에 의하면, 전체적인 반도체패키지의 크기와 낱개의 반도체칩 크기가 비슷하게 되어 현재의 경박단소화 추세에 부응하게되고, 또한 엣지패드형 및 센터패드형 반도체칩을 혼합하여 스택할 수 있으며, 상기 엣지패드형 반도체칩 및 센터패드형 반도체칩을 상호 전기적으로 연결하는 것도 가능하여 보다 다기능화되고, 고성능화된 반도체패키지의 구현이 가능한 효과가 있다.
더불어, 본 발명의 제3실시예에 의한 반도체패키지에 의하면, 전체적인 반도체패키지의 크기와 낱개의 반도체칩 크기가 비슷하게 되어 현재의 경박단소화 추세에 부응하게 되고, 또한 스택된 어느 한 반도체칩의 상면에 다수의 수동소자를 직접 전기적으로 연결함으로써, 결국 마더보드에 실장되는 전체적인 실장면적을 최소화시킬 뿐만 아니라, 상기 수동소자에 의해 반도체패키지의 전기적 성능이 향상됨은 물론, 보다 다기능화되고, 고성능화된 반도체패키지의 구현이 가능한 효과가 있다.
또한, 본 발명에 의한 반도체패키지의 제조 방법에 의하면 반도체칩의 크기에 가까운 다수의 스택형 반도체패키지를 일괄적으로 대량 생산하는 것이 가능한 효과가 있다.

Claims (8)

  1. (정정) 하면 중앙에 다수의 입출력패드가 형성된 센터패드형 제1반도체칩과;
    상기 제1반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 더 큰 면적을 가지며, 하면 내주연에 다수의 입출력패드가 형성된 엣지패드형 제2반도체칩과;
    상기 제1반도체칩의 하면에측면이 상기 제1반도체칩의 측면과 일치되며접착층으로 접착되어 있고, 상기 제1반도체칩의 입출력패드와 대응되는 영역에는 관통공이 형성되어 있으며, 상기 관통공의 외주연 표면에는 다수의 배선패턴이 형성되어 있는 회로기판과;
    상기 제1반도체칩의 입출력패드와 상기 회로기판의 관통공 외주연 주변에 형성된 배선패턴을 연결하고, 또한 상기 제2반도체칩의 입출력패드와 상기 회로기판의 내주연 주변에 형성된 배선패턴을 연결하는 다수의 도전성와이어와;
    상기 제1,2반도체칩의 입출력패드 및 도전성와이어를 외부환경으로부터 보호하기 위해, 상기 회로기판의 관통공 내측에 충진됨과 동시에 상기 제1,2반도체칩의 측면을 감싸되,상기 제2반도체칩의 상면은 외측으로 노출되도록형성된 봉지부와;
    상기 회로기판의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. (삭제)
  3. (삭제)
  4. 상면 내주연에 다수의 입출력패드가 형성된 엣지패드형 제1반도체칩과;
    상기 제1반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제1반도체칩의 면적보다 더 작은 면적을 가지며, 상면 중앙에는 다수의 입출력패드가 형성된 센터패드형 제2반도체칩과;
    상기 제1반도체칩의 하면에 접착층으로 접착되어 있되, 상기 제1반도체칩의면적보다 큰 면적을 가지며, 표면에는 다수의 배선패턴이 형성된 제1회로기판과;
    상기 제2반도체칩의 상면에 접착층으로 접착되어 있되, 상기 제2반도체칩의 입출력패드와 대응되는 영역에는 관통공이 형성되어 있고, 상기 관통공의 외주연 표면에는 다수의 배선패턴이 형성된 제2회로기판과;
    상기 제1반도체칩의 입출력패드와 상기 제1회로기판의 배선패턴, 상기 제1반도체칩의 입출력패드와 상기 제2회로기판의 배선패턴, 상기 제1회로기판의 배선패턴과 제2회로기판의 배선패턴, 그리고 상기 제2반도체칩의 입출력패드와 제2회로기판의 배선패턴을 각각 연결하는 다수의 도전성와이어와;
    상기 제1회로기판의 상면, 상기 제1,2반도체칩, 상기 제2회로기판 및 다수의 도전성와이어가 봉지되어 형성된 봉지부와;
    상기 제1회로기판의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  5. (삭제)
  6. (정정) 표면에 다수의 배선패턴이 형성된 회로기판을 제공하는 단계와;
    상기 회로기판중 일정 영역에 접착층을 접착하는 단계와;
    상기 회로기판 및 접착층의 일정영역을 펀칭하여 일정 크기의 관통공을 형성하는 단계와;
    상기 접착층에 제1반도체칩을 접착하되, 상기 제1반도체칩은측면이 상기 회로기판의 측면과 일치하고,하면의 중앙에 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 상기 관통공을 통하여 외부로 노출되도록 하는 단계와;
    상기 제1반도체칩의 상면에 상기 제1반도체칩보다 더 큰 넓이를 가지며, 하면 내주연에 다수의 입출력패드가 형성된 제2반도체칩을 접착하는 단계와;
    상기 제1,2반도체칩의 입출력패드와 상기 회로기판의 배선패턴을 도전성와이어로 상호 연결하는 단계와;
    상기 도전성와이어를 포함하는 제1,2반도체칩의 측면 및 상기 도전성와이어를 포함하는 회로기판의 관통공을 봉지재로 봉지하되,상기 제2반도체칩의 상면은 외측으로 노출되도록 봉지하는단계와;
    상기 회로기판의 배선패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  7. 제6항에 있어서, 상기 봉지 단계후에는 상기 제2반도체칩의 상면에 소정 문자, 문양 또는 도형 등이 마킹됨을 특징으로 하는 반도체패키지의 제조 방법.
  8. 제6항에 있어서, 상기 도전성볼 융착 단계후에는 낱개의 반도체패키지를 각각 소잉하여 싱귤레이션함을 특징으로 하는 반도체패키지의 제조 방법.
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