KR100392260B1

KR100392260B1 - 부분 상관기를 이용한 비동기 아이엠티2000용 동기 획득 장치

Info

Publication number: KR100392260B1
Application number: KR10-2000-0003858A
Authority: KR
Inventors: 이호석; 어익수; 김경수; 조한진
Original assignee: 한국전자통신연구원
Priority date: 2000-01-27
Filing date: 2000-01-27
Publication date: 2003-07-22
Also published as: KR20010076607A

Abstract

본 발명은 IMT2000 비동기 DS-CDMA 규격인 "3GPP" 표준에 따른 세 단계 셀 서칭을 수행하기 위한 시스템에 관한 것으로 특히, IMT2000 비동기 DS-CDMA 세단계 동기획득에 사용될 수 있는 입력 전송신호를 얼리, 레이트로 시간 정렬하는 신호 정렬기와; 신호 정렬기에서 출력되는 얼리, 레이트 신호가 멀티플렉싱되어 전달된 신호와 코드발생기에서 발생한 확산 신호간의 상관값을 구하는 복소 얼리, 레이트메치드 필터와; 메치드 필터로부터 전달된 상관값으로부터 복소 에너지를 구하고 이로부터 I/Q 합산하는 제곱 및 덧셈기와; 세 단계에서 필요한 확산코드를 발생시키는 코드발생기와; 전송신호와 확산코드 간의 상관에너지와 각 단계별의 문턱 에너지와 비교하는 상관에너지 비교기와; 상관에너지를 크기 순으로 몇 개만 뽑아내고 소팅하는 분류기와; 분류기로부터 구한 상관에너지값과 위치 인덱스가 저장되는 동기지점버퍼와; 세 단계를 통과한 검증된 상관에너지가 높은 멀티패스에 대한 상관에너지와 위치 인덱스가 저장되어 레이크 리시이버로 위치를 전달하는 서처버퍼; 및 제 이단계에서 각 슬롯의 코드인덱스가 슬롯마다 저장되어 코드 그룹을 구하는 SSCH 버퍼와 동기획득기의 모든 블록을 콘트롤하는 서처콘트롤러로 구성되는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000용 세단계 동기 획득 장치에 관한 것이다.

Description

부분 상관기를 이용한 비동기 아이엠티2000용 동기 획득 장치 {Three Step Cell Searcher Using Partial Matched Filter for Asynchronous IMT 2000 DS-CDMA }

본 발명은 IMT2000 비동기 DS-CDMA 규격인 "3GPP" 표준에 따른 셀 서칭(Cell Searching)을 효과적으로 수행할 수 있도록 하기 위한 시스템에 관한 것으로 특히, IMT2000 비동기 DS-CDMA용 동기 획득에 사용되는 셀 서칭의 STTD(Space time block coding based transmit antenna diversity)와 TSTD(Time switched transmit diversity for SCH) 모드 지원을 위한 구조 및 동기 획득 단계에서 공통으로 사용 가능한 부분 상관기를 이용한 비동기 IMT2000용 동기 획득 장치에 관한 것이다.

또한, 본 발명에 따라 제안된 상관기는 소형의 매치드 필터(matched filter)로 구성되어 있고 이 매치드 필터는 덧셈기 트리(tree)와 적분기를 칩(chip)의 배수로 동작시켜 역 확산 구간을 인에이블(enable) 신호로 간단히 조절할 수 있으며 차지하는 면적도 적은 장점을 가지고있다.

일반적으로, 차세대 무선통신수단으로 지칭되는 IMT2000 시스템에 있어서, 국제 통신 단체 "ITU"에서는 무선 채널(channel)을 통해 하나의 단말기로 전세계 어느 곳에서 음성, 영상, 데이터(data) 신호를 전송할 수 있는 표준을 제정하고 있으며 그 하위 표준화 단체인 "3GPP TSG RAN WG1"에서는 물리채널(physical channel)에 대한 표준을 마무리하는 단계에 있다.

이때, 기존 CDMA 복조기에 사용되는 셀 서처(동기 획득기)에서는 주기가 긴확산코드만을 사용하여 동기획득을 얻으나, IMT2000 비동기 DS-CDMA의 경우 빠른 동기 획득을 목적으로 "SCH" 코드를 부가적으로 사용하므로 동기획득에 필요한 전체 구조가 다르기 때문에 기존의 방식을 그대로 적용할 수 없으므로 새로운 대안이 제시되어야 하는데 그에 따른 제안이 아직까지 제시되지 못하고 있는 실정이다.

또한, 기존의 상관기로 사용되는 매치드 필터는 상관을 구하려는 적분구간의 크기만큼 덧셈기 트리를 크게 구현을 하며 매 칩 위치에서 역확산 구간이 매치드 필터의 크기에 의해 결정되는 단점이 있어, IMT2000 비동기 DS-CDMA의 동기 획득에서 적분 구간을 변화시켜 가면서 공통으로 적용하기 어렵다는 문제점도 있다.

즉, 비동기 규격에 따라 기지국에서는 의사난수(PN) 코드를 사용하여 신호를 확산시켜 보내므로 단말기에서는 기지국에서부터 전송된 신호를 풀기에 앞서 단말기가 속한 기지국에서 신호 확산에 사용된 코드의 동기를 획득하는 과정을 선행하여야 한다. 이때, IMT2000 비동기 방식에서의 동기 획득은 기존의 IS-95A,B에 사용되는 방식과 많은 차이가 있기 때문에 기존의 방식으로는 전술한 IMT2000 비동기 방식에 적용시킬 수 없는 것이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 IMT2000 비동기 DS-CDMA용 동기 획득에 사용되는 셀 서칭의 STTD(Space time block coding based transmit antenna diversity)와 TSTD(Time switched transmit diversity for SCH) 모드 지원을 위한 구조 및 동기획득 세 단계에서 공동으로 사용 가능한 부분 상관기를 이용한 비동기 IMT2000용 세단계 동기 획득 장치를 제공하는데 있다.

또한, 본 발명에서는 상기 목적을 달성하기 위한 조건으로 상관기를 소형의 매치드 필터(matched filter)로 구성하며, 이때의 매치드 필터는 덧셈기 트리(tree)와 적분기를 칩(chip)의 배수로 동작시켜 역 확산 구간을 인에이블(enable) 신호로 간단히 조절할 수 있도록 함과 동시에 차지하는 면적을 줄이도록 하는데 부가적인 목적이 있다.

즉, "3GPP" 규격에 따른 단말기의 설계의 필요성이 대두됨에 따라 본 발명은 IMT2000 비동기 DS-CDMA의 무선 단말기의 복조기 부분 중 기존의 IS-A,B와 동작이 크게 다른 동기 획득기의 효과적인 설계를 목적으로 그 구조 및 옵티멀(optimal) 상관기를 설계한 것이다.

도 1은 본 발명에 의한 IMT2000 비동기 DS-CDMA용 단말기용 복조기의 동기 획득기 주요 구조 예시도

도 2는 본 발명에 의한 IMT2000 비동기 DS-CDMA용 단말기용 복조기의 동기 획득기 내부 상관기의 구조 예시도

도 3a내지 도 3d는 본 발명에 의한 IMT2000 비동기 DS-CDMA용 단말기용 복조기의 동기 획득기 내부 코드 발생기의 구조 예시도

도 4는 도 2와 도 3의 구조가 제 1단계 동기 획득시 상관기 신호 타이밍도

도 5는 도 2와 도 3의 구조가 제 2단계 동기 획득시 상관기 초기 상태 신호 타이밍도

도 6은 도 2와 도 3의 구조가 제 2단계 동기 획득시 상관기 수행 상태 신호 타이밍도

도 7은 도 2와 도 3의 구조가 제 3단계 동기 획득시 상관기 신호 타이밍도

상기 목적을 달성하기 위한 본 발명의 특징은, IMT2000 비동기 DS-CDMA 규격인 "3GPP" 표준에 따른 세 단계 셀 서칭을 수행하기 위한 시스템에 있어서, IMT2000 비동기 DS-CDMA 세단계 동기획득에 사용될 수 있는 입력 전송신호를 얼리, 레이트로 시간 정렬하는 신호 정렬기와; 상기 신호 정렬기에서 출력되는 얼리, 레이트 신호가 멀티플렉싱되어 전달된 신호와 코드발생기에서 발생한 확산 신호간의 상관값을 구하는 복소 얼리, 레이트메치드 필터와; 상기 메치드 필터로부터 전달된상관값으로부터 복소 에너지를 구하고 이로부터 I/Q 합산하는 제곱 및 덧셈기와; 세 단계에서 필요한 확산코드를 발생시키는 코드발생기와; 전송신호와 확산코드 간의 상관에너지와 각 단계별의 문턱 에너지와 비교하는 상관에너지 비교기와; 상관에너지를 크기 순으로 몇 개만 뽑아내고 소팅하는 분류기와; 상기 분류기로부터 구한 상관에너지값과 위치 인덱스가 저장되는 동기지점버퍼와; 세 단계를 통과한 검증된 상관에너지가 높은 멀티패스에 대한 상관에너지와 위치 인덱스가 저장되어 레이크 리시이버로 위치를 전달하는 서처버퍼; 및 제 이단계에서 각 슬롯의 코드인덱스가 슬롯마다 저장되어 코드 그룹을 구하는 SSCH 버퍼와 동기획득기의 모든 블록을 콘트롤하는 서처콘트롤러로 구성되는 데 있다.

본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

본 발명에서 적용하고자 하는 기술적 사상을 간략히 살펴보면, 우선적으로 IMT2000 비동기 방식을 살펴보면, 비동기 규격에 따라 기지국에서 의사난수(PN) 코드를 사용하여 신호를 확산시켜 전송하면 단말기에서는 기지국에서부터 전송된 신호를 풀기에 앞서 단말기가 속한 기지국에서 신호 확산에 사용된 코드의 동기를 획득하는 과정을 수행하게되는데, 이때 동기획득을 위한 과정이 세단계를 거쳐 수행되어진다.

따라서, 본 발명에서는 동기획득을 위해 동기획득은 싱크로니제이션 채널(Synchronisation channel: SCH))와 커먼 파일럿 채널(Common pilot channel:CPICH))과 같이 셀 전체에 전송되는 커먼채널을 이용하여 수행하며 세단계 셀 서칭을 단계별로 나누어 진행하게 된다.

각 단계를 개략적으로 기술하면 다음과 같다.

첫 번째 단계는 기지국에서 전달되는 전송신호(Rx stream)와 단말기에서 발생시킨 프라이머리(Primary) SCH(PSCH) 코드를 매 칩 단위로 상관을 수행하여(상관성 검출) 이때 상관 값이 크게 나오는 지점을 검출하고 이 지점을 기지국에서 단말기로 전송지연을 가진 신호의 슬롯(slot)의 경계지점으로 가정하는(hypothesis) 과정을 수행하게된다.

두 번째 단계에서는 상기 첫 번째 단계에서 구한 슬롯경계지점을 전송신호의 슬롯 경계로 가정하고 이 시간 경계를 기준으로 세컨드리(Secondary) SCH(SSCH) 코드들을 동기 시켜 각 코드마다 상관성을 구하여 매 슬롯에 전송되고 있는 SSCH 코드의 인덱스(index)를 구한다. 이를 이용하여 전송신호의 코드그룹및 프레임의 경계를 구하게 된다.

마지막으로 세 번째 단계에서는 상기 두 번째 단계에서 구한 코드그룹에 속한 확산코드(PN)를 프레임 경계에 동기 시켜 입력 전송신호의 CPICH 채널과 상관성을 구하여 상관성이 가장 큰 확산코드를 현재 속한 셀의 확산코드로 결정한다.

이하, 첨부한 도면을 참조하여 상술한 각 단계별 진행과정을 살펴보기로 한다.

도 1은 3GPP 규격에 따른 동기 획득기의 기능별 구조를 도식화 한 것으로 크게 구분하면, 입력 전송신호를 얼리(early)와 레이트(late)로 시간 정렬하는 신호정렬기(6)와, 세 번째 단계에서 필요한 확산코드를 발생시키는 코드발생기(9)와, 상기 신호 정렬기(6)에서 시간 정렬되어 출력되는 신호가 멀티플렉싱(7, 8)을 통해 입력되면 상기 코드발생기(9)에서 발생한 확산 신호에 의해 상관값을 구하는 복소 얼리, 레이트 메치드 필터(early, late matched filter)(10,11)와, 상기 메치드 필터(10, 11)로부터 전달된 상관값으로부터 복소 에너지를 구하고 이로부터 I/Q 합산하는 제곱기 및 덧셈기(13)와, 전송신호와 확산코드간의 상관에너지와 각 단계별의 문턱 에너지와 비교하는 상관에너지 비교기(14)와, 상관에너지를 크기 순으로 소정 개수만 뽑아내고 소팅(sorting)하는 분류기(15)와, 상기 분류기로부터 구한 상관에너지 값과 위치 인덱스가 저장되는 동기지점 버퍼(16, 17)와, 세 번째 단계를 통과한 검증된 상관에너지가 높은 멀티패스에 대한 상관에너지와 위치 인덱스가 저장되어 레이크로 위치를 전달하는 서처버퍼(18, 19)와, 두 번째 단계에서 각 슬롯의 코드인덱스가 슬롯마다 저장되어 코드 그룹을 구하는 SSCH 버퍼(20)와 동기획득기의 모든 블록을 콘트롤하는 서처콘트롤러(23)로 구분할 수 있다.

상기와 같이 구분되는 동기 획득기의 각 블록의 단계에 따른 동작을 살펴보면, 첫 번째 단계로서, 입력 선송 신호(RX stream)는 상기 신호 정렬기(6)에 의하여 나이키스트(nyquist) 샘플링 이론에 따라 1/2 칩 단위로 서칭을 수행할 수 있도록 상기 얼리 매치드 필터(10), 레이트 매치드 필터(11)로 나누어져 입력되고, 전송 신호의 각 칩에 대한 상관 에너지를 구하는 상기 제곱기 및 덧셈기(13)는 멀티플렉서(multiplexer)(12)를 사용하여 상기 얼리, 레이트 매치드 필터(10, 11)가 공유될 수 있도록 설계되었으며, 상기 상관 에너지 비교기(14)는 각 위치에서 첫 번째 단계 문턱(threshold) 에너지와 비교하고 에너지 값이 높은 순서대로 몇 개의 칩 위치를 상기 분류기(15)를 통해 분류하여 그 상관 에너지 값과 위치 인덱스를 STTD 및 TSTD 모드를 지원하기 위해 각각 이븐, 아드 슬롯에 따라 상기 동기 지점 버퍼(16, 17)에 각각 저장한다.

또한, 두 번째 단계로서, 상기 동기 지점 버퍼(16, 17)에 저장된 검증할 멀티 패스 슬롯의 가정 위치 지점을 이븐, 아드 동기 지점 버퍼(16,17) 별로 상기 얼리, 레이트 매치드 필터(10, 11)에 각각 설정하여 TSTD로 전송되는 채널의 슬롯 경계 지점에 SSCH 코드들을 동기시켜 상기 제곱기 및 덧셈기(13)를 통해 매 슬롯마다 각각의 SSCH 코드에 대한 상관 에너지를 구하고, 상기 상관 에너지 비교기(14)는 각 위치에서 두 번째 단계 문턱 에너지와 비교하여 상관 에너지가 가장 높은 SSCH 코드의 인덱스를 구한 후 이를 이븐, 아드 슬롯의 순서로 그러면서 교대로 상기 SSCH 버퍼(20)에 저장하고, 코드 그룹 비교기(22)로 각 코드 그룹과 비교를 수행한 후, 현재 단말기가 속한 코드 그룹을 결정하고, 프레임의 경계를 구하여 상기 서처 콘트롤러(23)로 전달한다.상기 두 번째 단계를 예를 들어 보다 상세히 설명하도록 한다.상기 동기 지점 버퍼(16, 17)에 저장된 검증할 예상 동기 지점의 슬롯 위치 지점을 이븐, 아드 동기 지점 버퍼(16, 17) 별로 상기 얼리, 레이트 매치드 필터(10, 11)에 각각 설정하여, CLK_buff1 컨트롤 신호를 이용하여 예상 동기 지점에서부터 매 슬롯마다 한번만 SSCH 코드 길이만큼 수신 신호를 BUFF_sig로 저장한다.이때, 상기 BUFF_sig에 저장된 수신 신호는 한 슬롯동안 고정되는 동시에 한 슬롯동안 설정 가능한 모든 SSCH 코드를 BUFF_code로 재갱신하면서 상기 제곱기 및 덧셈기(13)를 통하여 각 슬롯마다 BUFF_sig에 저장된 수신 신호와 각 SSCH 코드에 대한 상관 에너지를 구하고, 상기 상관 에너지 비교기(14)는 전달된 상관 에너지와 각 SSCH 코드에 대한 두번째 단계 문턱 에너지와 비교하고, 상관 에너지가 가장 높은 SSCH 코드의 인덱스를 구한다. 그리고, 상술한 동작을 슬롯 단위로 상기 SSCH 버퍼(20)가 허용하는 갯수(K_SS)만큼 수행하여 상기 SSCH 버퍼(20)를 채운다.(한편, 본 실시예에서 도 1의 SSCH 버퍼(20)는 K_SS = 15 슬롯으로 설정하는 경우 보다 효율이 좋아진다.)이렇게 구하여진 각 슬롯에서의 대표되는 SSCH 코드 인덱스는 TSTD 전송시 이븐, 아드 슬롯의 순서로 그러면서 교대로 상기 SSCH 버퍼(20)에 슬롯 단위로 저장되고, 상기 SSCH 버퍼(20)에 저장된 K_SS만큼의 SSCH 코드 인덱스와 이미 제정된 규격 "3G TS 25.213 Table4 : Allocation of SSCs for secondary SCH"에 명시된 모든 코드 그룹의 모든 슬롯에서부터 K_SS만큼의 SSCH 코드 인덱스를 순차적으로 모두 비교한다. 이때, 상기 코드 그룹 비교기(22)는 슬롯 순서에 따라 상기 SSCH 버퍼(20)에 저장된 SSCH 코드 인덱스들을 K_SS 단위로 한 프레임당 슬롯 갯수(K_SL)와 그룹 갯수(K_GR)의 곱(K_SL * K_GR)에 해당하는 만큼의 비교를 수행하고, 상기 비교 결과(인덱스가 같은 슬롯 갯수 <= K_SS) 중 가장 큰 코드 그룹과 그 슬롯 위치를 산출하고, 이를 바탕으로 현재 단말기가 속한 코드 그룹을 결정하며, 프레임의 경계를 구하여 상기 서처 컨트롤러(23)로 전달한다.마지막으로, 세 번째 단계에서는, 상기 두 번째 단계에서 구한 가정 예상 동기 지점의 프레임 경계를 상기 얼리 또는 레이트 매치드 필터(10,11)에 설정하고, 현재 속한 코드 그룹에 할당된 확산 코드들과 CPICH 채널 코드를 이 프레임 경계에 동기시켜 전송되는 신호와 상기 매치드 필터(10, 11)를 통해 상관시켜 각 확산 코드에 대한 상관 에너지를 구한다.

이때, 상관 에너지를 구하는 수단은 상기 제곱 및 덧셈기(square adder, 13)가 사용되고, 제 삼단계 문턱 에너지와 상기 상관 에너지 비교기(14)를 통해 비교한 후, 상관 에너지가 가장 높은 확산 코드의 인덱스를 구한 후, 이 확산 코드 인덱스를 상기 서처 콘트롤러(23)로 전달하며, 상기 제 이단계와 제 삼단계에서 상기 상관 에너지 비교기(14)에서 전달된 상관 에너지와 문턱 에너지의 비교 결과를 상기 서처 콘트롤러(23)가 참고하여 가정 프레임 경계 위치와 상관 에너지 값을 상기 서처 버퍼(18,19)에 저장할지를 결정하며, 상기 서처 버퍼(18,19)의 결과는 레이크 리시버에 전달된다.

첨부한 도 2는 본 발명에 따른 상관기가 동기 획득을 위한 세가지 단계에서 공유할 수 있도록 설계된 복소 얼리 또는 레이트 매치드 필터(10, 11)의 내부 구성도이며, BPSK, QPSK 상관에너지를 구하기 위한 제곱 및 덧셈기(36)는 외부에 위치하는 블록으로 도 1에 도시된 제곱 및 덧셈기(13)에 해당한다.

상기 제곱 및 덧셈기(36)의 덧셈기는 적분기 구조를 가져 신호 타이밍으로 BPSK, QPSK 방식을 모두 지원 가능하다.

도 3a 내지 도 3d는 상관기를 세단계에서 공유할 수 있도록 설계된 코드발생기(9)의 내부구성도로 얼리, 레이트매치드필터(10, 11)에 각각 개별적으로 또는 하나로 공유 가능하게 설계할 수 있다.

다음에 언급하는 동작은 얼리매치드필터(10)를 기준으로 하며 레이트매치드필터(11)의 경우도 유사한 동작을 하며 단지 제곱기및덧셈기(13)를 공유하기 위한 동작시간이 다를 뿐이다.

상기 얼리매치드필터(10)는 AN(AN : 3, 7, 15, 31, 63, 127)개의 덧셈기(33)와 부분 덧셈된 결과를 적분하여 전체 적분구간에서의 상관값을 구하는 적분기(34)와 입력 신호를 저장하는 BUFF_sig(30,31)로 구성되어 있고 도2에서는 예제의 편리를 위해 AN=7로 가정하였다.

사용된 매치드필터(10,11)는 적분구간의 크기(W : 8, 16, 32, 64, 128, 256)와 같은 갯수의 덧셈기를(기존 매치드필터) 사용하지 않고 작은 수(AN=(W/MC)-1)의 덧셈기를 사용하면서 한 칩당 여러 번(MC)의 덧셈을 나누어 수행한 후 적분(34)하는 방식을 사용하여 크기가 적으면서 MC를 조절하여 적분 구간을 가변적으로(AN*MC) 수행할 수 있는 구조이다.

이때 BUFF_sig(30,31)에 저장된 전송신호와 BUFF_code(41,42)에 저장된 코드는 멀티플렉스(32, 43)에 의해 선택적으로 AN+1 만큼씩 출력되도록 설계되어 있다.

이러한 구조를 위해서는 칩에 배수되는 클럭킹이 필요하며 사용 가능한 멀티레이트 클럭을 사용하고 인에이블신호로 조절하여 신호처리를 하므로 MC*chip 레이트의 클럭만을 필요 한다.

그리고 8개 코드 위치에 대한 상관성을 더하는 7개의 덧셈기(33)는 [{(A0+A1)+(A2+A3)}+{(A4+5)+(A6+A7)}]과 같이 트리구조로 설계되어 출력 지연시간(latency time) 이 적고 전달 지연(propagation delay)이 균일하여 전력소모가 적도록 설계된 장점을 가지고 있다.

멀티플렉스(35)는 I,Q 패스를 선택하여 출력하여 제곱기및덧셈기(36)를 공유하며 제곱기및덧셈기(36)은 얼리, 레이트매치드필터(10, 11) 각각에 있는 것이 아니라 도 1의 제곱기및덧셈기(13)과 동일하여 매치드필터외부에 하나만 있어 얼리, 레이트매치드필터(10,11)에 의해서도 멀티플렉스 (12)를 통해 공유되는 블록이다.

도 3b의 멀티플렉스(40, 44)는 PSCH, SSCH, 확산코드를 선택적으로 출력하여 세단계에 따라 그 운용이 틀리며 특히 멀티플렉스(44)는 BPSK(제 일단계, 제 이단계), QPSK(제 삼단계) 복조를 지원한다

도 4 내지 도 7은 세 단계에 따른 상관기의 신호 제어를 동작모드와 단계에 따라 정리한 것으로, 도 4는 BPSK로 전송되는 PSCH 채널을 사용한 제 일단계를 수행할 때 상관기 각 신호의 타이밍을 보여주고 있다.

초기 서칭 시간에 BUFF_code(41,42)를 PSCH 코드로 초기화하고, 이에 맞추어 입력 신호도 BUFF_sig(30,31)에 하나씩 입력되며, FIFO로 구성된 BUFF_code(41,42)와 BUFF_sig(30,31)의 차이는 다음과 같다. 초기 상태가 아닌 상관성 검출 상태에서 BUFF_code(41,42)는 PSCH 코드를 유지(hold)하지만 BUFF_sig(30,31)는 매 칩마다 하나씩 입력 신호를 받아들이면서 해당 칩 위치에서 PSCH 코드와 전송 지연을 가지는 전송 신호간의 상관성을 검출하여 멀티 패스 위치 인덱스를 구하는 전형적인 매치드 필터의 역할을 수행한다.

이때, 각 칩마다 멀티클럭킹(CLK_sum)을 사용하고 mux1_con을 이용하여 BUFF_sig(30,31)과 BUFF_code(41,42)에 저장되어 있는 전송신호와 코드를 덧셈기트리(33)의 크기 만큼 분할하여 덧셈하고 적분(34)하여 상관성 적분구간을 설정하게 되며 도4에서는 W=64, MC=8로 도식화하였다.

또한, 첨부한 도 1에서와 같이 상기 얼리, 레이트 매치드 필터(10,11)가 상기 제곱 및 덧셈기(13)을 공유하므로, CLK_add가 상기 얼리, 레이트 매치드 필터(10,11) 각각에 대하여 동작한다. 또, mux2_con 신호는 상기 얼리 매치드 필터(10,11)에 대하여 도식화한 것이다.

첨부한 도 5는 제 이단계 동기획득시 초기상태에서 신호 타이밍을 나타낸 것이고, 도 6은 제 이단계 동기획득시 수행상태 신호 타이밍을 나타낸 것으로 제 일단계와는 달리 제 이단계에서는 매 칩마다 상관 값을 구할 필요가 없으며 매 슬롯마다 전송신호와 SSCH 코드 갯수 만큼 각각에 대한 상관 값을 구하여 상관에너지가 가장 큰 해당 슬롯의 SSCH 코드 인덱스만 구하면 된다.

상기 첨부한 도 5는 제 이단계의 슬롯 초기 상태에서, BUFF_sig(30,31)에는 전송신호를, BUFF_code(41,42)에는 첫번째 검증할 SSCH 코드를 초기화하는 과정을 도식화한 것으로서, CLK_buff1로 조절되는BUFF_sig(30,31)는 매 슬롯마다 한번만 제 이단계에서 상기 동기 지점 버퍼(16, 17)에 저장된 검증할 멀티 패스 슬롯의 가정 위치 지점의 경계에 동기시켜 초기화시키고 유지하게 되며, CLK_buff로 조절되는 BUFF_code(41,42)는 매 슬롯마다 검증할 SSCH의 갯수만큼 재갱신(update)하면서 전송 신호와 SSCH 코드들과의 상관값을 구하게 된다. 이때 재갱신 시간을 단축하도록 멀티클럭킹을 사용할 수 있다.

또한, 첨부한 도 6은 매 슬롯마다 상관 상태의 동작을 나타낸 것으로서, 검색할 특정 SSCH 코드가 재갱신된 상황에서 BUFF_sig(30,31)에 저장된 전송 신호와 BUFF_code(41,42)에 저장된 코드를 멀티플렉스(32, 43)을 이용하여 mux1_con을 변화시켜 가면서 클럭에 한번씩 선택적으로 AN+1 만큼씩 출력하도록 하면서 덧셈기 트리(33)를 동작시키고, 이 결과를 적분기(34)를 이용하여 CLK_sum 인에이블방식으로 적분 구간 만큼 상관값을 취합하게 된다.

이 과정에서 상기 멀티플렉스(32, 43)는 BUFF_sig(30,31), BUFF_code(41,42)에 저장된 신호를 전체적 또는 부분적으로 각 단계에서 설정된 적분 구간을 스캔닝하게 되고, 적분 구간을 최대 W=<256(SCH코드 길이)으로 설정하는 것이 가능하다.

마지막으로 첨부한 도 7은 CPICH 코드를 사용한 제 삼단계 동기 획득시 상관기의 신호 타이밍을 도식화한 것이다.

제 삼단계에서 상관기의 동작은 제 이단계에서와 비슷하며 제 이단계에서 구한 프레임 경계에 동기되어 전송신호를 BUFF_sig(30,31)에 초기화하고 해당 코드그룹에 속한 확산코드를 BUFF_code(41,42)에 재갱신하고 각 확산코드들에 대한 상관에너지를 구하게 된다.

확산코드(PN) 초기화 시에는 코드그룹에 속한 피엔코드로 초기화하여야 하며 피엔발생기에 클럭 또는 기준 클럭의 몇 배 빠른 멀티클럭을 인가하는 방식으로 원시위치에서부터 코드그룹에 속한 피엔코드 위치로 이동 후 선택할 위치에 도달하면 그때부터 발생되는 피엔코드를 이용하여 BUFF_code 버퍼를 초기화 한다.

이때 해당코드의 시작지점에 사용된 피엔 레지스트의 초기조건은 버퍼에 저장되고 이 초기값을 이용하여 코드그룹에 속한 다음 검증할 피엔코드 위치로 클럭킹 또는 멀티클럭을 이용하여 이동한 후 BUFF_code 버퍼를 재갱신한다.

제 삼단계도 제 이단계와 같이 멀티플렉스를 스켄닝하면서 덧셈 후 적분의 방식으로 적분구간을 설정하고 제 삼단계에서는 CPICH 채널을 풀게되며 mux4_con과 제곱기및덧셈기(36) 동작시키는 인에이블 신호인 CLK_sum을 사용하여 QPSK 복조를 수행한다.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 본 발명 IMT2000 비동기 DS-CDMA용 동기획득기는 STTD 및 TSTD 모드를 지원하기 적합한 구조를 가지며 매치드필터(10,11)를 덧셈기트리(33)와 적분기(34)로 구성하여 크기가 작고 역확산 구간을 인에이블신호로 조절할 수 있어 전력소모 감소에 유리하며 매치드필터(10,11)와 코드발생기(9)및 제곱기및덧셈기(13)의 콘트롤 신호를 조절하여 세 단계 동기획득 과정에서 공통으로 사용할 수 있어 하드웨어 복잡도가 적다.

Claims

부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치에 있어서,

확산 코드를 발생시키는 코드 발생기;

IMT2000 비동기 DS-CDMA 동기 획득에 사용되는 입력 전송 신호(RX stream)를 얼리(Early) 및 레이트(Late)로 시간 정렬하는 신호 정렬기;

상기 신호 정렬기에서 출력되는 얼리 및 레이트 신호가 멀티플렉싱(Multiplexing)되어 전달된 신호와 상기 코드 발생기에서 발생시킨 확산 신호간의 상관값을 구하는 복소 얼리 및 레이트 매치드 필터(Matched Filter);

상기 매치드 필터로부터 전달된 상관값으로부터 복소 에너지를 구한 후, I/Q 합산하는 제곱 및 덧셈기;

상기 코드 발생기가 발생시킨 확산 코드 간의 상관 에너지 및 각각의 단계별 문턱 에너지를 비교하여 상관 에너지가 가장 높은 SSCH 코드의 인덱스를 구하는 상관 에너지 비교기;

상기 상관 에너지를 크기 순으로 소정 개수를 선택하여 소팅하는 분류기;

상기 분류기로부터 구한 상관 에너지 값 및 위치 인덱스가 저장되는 동기 지점 버퍼;

검증된 상관 에너지가 높은 멀티 패스에 대한 상관 에너지와 상기 위치 인덱스가 저장되어 레이크 리시버로 위치를 전달하는 서처 버퍼;

상기 상관 에너지 비교기로부터 각 슬롯의 코드 인덱스를 입력받아 슬롯마다 코드 그룹을 임시 저장하는 SSCH 버퍼; 및

상기 SSCH 버퍼에 저장된 코드 그룹들을 비교하여 현재 단말기가 속한 코드 그룹을 결정하고 프레임의 경계를 구하는 코드 그룹 비교기; 를 포함하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 1항에 있어서,

상기 매치드 필터는 부분 덧셈기와 적분기로 나누어 구성되거나 부분 덧셈기를 트리구조의 덧셈기 배열로 구성하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 2항에 있어서,

상기 매치드 필터를 적분구간의 크기(W)와 같은 갯수의 덧셈기를 사용하지 않고 작은 수(AN=(W/MC)-1)의 덧셈기를 사용하면서 버퍼에 저장된 전송신호와 버퍼에 저장된 코드를 멀티플렉스를 사용하여 선택적으로 AN+1 만큼씩 출력하여 여러 번(MC)의 덧셈을 나누어 수행한 후 적분하는 방식에 따라 가산횟수를 조절하여 적분구간을 가변화시키는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 1항에 있어서,

상기 신호 정렬기는, 상기 얼리, 레이트 매치드 필터가 1/2 칩 단위로 서칭을 수행할 수 있도록 입력 전송 신호를 나이키스트(Nyquist) 샘플링 이론에 따라 신호를 나누어 정렬하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
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제 1항에 있어서,

세단계 동기획득 과정 중 제 일단계에서 1/2 칩 단위로 서칭을 수행할 수 있도록 전송신호를 얼리, 레이트 매치드필터로 나누어 입력하고 전송신호의 각 칩에 대한 상관에너지를 구하는 제곱 및 덧셈기(36)는 멀티프렉스를 사용하여 얼리, 레이트 매치드 필터가 공유할 수 있도록 하고 상관에너지 비교기는 각 위치에서 제 일단계 문턱에너지와 비교하고 에너지 값이 높은 순서대로 몇 개의 칩 위치를 분류하여 그 상관에너지 값과 위치 인덱스를 STTD 및 TSTD모드를 지원하기 위해 각각 이븐, 아드 슬롯에 따라 동기지점버퍼에 각각 저장하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 6항에 있어서,

상관성 검출 상태에서 코드버퍼는 PSCH 코드를 유지하고 신호버퍼는 매 칩마다 하나씩 입력신호를 받아드리면서 해당 칩 위치에서 PSCH 코드와 전송지연을 가지는 전송 신호간의 상관성을 검출할 때 각 칩마다 멀티클럭킹과 멀티플렉스를 사용하여 신호버퍼와 코드버퍼에 저장되어 있는 전송신호와 코드를 덧셈기트리의 크기 만큼 분할하여 덧셈하고 적분하여 상관값을 구하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 1항에 있어서,

세단계 동기획득 과정 중 제 이단계에서 동기지점버퍼에 저장된 검증할 멀티패스 슬롯의 가정 위치 지점을 이븐, 아드동기지점버퍼 별로 얼리, 레이트매치드필터에 각각 설정하고 SSCH 코드들을 동기를 맞추어 매 슬롯마다 각각의 SSCH코드에 대한 상관에너지를 구하고 제 이단계 문턱 에너지와 비교하고 상관에너지가 가장 높은 SSCH 코드의 인덱스를 구한 후 이를 이븐, 아드슬롯의 순서로, 교대로, SSCH버퍼에 저장하고 각 코드그룹과 비교를 수행한 후 현재 단말기가 속한 코드 그룹을 결정하고 프레임의 경계를 구하여 서처콘트롤러로 전달하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 8항에 있어서,

각 슬롯에서 신호버퍼를 초기화하고 검증할 SSCH의 갯수 만큼 코드버퍼를 재갱신하면서 저장된 코드와 신호를 멀티플렉스을 이용하여 적분구간을 스캔닝하면서 선택적으로 신호버퍼와 코드버퍼에 저장되어 있는 전송신호와 코드를 덧셈기트리의 크기 만큼 분할하여 덧셈하고 이 결과를 적분하여 인에이블 방식으로 적분구간 설정하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 1항에 있어서,

상기 가정 멀티패스의 프레임 경계를 얼리또는 레이트매치드필터에 설정하고 현재 속한 코드그룹에 할당된 확산코드들과 CPICH 채널코드를 이 프레임 경계에 동기시켜 전송신호와 상관시켜 각 확산코드에 대한 상관에너지를 구하고 제 삼단계 문턱에너지와 비교하고 상관에너지가 가장 높은 확산코드의 인덱스를 구한 후 이 확산코드 인덱스를 서처콘트롤러로 전달하고 제 이단계와 제 삼단계에서 상관에너지비교기에서 전달된 상관에너지와 문턱에너지의 비교결과를 서처콘트롤러가 참고하여 가정 프레임 경계 위치와 상관에너지 값을 서처버퍼에 저장할지를 결정하며 서처버퍼의 결과는 레이크 리시버에 전달하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 10항에 있어서,

신호버퍼와 코드버퍼를 초기화하고 해당 코드그룹에 속한 확산코드들을 코드 버퍼에 재갱신하면서 저장된 코드와 신호를 멀티플렉스을 이용하여 적분구간을 스캔닝하면서 선택적으로 신호버퍼와 코드버퍼에 저장되어 있는 전송신호와 코드를 덧셈기 트리의 크기만큼 분할하여 덧셈하고 이 결과를 적분하여 인에이블방식으로 적분구간을 설정하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 8항 또는 10항에 있어서,

적분기 구조를 가진 덧셈기를 사용한 제곱기및덧셈기(36)를 인에이블 신호로 조절하고 멀티플렉스(44)를 이용하여 BPSK, QPSK 방식을 하나의 구조로 공유하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 10항 또는 제 11항에 있어서,

확산코드(PN) 초기화 시점에 코드그룹에 속한 피엔코드로 초기화할 때 피엔발생기에 클럭 또는 기준 클럭의 몇배 빠른 멀티클럭을 인가하는 방식으로 원시위치에서부터 코드그룹에 속한 피엔코드 위치로 이동하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
제 10항 또는 제 11항에 있어서,

해당코드의 시작지점에 사용된 피엔 레지스트의 초기조건을 버퍼에 저장하고 이 초기값을 이용하여 코드그룹에 속한 다음 검증할 피엔코드 위치로 클럭킹 또는 멀티클럭을 이용하여 이동한 후 코드버퍼를 재 갱신하는 것을 특징으로 하는 부분 상관기를 이용한 비동기 IMT2000 동기 획득 장치.
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