KR20000075188A - 비동기식 부호분할다중접속 통신시스템의 동기워드 생성 및 송수신장치 및 방법 - Google Patents

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Abstract

본 발명은 비동기식 CDMA 이동통신 시스템에서의 파일럿 패턴을 사용한 동기 검증 방법을 제공한다. 예로 10ms 주기의 프레임이 15 개의 슬롯으로 구성되고 각 슬롯에 파일럿 심벌이 존재할 때, 이 파일럿 심벌 내의 패턴 즉 동기 워드를 사용하여 프레임 동기를 확인 할 수 있다. 본 발명에서는 동기워드의 상관값 특성이 슬롯 단위 오프셋 주기당 하나의 최대점과 두 개의 최소점을 가지는 동기 검증 방법을 제공하고자 한다. 상관값의 최대점은 프레임 동기가 맞는 점, 최소점은 프레임 동기가 특정 슬롯개수 만큼 어긋난 점을 나타낸다. 이와 같은 동기 워드는 일반적로 슬롯의 수가 15인 경우 또는 2^K - 1 (K는 양의 정수) 인 경우에 적용 가능하다.

Description

비동기식 부호분할다중접속 통신시스템의 동기워드 생성 및 송수신장치 및 방법{APPARATUS AND METHOD FOR GENERATING SYNC WORD PATTERN AND TRANSMITTING AND RECEIVING SAID SYNC WORD IN W-CDMA COMMUNICATION SYSTEM}
본 발명은 부호분할다중접속 통신시스템의 동기검증 장치 및 방법에 관한 것으로, 특히 비동기식 부호분할다중접속 통신시스템의 동기를 검증할 수 있는 장치 및 방법에 관한 것이다.
현재 3세대 이동통신을 위한 표준화 작업이 활발히 진행되는 가운데 전세계 이동통신을 하나로 통합하기 위한 노력이 활발해 지고 있다.
특히 북미 방식인 동기식 부호분할다중접속(이하 cdma2000이라 칭한다)과 유럽 방식인 비동기식 부호분할다중접속(이하 W-CDMA라 칭한다) 간의 통합(Harmonization)이 가속화 되고 있다. 상기와 같은 통합 과정에서, 최근에는 비동기 방식인 W-CDMA의 칩 레이트(Chip Rate)가 4.096Mcps(chip per sec)에서 3.84 Mcps로 조정될 가능성이 커졌다. 따라서 4.096 Mcps의 칩 레이트로 동작하던 W-CDMA의 경우 칩 레이트를 3.84cps/4.096cps, 즉 15/16 배로 줄이면서도 시스템 동작이 가능하도록 일부를 재 설계하는 것이 필요하다. 종래의 비동기식 부호분할다중접속 통신시스템에서는 프레임(frame) 당 슬롯들의 수가 16개임을 고려하면, 칩 레이트의 15/16 배가 됨에 따라 비동기식 부호분할다중접속 통신시스템의 슬롯의 수를 16에서 15로 바꾸는 것이 슬롯 구조 변경 없이 설계를 최적화하는 방법이 될 것으로 생각된다.
따라서 cdma 2000과 W-CDMA 간의 통합을 위하여 상기 비동기식 부호분할다중접속 통신시스템의 프레임을 구성하는 슬롯들의 수를 변경하면, 설계 변경이 필요한 부분들 중의 하나는 프레임 동기 검증에 사용되는 파일럿 동기워드 패턴이다.
또한 종래의 비동기 부호분할다중접속 통신시스템의 기술 중, 1999년 5월 현재 3GPP(3rd Generation Partnership Project)에서 진행 중인 W-CDMA 무선통신 규격에서는 동기워드를 사용하는 프레임의 동기를 검증하는 기술이 포함되어 있다. 상기 종래 기술에서의 동기워드는 한 프레임이 16개의 슬롯으로 이루어 졌다는 가정하에 설계된 것이다. 그러나 상기한 바와 같이 현재 슬롯의 수가 한 프레임 당 16개에서 15개로 변경된 새로운 설계가 현재 논의 중이다. 이때 프레임 당 슬롯의 수가 15개로 되면, 종래의 16 슬롯 용 동기 검증 방법이 프레임 당 15 슬롯을 사용하는 시스템에 그대로 적용될 수가 없다. 따라서 프레임당 슬롯 수가 15개가 될 경우, 이에 따른 새로운 동기 검증 방법이 설계되어야 한다.
따라서 본 발명의 목적은 비동기식 부호분할다중접속 통신시스템에서 동기 검증을 위한 동기워드패턴을 생성하는 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 부호분할다중접속 통신시스템에서 길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생할 수 있는 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 길이가 2K-1 (K는 양의 정수)인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생할 수 있는 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 비동기 부호분할다중접속 통신시스템에서 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 생성하여 전송할 수 있는 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 부호분할다중접속 통신시스템에서 송신측이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 사용하는 데이터를 전송하고, 수신측이 이런 동기워드를 이용하여 수신측에서 프레임 동기를 획득할 수 있는 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 부호분할다중접속 통신시스템에서 1프레임이 15슬롯으로 이루어지고, 각 슬롯들의 동기워드를 이용하여 프레임 동기를 수행하는 동기워드 생성장치가, 길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생한다.
또한 본 발명의 실시예에 따른 1프레임이 15개의 슬롯들로 구성되는 부호분할다중접속 통신시스템의 채널 송신장치가, 길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생기와, 상기 동기비트들 및 동기워드에 사용되지 않는 파일럿 비트를 선택하여 상기 슬롯 내의 파일럿 구간의 설정된 위치에 삽입하는 제1선택기와, 상기 제1선택기에서 출력되는 파일럿 비트들과 다른 데이터를 선택하여 송신할 채널 데이터를 발생하는 제2선택기로 구성된다.
그리고 본 발명의 실시예에 따른 부호분할다중접속 통신시스템의 수신장치가, 제3판정신호 수신시 프레임을 한 슬롯 이동시키고, 제2판정신호 입력시 상기 프레임을 특정수의 슬롯 이동시키며, 상기 제1판정신호 입력시 프레임이 동기를 획득하는 동기부와, 상기 동기부의 출력에 의해 프레임 동기가 이루어져 데이터 채널의 정보를 역확산하는 역확산기와, 상기 역확산되는 데이터 채널에서 파일럿을 분리하는 역다중화기와, 상기 분리된 파일럿에서 동기워드를 추출하는 동기워드 추출기와, 길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생기와, 제1상관값을 검출하기 위한 제1임계값 및 제2상관값을 검출하기 위한 제2임계값을 구비하며, 상기 발생되는 동기워드와 상기 추출된 동기워드를 누적하여 상관값을 검출하고, 상기 상관값을 상기 임계값들과 비교하여 상기 제1상관값 검출시 상기 제1판정신호를 발생하고, 상기 제2상관값 검출시 상기 제2판정신호를 발생하며, 나머지 상관값에서 상기 제3판정신호를 발생하는 프레임동기 검증기로 구성된다.
도 1a - 도 1c는 비동기식 부호분할다중접속 통신시스템에서 프레임 동기의 개념을 도시하는 도면
도 2a - 도 2d는 비동기식 부호분할다중접속 통신시스템에서 각 채널들의 슬롯 구조를 도시하는 도면
도 3a - 도 3h는 비동기식 부호분할다중접속 통신시스템에서 각 채널의 파일럿 구조를 도시하는 도면
도 4a - 도 4c는 비동기식 부호분할다중접속 통신시스템에서 각 슬롯들의 동기워드를 도시하는 도면
도 5는 도1에서 도 4와 같은 구조를 갖는 프레임, 슬롯, 파일럿 및 동기워드의 관계를 도시하는 도면
도 6은 본 발명의 실시예에 따른 비동기식 부호분할다중접속 통신시스템에서 사용하는 동기워드 형태를 도시하는 도면
도 7은 본 발명의 실시예에 따라 동기워드를 발생하는 과정을 도시하는 흐름도
도 8은 본 발명의 실시예에 따른 도 6과 같은 구조를 갖는 동기워드의 상관 특성을 도시하는 도면
도 9는 본 발명의 실시예에 따른 비동기식 부호분할다중접속 통신시스템의 송신 장치의 구조를 도시하는 도면
도 10은 본 발명의 실시예에 따른 비동기식 부호분할다중접속 통신시스템의 수신 장치의 구조를 도시하는 도면
도 11은 도 10과 같은 구조를 갖는 수신장치에서 동기워드 발생기의 구현예를 도시하는 도면
도 12는 도 10과 같은 구조를 갖는 수신장치에서 다른 실시예에 따른 동기워드 발생기의 구현 예를 도시하는 도면
도 13은 도 10과 같은 구조를 갖는 수신장치에서 프레임 동기 검증 장치의 구조를 도시하는 도면
도 14는 도 10과 같은 구조를 갖는 수신장치에서 프레임 동기를 검증하여 획득하는 과정을 도시하는 흐름도
본 발명의 실시예에 따라 동기워드 패턴 및 동기의 여부를 검증하는 것은 CDMA 이동통신 시스템에 적용될 수 있는 기술로, 특히 기지국간 비동기식(asynchronous) CDMA 이동통신 시스템에 적합한 기술이다. 구체적인 기술 분야는 동기 검증을 위해 동기워드(sync word)를 사용하는 방법에 관한 것이다. 여기서 동기워드란 미리 설정되어 송신기 및 수신기가 모두 알고 있는 특정 패턴의 비트열을 의미한다. 상기 동기워드 패턴에 관한 정보는 미리 결정하여 송수신기에 저장해 두는 것이 일반적이나, 실제 동작시에 발생시키거나 송수신기 간에 주고 받을 수도 있다.
또한 동기(sync. ; synchronization)는 PN 칩 동기, 슬롯 동기, 프레임 동기로 나누어 볼 수 있는데, 이는 송신기로부터 각각 PN 칩, 슬롯, 프레임 단위로 전송되는 신호와 이 신호에 대한 수신기의 동작이 시간적으로 일치하도록 하는 것을 의미한다. 특히 본 발명의 실시예에서는 기본 전송 단위인 프레임의 동기를 검증하기 위한 동기워드 생성 방법 및 장치를 제공한다. 여기서 상기 프레임 동기 검증은 이미 PN 칩 동기, 슬롯 (프레임의 분할) 동기, 그리고 프레임 동기 획득이 이루어 진 후에 수행되는 절차이다. 상기와 같이 프레임의 동기를 검증하기 위해, 상기 송신기는 프레임 내에 각 슬롯 마다 특정 패턴을 가지는 비트열, 즉 동기워드를 송신하고, 수신기에서는 수신되는 동기워드와 자체 발생 동기워드의 상관 값을 구하여 프레임 동기 여부를 판단한다. 상기 프레임 동기 여부를 판단한 후, 동기가 맞지 않으면 동기를 맞추기 위한 과정을 수행하고, 동기가 맞으면 프레임을 복조 및 복호하여 정보를 획득한다. 상기와 같은 동작은 도 14를 참조하여 후술하기로 한다.
먼저 프레임 동기에 대한 동작을 살펴본다. 도 1a - 도 1c는 비동기 방식의 부호분할다중접속 통신시스템에서 프레임 동기의 개념을 설명하는 도면이다. 상기 도 1a - 도 1c는 1에서 15까지는 슬롯 번호를 나타내며, 15 개의 슬롯이 한 프레임을 이루는 경우를 도시하고 있다.
상기 도 1a, 도 1b, 도 1c에서 각각 위 부분의 프레임은 수신되는 신호의 실제 프레임 시간을 나타내며, 아래 부분의 프레임은 수신기가 획득한 프레임 시간을 나타낸다. 이때 도 1a는 수신되는 실제 프레임 시간 및 수신기가 획득한 프레임의 시간이 일치하여 두 프레임간의 동기가 맞는 경우를 도시하고 있다. 그리고 도 1b 및 도 1c는 실제 수신된 프레임의 시간과 수신기가 획득한 프레임이 시간이 상이하여, 두 프레임 간의 동기가 맞지 않는 예를 도시하고 있다. 여기서 상기 도 1b 및 도 1c에 도시된 바와 같이, 프레임의 동기가 맞지 않더라도 슬롯의 동기는 맞는(즉, 슬롯 경계는 일치하는) 것으로 가정한다. 상기 도 1b와 도 1c에서와 같이 슬롯의 정수배 만큼 프레임 동기가 어긋났을 때, 어긋난 정도의 슬롯 단위의 크기를 오프셋이라고 정의하기로 한다. 예를 들어 도1a는 오프셋이 0, 도1b는 오프셋이 +1, 도 1c는 오프셋이 -5인 경우를 나타낸다. 오프셋이 15 또는 15의 배수 인 경우는 오프셋이 0인 경우와 같다고 볼 수 있다. 여기서 오프셋이 - 인 경우는 주기적 성질에 따라 오프셋이 +인 경우와 동일하게 취급될 수 있다.
도 2a - 도 2d는 현재 진행중인 3GPP W-CDMA 무선 표준에 따른 각 채널별 슬롯 내 파일럿의 위치 및 비트 수를 도시하는 도면이다. 여기서 각 채널 내의 파일럿은 변조 없이 확산되어 전송되는 신호로, 동기(conherent) 복조에 기준이 되는, 즉 채널 추정에 사용될 수 있는 신호이다.
상기 도 2a는 업링크 DPCCH 채널(Uplink Dedicated Physical Control Channel)의 슬롯 구조로써, 상기 파일럿은 각 슬롯의 앞부분에 위치되며 5,6,7, 또는 8 비트를 차지한다. 도 2b는 다운링크 전용 물리채널인 DPCH(Downlink Dedicated Physical Channel)의 슬롯 구조로써, 상기 파일럿은 슬롯 뒤부분에 위치되며 4,8, 또는 16 비트를 차지한다. 도 2c는 다운링크 PCCPCH 채널(Downlink Primary Common Control Physical Channel)의 슬롯 구조로써, 상기 파일럿은 슬롯의 뒤부분에 위치되며 8 비트를 차지한다. 도 2d는 다운링크 SCCPCH 채널(Downlink Secondary Common Control Physical Channel)의 슬롯 구조로써, 상기 파일럿은 슬롯 뒤부분에 위치되며 8 또는 16 비트를 차지한다.
상기 도 2a - 도 2d와 같은 구조를 갖는 파일럿이 이루는 비트들 중의 일부가 동기워드를 형성하는데 사용될 수 있다. 여기서 상기 동기워드를 형성하는데 사용되는 비트들(이하 동기 비트들이라 칭함)중 한 슬롯에 포함된 비트들을 통틀어 동기 심벌로 정의하기로 한다. 그러면 상기 각 동기 비트들이 모여서 한 슬롯에 하나의 동기 심벌을 이루고, 한 프레임 내에 상기 각 슬롯의 동기 심벌들이 모여서 하나의 동기워드를 이룬다.
도 3a - 도 3h는 현재 진행중인 3GPP W-CDMA 무선표준에 적용된 각 채널의 특정 슬롯에 포함된 파일럿 비트 중 프레임 동기 심벌로 사용되는 비트들의 구조를 도시하는 도면이다. 상기 도 3a - 도 3h에서 각각 흰색으로 도시된 비트들은 각 슬롯에서 동일한 값을 가지는 파일럿 비트들(즉, 한 슬롯에 포함된 파일럿 비트들 중 동기워드의 일부가 아닌 비트들: 이하 일반 파일럿 비트 라 칭함)을 나타내며, 어두운 색으로 도시된 비트들은 각 슬롯별로 특별한 값을 가지는 파일럿 비트들(즉, 프레임 동기 검증에 사용되는 동기 비트들, 파일럿 비트들 중 동기워드를 이루는 비트들)을 도시하고 있다. 상기 파일럿 비트들은 전부 또는 일부가 채널 추정에 사용될 수 있다.
상기 도 3a - 도 3d는 업링크 DPCCH의 한 슬롯 내에서 5,6,7,8 비트의 파일럿 중 각각 4 비트가 동기 비트로 사용되는 경우를 도시하고 있다. 그리고 도 3e 및 도 3f는 다운링크 DPCH의 한 슬롯 내에서 4 비트의 파일럿, 그리고 4 비트의 다이버시티 파일럿 중, 각각 2 비트가 동기 비트로 사용되는 경우를 도시하고 있다. 도 3g는 다운링크의 DPCH, PCCPCH, 또는 SCPPCH의 한 슬롯 내에서 8 비트의 파일럿 중 4 비트가 동기 비트로 사용되는 경우를 도시하는 도면이다. 도 3h는 다운링크의 DPCH 또는 SCCPCH의 한 슬롯 내에서 16 비트의 파일럿 중 8 비트가 동기 비트로 사용되는 경우를 도시하고 있다.
상기 도 2a - 도 2d와 도3a - 도 3h에 도시된 바와 같이 파일럿 비트들 중에서 동기 비트의 위치 및 개수는 본 발명의 실시예에 대한 이해를 돕기 위해 구현한 예를 도시하는 도면으로, 상기 도 2a - 도 2d 및 도 3a - 도 3h와 같은 구조 이외에도 많은 조합들이 가능하며, 본 발명의 실시예에서는 이와 다른 형태의 비트 배열에 대해서도 쉽게 적용이 가능함에 유의하여야 한다.
본 발명의 실시예에서는 상기한 바와 같이 한 프레임이 15개 또는 2P- 1 (P는 양의 정수)의 슬롯으로 구성되는 비동기 방식의 부호분할다중접속 통신시스템에서, 일반적으로 적용되는 동기워드 패턴과, 이런 동기워드 패턴을 생성하는 방법 및 장치를 제공한다. 본 발명의 실시예에서는 설명의 편의상 한 프레임의 슬롯 수는 15개인 경우로 가정하여 설명하기로 한다.
도 4a - 도 4c는 15개의 슬롯들로 이루어지는 한 프레임 내에서 각 슬롯들의 동기비트들을 추출하여 동기워드의 구조를 도시하는 도면이다.
상기 도 4a는 하나의 슬롯에 포함된 동기 심벌이 2비트로 구성된 경우 한 프레임 내에 30(=2*15) 비트의 동기심벌들로 동기워드가 구성됨을 도시하고 있다. 도 4b는 하나의 슬롯에 포함된 동기 심벌이 4비트로 구성된 경우 한 프레임 내에 60(=4*15)비트의 동기심벌들로 동기워드가 구성됨을 도시하고 있다. 도 4c는 하나의 슬롯에 동기 심벌이 8비트로 구성된 한 프레임 내에 120(8*15)비트의 동기심벌들로 동기워드가 구성됨을 도시하고 있다. 상기 도 4a - 도 4c와 같은 구조를 갖는 동기워드들은 매 프레임 마다 반복된다.
도 5는 상기와 같은 구조를 갖는 프레임, 슬롯, 파일럿, 동기워드의 관계를 도시하는 도면이다. 상기 도 5를 참조하면, (5a)와 같이 하나의 프레임은 도 1에 도시된 바와 같이 15개의 슬롯으로 구성되며, (5b)와 같이 하나의 슬롯은 파일럿과 정보 데이터 등으로 구성되고, (5c)와 같이 파이럿은 동기워드를 이루는 동기비트들과 동기워드의 일부가 아닌 일반 파일럿비트들로 구성되며, (5d)와 같이 동기워드는 (5a)와 같은 한 프레임 내에서 (5c)와 같은 동기비트들로 이루어짐을 도시하고 있다.
도 6은 본 발명의 실시예에 따라 생성되는 동기워드의 패턴을 도시하는 도면으로써, 60비트 동기워드를 가정하고 있다.
상기 도 6을 참조하면, 한 슬롯 당 동기 비트들의 수, 즉 동기 심벌의 비트 수를 N이라고 할 때, 상기 동기워드의 주기(이하 동기워드 길이 라 칭함)는 15N 이 된다. 따라서 도 5에 도시된 바와 같이, N 이 4인 경우 동기워드 길이는 60 비트가 된다.
도6에 나타낸 바와 같이 동기 워드는 주기가 15인 N개의 sequence로 이루어진다. 각 sequence는 한 프레임의 슬롯들 내에서 동일한 위치에 있는 동기 비트들로 이루어지며 따라서 주기는 슬롯 수와 같은 15가 된다.
N 개의 sequence들 중 n 번째 sequence의 i 번째 원소를 Sn(i) 라고 하면, 각 슬롯의 동기심벌은하기 <표 1>과 같다.
1 번째 슬롯의 동기 심벌은 S1(1), S2(1), ..., SN(1)2 번째 슬롯의 동기 심벌은 S1(2), S2(2), ..., SN(2)3 번째 슬롯의 동기 심벌은 S1(3), S2(3), ..., SN(3)4 번째 슬롯의 동기 심벌은 S1(4), S2(4), ..., SN(4)5 번째 슬롯의 동기 심벌은 S1(5), S2(5), ..., SN(5)6 번째 슬롯의 동기 심벌은 S1(6), S2(6), ..., SN(6)7 번째 슬롯의 동기 심벌은 S1(7), S2(7), ..., SN(7)8 번째 슬롯의 동기 심벌은 S1(8), S2(8), ..., SN(8)9 번째 슬롯의 동기 심벌은 S1(9), S2(9), ..., SN(9)10 번째 슬롯의 동기 심벌은 S1(10), S2(10), ..., SN(10)11 번째 슬롯의 동기 심벌은 S1(11), S2(11), ..., SN(11)12 번째 슬롯의 동기 심벌은 S1(12), S2(12), ..., SN(12)13 번째 슬롯의 동기 심벌은 S1(13), S2(13), ..., SN(13)14 번째 슬롯의 동기 심벌은 S1(14), S2(14), ..., SN(14)15 번째 슬롯의 동기 심벌은 S1(15), S2(15), ..., SN(15)
이때 상기 도 5의 경우, N의 값이 4이므로 동기 워드는 하기 <표 2>와 같다.
1 번째 슬롯의 동기 심벌은 S1(1), S2(1), S3(1), S4(1)2 번째 슬롯의 동기 심벌은 S1(2), S2(2), S3(2), S4(2)3 번째 슬롯의 동기 심벌은 S1(3), S2(3), S3(3), S4(3)4 번째 슬롯의 동기 심벌은 S1(4), S2(4), S3(4), S4(4)5 번째 슬롯의 동기 심벌은 S1(5), S2(5), S3(5), S4(5)6 번째 슬롯의 동기 심벌은 S1(6), S2(6), S3(6), S4(6)7 번째 슬롯의 동기 심벌은 S1(7), S2(7), S3(7), S4(7)8 번째 슬롯의 동기 심벌은 S1(8), S2(8), S3(8), S4(8)9 번째 슬롯의 동기 심벌은 S1(9), S2(9), S3(9), S4(9)10 번째 슬롯의 동기 심벌은 S1(10), S2(10), S3(10), S4(10)11 번째 슬롯의 동기 심벌은 S1(11), S2(11), S3(11), S4(11)12 번째 슬롯의 동기 심벌은 S1(12), S2(12), S3(12), S4(12)13 번째 슬롯의 동기 심벌은 S1(13), S2(13), S3(13), S4(13)14 번째 슬롯의 동기 심벌은 S1(14), S2(14), S3(14), S4(14)15 번째 슬롯의 동기 심벌은 S1(15), S2(15), S3(15), S4(15)
상기 방법을 좀 더 설명하면 다음과 같이 나타낼 수 있다.
과정 1. 슬롯 번호 i = 1 에서 15 까지 과정 2 이하를 반복한다.
과정 2. 슬롯 내 비트 번호 n = 1 에서 N 까지 과정 3을 반복한다.
과정 3. 동기 비트 Sn(i)을 출력한다.
상기와 같은 동기워드 생성 과정을 흐름도로 표현하면, 도 7과 같은 절차로 수행된다.
상기 도 7을 참조하면, 동기워드 생성 동작이 시작되면, 711단계에서 슬롯 인덱스 i (slot index i)를 1로 하고, 713단계에서 슬롯 내의 동기 인덱스 n을 1로 한다. 이후 715단계에서 동기 비트 Sn(i)를 출력하고, 717단계에서 상기 동기 인덱스 n을 하나 증가시킨다. 이후 719단계에서 상기 동기 인덱스 n이 4보다 크면 상기 715단계로 진행하고, 그렇지 않으면 721단계로 진행하여 상기 슬롯 인덱스 i를 하나 증가시킨다. 이후 723단계에서 상기 슬롯 인덱스 i가 15보다 크면 상기 711단계로 되돌아가 슬롯 인덱스 i를 1로 초기화한 후 상기와 같은 동기워드 생성 동작을 반복 수행하며, 그렇지 않으면 713단계로 되돌아가 다음 슬롯의 동기비트들을 생성하기 위하여 동기 인덱스 n을 1로 초기화한 후 상기와 같은 동작을 반복 수행한다.
상기 동기 워드는 위와 같은 방법으로 여러 시퀀스(sequence)들의 조합으로 생성하거나 전체 동기 워드를 하나의 시퀀스로 보아 생성할 수도 있다. 상기 동기 워드는 동기 검출에 용이한 상관 특성을 가지도록 만들어진다.
상기 도 7과 같은 과정으로 생성되는 동기워드는 그 특성에 따라 도 8과 같은 자기 상관 값 특성을 나타낸다.
상기 도 8을 참조하면, 상기와 같은 동기워드를 사용하는 경우, 도 1a와 같이 프레임 동기가 맞으면(즉, 오프셋이 영 또는 15의 배수인 경우) 동기 워드의 자기 상관 값이 최대점인 15N, 즉 제1상관값811을 나타낸다. 만약 상기 프레임 동기가 틀리면 (즉, 오프셋이 15의 배수가 아닌 경우), 오프셋에 따라 동기 워드의 자기 상관 값이 최대점과 최소점 사이의 값인 제3상관값813이 되거나, 자기 상관값이 최소점인 -P가 되는 제2상관값 812가 된다. 여기서 상기 P는 영보다 큰 수이다. 상관 값이 최소 상관값 -P가 되는 경우는 15개의 가능한 오프셋 중에 두 위치에서 나타나며, 본 발명의 실시예에서는 오프셋이 5인 경우와 10인 경우에 나타나도록 한다.
상기 도 8과 같은 특성을 가지는 동기워드를 구성하는 시퀀스 들은 다음과 같이 구할 수 있다.
먼저 길이 15인 모든 수열, 즉 32768개의 수열들에 대해서 자기상관도 성질을 조사한다. 그러면 572가지 형태의 상관도 성질이 나타난다. 이 때, 상기 572개의 상관도 형태 중 모든 경우의 2개의 상관도 형태 쌍을 선택하여 각각의 오프셋에 대한 상관값들을 더하여 최소점의 개수가 최소이고, 최소상관값을 가지는 이외의 오프셋에서의 상관값의 절대값이 가능한한 작은 형태쌍을 골라낸다. 하기의 <표 3>은 상기의 과정에서 선택되어지는 형태쌍을 이루는 길이 15인 수열들과 그에 따른 상관값 형태를 나타낸다. 하기의 <표 3>에서 알 수 있듯이 한가지 상관값 형태를 같는 수열들은 아주 많이 존재하므로, 하기의 <표 3>에서는 각각의 상관값 형태를 갖는 수열을 5개씩 나타내었다.
수 열 상관값 형태 (오프셋 0 - 14)
S1 110110110000000011011011000000001101101100000000110110110000000011011011000 15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3
S2 111010101110000111100010101000011101010111000101010001111000011110001010100 15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1
S3 111010011000000110010111000000011101001100000011001011100000001110100110000 15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3
S4 101011011001000100110110101000110110101000100110111010100100010101101100100 15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5
상기의 <표 3>을 설명하면, 수열 S1과 S2, S3와 S4는 각각 상기에서 설명된 수열을 찾는 과정에서 선택되어진 상관도 형태 쌍이다. 상기 S1과 S2의 경우, 각각의 오프셋에 대한 상관도 형태는 [15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3]과 [15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1]이 됨을 알 수 있다. 그리고 이를 각 항 별로 더하면 [30, 2, 2, -2, -2, -10, 2, -2, -2, 2, -10, -2, -2, 2, 2]가 됨을 알 수 있다. 따라서 상기 도 8에서 0 또는 15의 배수 슬롯 오프셋에서의 상관값은 15의 최대점을 갖는 제1상관값이 됨을 알 수 있으며, 5번째와 10번째 슬롯의 오프셋에서의 상관값은 -10의 최소점을 갖는 제2상관값이 됨을 알 수 있고, 나머지 슬롯들의 오프셋에 대한 상관 값은 2또는 -2로 절대값이 아주 낮은 제3상관값을 가짐을 알 수 있다.
또, S3와 S4의 경우, 각각의 오프셋에 대한 상관도 형태는 [15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3]과 [15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5]로 나타난다. 그리고 이를 각항별로 더하면 [30, -2, -2, 2, 2, -10, -2, 2, 2, -2, -10, 2, 2, -2, -2]써로 역시 상기 5번째와 10번째의 오프셋에서만 상관값이 -10인 최소점을 갖고, 나머지 오프셋에 대한 상관값은 2또는 -2로 절대값이 아주 낮다.
이 때, 상기의 과정으로 다시 돌아가서 여러 개의 형태 쌍들이 선택되어지면, 다시 이 형태 쌍들의 상관도 형태 중 2개의 상관도 형태 쌍을 선택하여 각각의 오프셋에 대한 상관값들을 더하면 상기한 바와 같은 상관도 특성을 가지는 형태를 찾을 수 있다.
상기의 형태 쌍을 참조하여 설명하면 수열 S1, S2, S3, S4는 각각 상기에서 설명된 수열을 찾는 과정에서 선택되어진 상관도 형태 쌍이다. 이 경우, 각각의 오프셋에 대한 상관도 형태쌍들은 [30, 2, 2, -2, -2, -10, 2, -2, -2, 2, -10, -2, -2, 2, 2]과 [30, -2, -2, 2, 2, -10, -2, 2, 2, -2, -10, 2, 2, -2, -2]이 됨을 알 수 있다. 그리고 이를 각항 별로 더하면 상기와 같은 상관도를 나타내게 된다. 즉, 이때, 상기 <표 3>에서 나타난 4가지 수열들을 항별로 번갈아서 출력하면 상기와 같은 상관 특성을 갖는 길이 60인 동기워드를 구성하는 시퀀스가 된다.
여기서는 동기워드가 한 슬롯 당 4개의 칩들로 이루어지는 예를 들고 있으나, 상기 도 3에 도시된 바와 같이 동기워드는 한 슬롯당 2, 4, 8 등의 칩들로 구성될 수도 있다. 이때 한 슬롯 당의 동기워드가 2칩들로 구성되는 경우에는 상관도 형태 쌍의 특성을 갖는 상기 시퀀스 S1및 S2또는 S3및 S4중의 각각 임의의 한 시퀀스를 선택하여 사용할 수 있다. 그리고 한 슬롯 당의 동기워드가 4칩들로 구성되는 경우에는 상기 시퀀스 S1, S2, S3,S4중에서 각각 임의의 한 시퀀스를 선택하여 사용할 수 있고, 또한 상기 시퀀스 S1및 S2또는 S3및 S4중에서 각각 임의의 두개의 시퀀스들을 선택하여 사용할 수 있다. 또한 한 슬롯당 동기워드가 8칩들로 구성되는 경우에는 상기 시퀀스 S1, S2, S3,S4중에서 각각 임의의 두 개의 시퀀스들를 선택하여 사용할 수 있고, 또한 상기 시퀀스 S1및 S2또는 S3및 S4중에서 각각 임의의 4개의 시퀀스들을 선택하여 사용할 수 있다.
또한 상기 <표 3>과 같은 시퀀스들은 동일한 칩 단위로 지연시켜 사용하여도 상기 도 8과 같은 상관 특성을 갖는다. 즉, S1및 S2시퀀스를 동일한 칩 단위로 지연시켜 사용하거나 또는 S3및 S4시퀀스를 동일한 단위로 지연시켜 사용하는 경우에도 해당 시퀀스의 칩 오프셋에 따라 동일한 상관 특성을 갖게된다. 따라서 동기워드 발생기의 출력단에 상관도 형태 쌍의 특성을 갖는 시퀀스들(S1및 S2또는 S3및 S4)을 각각 지연시켜 동기워드로 발생하는 경우에도 상기 도 8과 같은 특성을 갖는 동기워드들을 발생할 수 있다.
따라서 상기 <표 3>과 같은 구조의 동기워드를 사용하는 경우, 수신장치에서 생성되는 동기워드와 수신되는 프레임의 동기워드가 도 1a와 같이 수신되어 프레임 동기가 맞는 경우(슬롯 오프셋이 0 또는 15의 배수인 경우)에는 도 8의 811에 도시된 바와 같이 상관값이 15N이 되는 제1상관값을 갖게 된다. 그러나 상기 도 1b 또는 도 1c와 같이 프레임 동기가 맞지 않는 경우에는 상관 값은 상기 제1상관값 811을 갖지 못한다. 이런 경우 상기 도 1b와 같이 슬롯 오프셋이 0 또는 5의 배수가 아닌 경우에는 도 8의 813과 같이 상관값이 0이되는 제3상관값을 가지고, 슬롯 오프셋이 5 슬롯 또는 10 슬롯인 경우에는 도 8의 812와 같이 상관값이 특정한 값 -P인 제2상관값을 가진다. 즉, 상기와 같은 동기워드를 사용하는 경우, 프레임 동기가 맞지 않을 시 슬롯 오프셋에 따라 다른 상관값을 갖게 된다.
즉, 수신장치가 프레임 동기를 검증할 시, 먼저 상관 값을 검출하고, 검출된 상관값을 분석하여 프레임 동기 여부를 판단하다. 이때 상기 검출된 상관값이 제1상관값811을 가질 시 프레임 동기가 맞은 것으로 결정한다. 그러나 상기 검출된 상관 값이 제3상관값813을 가질 시에는 한 슬롯씩 이동시켜가며 다음 슬롯에서의 상관값을 검출한다. 상기와 같이 한 슬롯 이동시켜 상관값을 검출하는 동작을 수행하는 중에 제2상관값812를 검출하면, 이후에는 제1상관값 811이 검출될 때 까지 5 슬롯씩 이동시켜 가면서 프레임 동기를 검증한다. 따라서 상기와 같은 상관 값 특성을 갖는 동기워드를 사용하므로써, 프레임의 동기 여부를 결정할 시 신뢰도를 향상시킬 수 있으며, 또한 프레임 동기가 동기가 틀린 경우, 상기 제1상관값 및 제2상관값의 관계를 이용하여 신속하게 동기를 맞출 수 있다.
이하 본 발명의 실시예에 따라 생성되는 동기워드를 사용하여 비동기 방식의 부호분할다중접속 통신시스템에서 동기워드를 송신하고 수신하는 장치의 구성 및 동작을 살펴본다.
도 9는 본 발명의 실시예에 따른 동기워드를 생성하여 송신하는 데이터 채널의 송신장치의 구성을 도시하는 도면이다. 상기 도 9와 같은 송신장치는 기지국 또는 이동국의 송신장치가 될 수 있다.
상기 도 9를 참조하면, 동기워드 발생기911은 상기 동기워드를 생성하는 장치로써, 후술하는 도 12 및 도 13에서 상세히 설명하기로 한다. 상기 동기워드 발생기911은 상기 동기워드를 출력하는 장치로써, 한 슬롯 마다 N 개의 동기 비트로 이루어지는 동기 심벌을 출력한다. 즉, 상기 동기워드 발생기911은 한 프레임 마다 15N 개의 동기 비트로 이루어지는 동기워드를 출력한다. 제어기921은 슬롯의 각 파일럿 구간에서 도 3과 같이 동기비트들과 일반 파일럿 비트들을 선택하기 위한 제1선택신호sel1을 발생하고, 또한 도 2와 같이 슬롯 구간에서 파일럿과 다른 데이터들을 선택하기 위한 제2선택신호sel2를 발생한다. 제1선택기913은 상기 제어기921의 제1선택신호sel1에 의해 상기 동기워드 발생기911에서 출력되는 동기비트들과 상기 일반 파일럿 비트들을 도 3과 같이 다중화하여 출력한다. 즉, 상기 제1선택기는 상기 제어기921의 제어하에 도3의 비트 패턴으로 파일럿 비트들을 다중화하여 출력한다. 제2선택기915는 상기 제어기921의 제2선택신호sel2에 의해 상기 제1선택기913에서 출력되는 파일럿과 다른 데이터들을 선택하여 상기 도 2와 같은 패턴으로 다중화하여 출력한다. 상기 제1선택기913 및 제2선택기915는 멀티플렉서를 사용할 수 있다. 확산기(spreader)917은 상기 제2선택기915에서 출력되는 도 2와 같은 구조를 갖는 슬롯 정보들을 확산하여 출력한다.
여기서 상기 기지국의 송신장치는 동기채널 송신기 이외에 데이터채널 송신기등을 구비한다. 상기 동기채널은 제1 및 제2동기채널을 이용하여 동기 정보를 전송할 수 있으며, 또한 제1동기채널만을 이용하여 동기정보를 전송할 수 있다. 상기와 같은 동기채널 송신기의 구조 및 동작은 본원출원인에 의해 선출원된 1999년 특허출원 제15332호 및 18921호에 개시되어 있다.
도 10은 본 발명의 실시예에 따라 생성되는 동기워드들을 수신하는 장치의 구성을 도시하는 도면이다. 상기와 같은 구조를 갖는 수신장치는 이동국 또는 기지국 장치가 될 수 있다.
도 10의 동기부1013은 수신되는 신호의 PN 칩, 슬롯, 프레임 동기를 획득하는 장치로 3단계 또는 2단계 방식으로 동기를 획득할 수 있다. 상기와 같은 동기부1013은 본원출원인에 의해 선출원된 1999년 특허출원 제15332호 및 18921호에 상세하게 개시되어 있다. 상기와 같은 동기부의 구성은 이는 이동국 또는 기지국 장치가 될 수 있다. 그리고 본 발명의 실시예에 따른 동기부1013은 획득한 동기로부터 수신 장치 내의 동기워드 발생기1023에 타이밍 제어신호 및 동기 워드의 상태 정보를 제공한다. 상기 타이밍 제어신호는 동기워드 발생기1023의 출력 시점을 제어해 준다. 또한 상기 동기워드의 상태 정보는 동기워드 발생기1023이 동기워드 상에서 한 시점에 출력해야 하는 위치를 알려주는 정보이다.
상기 도 10을 참조하면, 동기워드 발생기1023은 상기 동기부1013으로부터 동기워드를 발생하기 위한 타이밍 제어신호 및 동기워드의 상태 정보를 수신하며, 동기워드 발생제어기1021의 제어하에 상기 도 8과 같은 특성을 갖는 동기워드를 발생한다. 상기 동기워드 발생기1023에서 생성되는 동기워드는 수신장치에서 수신되는 프레임 정보의 동기워드들과 비교하여 프레임 동기를 이루기 위한 정보로 사용한다.
도 11 및 도 12는 본 발명의 실시예에 따른 동기워드 발생기1023 및 주변 장치와의 관계를 설명하기 위한 도면이다. 상기 동기워드 발생기1023에서 발생되는 동기워드 시퀀스의 주기는 15 슬롯을 한 프레임으로 하며, 하나의 프레임 구간에서는 15N 개의 동기 비트가 출력된다. 따라서 결과적으로 출력되는 동기 워드는 도6에서 도시한 패턴과 도8에 도시한 특성을 가지게 된다.
도 11은 상기 동기워드 발생기1023이 동기워드를 저장하는 메모리로 구성된 예를 도시하고 있다. 상기 도 11을 참조하면, 상기 동기워드 발생기1023은 동기워드 발생제어기1021에서 출력되는 동기워드의 사이즈 정보(N)를 수신하며, 상기 동기워드의 사이즈 정보에 맞는 길이 (즉, 한 슬롯당 N 비트, 한 프레임 당 15N 비트)를 억세스하여 동기워드(N sync bits per slot)로 출력한다. 또한 상기 동기워드 발생기1023은 동기부1021로부터 타이밍 제어신호 및 동기워드의 상태 정보를 수신하여 주어진 시간 및 동기 워드를 상태에 따른 위치에 맞추어 동기워드의 동기 비트들을 출력한다.
도 12는 본 발명의 실시예에 따른 다른 형태의 동기워드 발생기1023의 구성을 도시하고 있다. 상기 도 12는 상기 동기워드 발생기1023이 동기워드의 시퀀스를 저장하는 메모리 구성된 예를 도시하고 있으며, 이 구조는 필요한 시퀀스들을 메모리에 기억시켜두고 필요에 따라 출력시키는 구조이다.
상기 도 10에서 역확산기(despreader)1011은 상기 동기부1013에서 출력되는 동기정보를 사용하여 수신되는 채널의 신호들을 역확산한다. 다중화 제어기1015는 상기 도 2와 같은 구조로 수신되는 슬롯 신호들에서 파일럿과 다른 데이터들을 분리하여 선택하기 위한 다중화 제어신호를 발생한다. 역다중화기1017은 상기 제어기1015에서 출력되는 선택신호에 의해 역확산된 슬롯에서 도 3과 같은 갖는 구조를 갖는 파일럿과 다른 데이터를 역다중화하여 출력한다. 여기서 상기 역다중화기1017은 상기 도 9와 같은 구조를 갖는 송신장치에서 제2선택기915의 역 동작을 수행한다. 동기워드 추출기1019는 상기 도 3과 같은 구조를 갖는 파일럿 신호에서 동기워드에 사용되는 파일럿 비트들인 동기비트들을 추출하는 기능을 수행한다. 즉, 상기 동기워드 추출기1019는 상기 도 3에 도시된 파일럿 비트들 중 검게 칠해진 부분의 동기 비트들을 추출하는 기능을 한다. 상기 동기워드 추출기1019는 상기 송신장치에서 제1선택기913의 역기능을 수행하며, 상기 동기워드 추출기1019의 동작은 제어기1015의 제어하에 이루어질 수도 있다.
프레임동기 검증기1025는 상기 상기 동기워드 추출기1019에서 출력되는 동기비트들과 동기워드 발생기1023에서 발생되는 동기워드들을 입력하여 프레임 동기를 검증한다. 도 13a는 상기 프레임동기 검증기1025의 구성예를 도시하고 있다. 본 발명의 실시예에서는 즉, 두 개의 임계값TH1 및 TH2를 사용하는 예를 가정하고 있다. 이런 경우, 상기 프레임동기 검증기1025는 상관 값을 계산한 후, 그 값을 첫 번째 임계값 TH1 및 두 번째 임계값 TH2 (TH1 > TH2) 와 비교하여 결과를 두 비트로 출력하게 된다.
도 13a는 본 발명의 실시예에 따른 프레임동기 검증기의 구성을 도시하는 도면으로써, 프레임동기 검증기1023은 동기워드 추출기1019와 수신기 자체의 동기워드 발생기1023으로부터 각각 동기 워드를 입력 받아 두 동기 워드를 비트 대 비트로 곱하고 그 값을 한 프레임간 누적하여 두 동기 워드 간의 상관 값을 구한다. 프레임동기 검증기1025 내의 결정기는 상기 상관 값으로부터 프레임 동기 여부 및 특정 오프셋 여부를 결정하여 그 결과를 출력한다. 상기 결정기1315는 도 13b와 같이 다수의 판정기(Multiple Threshold 장치)들을 구비할 수 있다. 이런 경우, 상기 결정기1315는 상기 상관 값이 제1임계값 TH1 보다 큰 값 (동기가 맞는 경우)인지, 아니면 상관 값이 제1임계값 TH1보다 크지 않고 제2임계값 TH2 보다 작지 않은 값 (동기가 틀리고 슬롯 오프셋이 5의 배수가 아닌 경우)인지, 아니면 상관 값이 제2임계값 TH2 보다 작은 값 (동기가 틀리고 슬롯 오프셋이 5의 배수인 경우) 인지를 판정할 수 있다.
상기 도 13a를 참조하면, 프레임동기 검증기1025는 동기워드 추출기1019와 수신장치의 자체 동기워드 발생기1023에서 출력되는 동기워드를 각각 수신하여 프레임 동기를 검증하는 신호를 발생한다. 곱셈기1311은 상기와 같은 두개 동기워드들을 수신하여 각각 비트 대 비트로 곱한다. 가산 누적기1313은 상기 곱셈기1311에서 발생되는 곱셈 값을 한 프레임단위로 누적하여, 상기 두 동기워드 간의 상관 값을 연산한다. 결정기1315는 상기 누적 가산기1513에서 출력되는 상기 두 동기워드들의 상관 값으로부터 프레임 동기 여부를 결정하여 출력한다. 상기 도 13b에는 상기 결정기1315의 한 예로써, 소정의 임계값과 상기 가산 누적기1513의 출력을 특정 임계값 TH1 및 TH2들과 비교하여 프레임 동기 여부를 결정하는 방법을 도시하고 있다.
상기 도 13b를 참조하면, 상기 제1임계값 TH1은 상기 제1상관값811 보다 작으며, 제3상관값813 보다 큰 값으로 설정한다. 그리고 상기 제2임계값 TH2는 제3상관값 813보다 작고 제2상관값 812보다 큰 값으로 설정한다. 제1비교기1351은 상기 누적가산기1313에서 출력되는 상관값과 상기 제1임계값 TH1을 비교하며, 상기 누적가산기1313의 출력이 상기 제1임계값TH1 보다 큰 경우 제1상관값811의 검출로 판정하여 참신호를 발생하고, 상기 제1임계값 TH1보다 작은 경우에는 거짓신호를 발생한다. 또한 제2비교기1353은 상기 누적가산기1313에서 출력되는 상관값과 상기 제1임계값 TH1을 비교하며, 상기 누적가산기1313의 출력이 상기 제2임계값TH2 보다 작은 경우 제2상관값812의 검출로 판정하여 참신호를 발생하고, 상기 제2임계값 TH2보다 큰 경우에는 거짓신호를 발생한다. 그리고 병렬 직렬 변환기 (P/S - parallel to serial converter)1355는 상기 제1비교기1351 및 제2비교기1353의 출력을 입력하며, 상기 비교기1351 및 1353의 출력을 연속된 두 비트로 형태로 출력한다. 이 때 상기 제1비교기1351이 참신호를 발생할 시 상기 제1상관값811의 검출로 판정되어 제1판정신호가 출력되며, 상기 제2비교기1353이 참신호를 발생할 시 상기 제2상관값812의 검출로 판정되어 제2판정신호가 출력되며, 상기 제1비교기1351 및 제2비교기1353이 모두 거짓신호를 발생할 시 제3상관값의 검출로 판정되어 제3판정신호가 출력된다.
따라서 상기 결정기1315는 상기 누적가산기1313에서 출력되는 상관 값이 제1임계값 TH1 및 제2임계값TH2와 비교하여 상기 제1임계값TH1 보다 큰 값일 시 프레임 동기가 맞았음을 나타내는 판정신호를 발생하고, 제1임계값 TH1 보다 크지 않고 제2임계값 TH2 보다 작지 않은 값이면 프레임 동기가 틀리고 슬롯 오프셋이 5의 배수가 아닌 상태임을 나타내는 판정신호를 발생하며, 상기 제2임계값 TH2 보다 작은 값이면 프레임 동기가 틀리고 슬롯 오프셋이 5의 배수인 상태임을 나타내는 판정신호를 발생한다.
상기와 같은 판정신호를 발생하는 프레임동기 검증기1025의 출력은 동기부1013에 전달하여 프레임 동기를 획득하는 동작을 제어한다.
상기와 같은 동기획득 방법은 도 14와 같이 동기 획득시 한번의 동기 검증 과정을 수행한 후 종료할 수 있으며, 또한 일정 주기로 반복하여 수행할 수 있다.
도 14는 본 발명에 따른 동기 검증 및 동기 회복 과정을 나타낸 순서도로써, 첫 번째 과정에서 수신기는 수신된 신호로부터 동기 장치를 사용하여 동기를 획득한다. 두 번째 과정에서 수신기는 수신된 신호로부터 얻은 동기 워드와 자체적으로 발생한 동기 워드의 상관 값을 계산한다. 세 번째 과정에서 수신기는 상관값을 제1임계값 TH1과 비교한다. 만약 상관값이 제1임계값 TH1 보다 클 경우, 수신기는 동기가 맞았다고 판단하여 프레임을 복조 및 복호한다. 그러나 상기 상관 값이 제1임계값 TH1 보다 크지 않은 경우 수신기는 네 번째 과정에서 상관값을 제1임계값 TH2 (TH2 < TH1) 와 비교한다. 만약 상관값이 제2임계값 TH2 보다 작을 경우, 수신기는 여섯 번째 과정에서 자체 프레임 동기에 5 슬롯 만큼의 이동(Shift)을 수행한 후 프레임 검증의 두 번째 과정으로 돌아간다. 그리고 상관값이 제2임계값 TH2 보다 작지 않을 경우, 수신기는 일곱 번째 과정에서 자체 프레임 동기에 1 슬롯 만큼의 이동(Shift)을 수행한 후 상기 두 번째 과정으로 돌아 간다. 여기서 수신기의 자체 프레임 동기의 이동(shift)은 동기부1013이 프레임동기 검증기1025로부터 수신한 제어신호에 따라 동기워드 발생기1023으로 출력하는 동기워드 상태 정보를 변경시키므로써 가능하다. 동기워드 상태 정보란 특정 시점에서 출력되어야 할 동기워드의 시퀀스 상의 위치, 즉 동기워드 상태를 알려주는 정보이다. 예를들어 동기워드 상태 정보는 동기 검증을 위해 사용되는 자체 동기워드가 어느 오프셋 위치에 있어야 하는가에 대한 정보를 포함한다.
본 발명의 실시예에 따른 동기워드를 사용하여 상기 도 14와 같은 순서로 동작되는 동기 검증과정을 살펴보면, 1411단계에서 동기 획득이 이루어지면, 1413단계에서 동기워드의 상관 값을 계산하여 획득된 프레임 동기를 검증한다. 이때 1415단계에서 상관 값이 제1임계값 TH1 보다 크면 상기 제1상관값 811이 검출(즉, 프레임 동기가 이루어짐) 되었음을 확인하고, 1417단계에서 수신장치는 수신되는 프레임 데이터를 복조 및 복호하는 동작을 수행한다.
그러나 상기 1415단계에서 상기 상관값이 제1임계값 보다 작으면 1419단계에서 상기 상관값이 제2임계값 TH2 보다 작은가를 검사한다. 이때 상기 상관값이 제2임계값 TH2 보다 작지 않은 경우에는 상기 제3상관값 813이되며, 이런 경우 슬롯 오프셋은 5의 배수가 아닌 상태가 된다. 이런 경우 1423단계에서 상기 프레임동기 검증기1025는 상기 제3판정신호를 상기 동기부1013에 전달하고, 이로인해 동기부1013은 수신기 프레임 동기를 1슬롯 만큼 이동시키게된다. 이후 1413단계에서 프레임 검증동작을 재수행한다. 또한 상기 1419단계에서 상기 상관값이 제2임계값 TH2보다 작으면, 상기 제2상관값 812가 되며, 이런 경우 슬롯 오프셋은 1프레임의 구간에서 5번째 또는 10번째의 슬롯이 된다. 이런 경우 1421단계에서 상기 프레임동기 검증기1025는 상기 제2판정신호를 상기 동기부1013에 전달하고, 이로인해 동기부1013은 수신기 프레임 동기를 5슬롯 만큼 이동시키키게 된다. 이후 1413단계에서 1413단계에서 프레임 검증 동작을 재수행한다.
따라서 본 발명의 실시예에서는 도 8과 같은 상관 특성을 갖는 동기워드를 사용하고, 수신장치가 도 10과 같은 형태로 구성되며, 도 14와 같은 과정으로 동기를 수행함을 알 수 있다.
따라서 상기 도 14의 첫 번째 과정에서 도 10의 수신기는 수신된 신호로부터 동기부1013을 통해 동기를 획득한다. 상기 동기부1013은 기본적인 역확산을 수행하기 위해 PN 칩 동기 및 슬롯 동기를 획득하였다고 가정한다. 또한 성공적으로 동기를 획득한 경우 프레임 동기가 맞게된다.
두 번째 과정에서 상기 도 10과 같은 수신기는 프레임동기 검증기1025 (곱샘기와 합산기를 포함하는 상관기 등으로 구성)를 사용하여 수신된 신호로부터 얻은 동기 워드와 자체적으로 발생한 동기 워드의 상관 값을 계산한다.
세 번째 과정에서 수신기는 프레임동기 검증기1025 내의 결정기의 첫 번째 비교기를 사용하여 상관값을 제1임계값 TH1과 비교한다. 이때 프레임 동기가 맞는 경우 도8의 오프셋 0인 경우에 해당하며 따라서 상관값이 최고점인 제1상관값811을 나타낸다. 만약 상기 상관값이 제1임계값 TH1 보다 클 경우 수신기의 프레임동기 검증기1025의 결정기에서 동기가 맞았다고 판단하고 동기부1013에 동기 확인 신호 (제1판정신호)를 보낸다. 이에 따라 수신기는 다섯 번째 과정에서 프레임을 복조, 복호 한다. 즉 도 9의 다른 데이터 출력으로부터 정보를 얻는다. 만약 상관 값이 제1임계값 TH1 보다 크지 않은 경우 수신기는 네 번째 과정으로 진행한다.
네 번째 과정에서 수신기는 프레임동기 검증기1025 내의 결정기의 두 번째 비교기를 사용하여 상관값을 두 번째 임계값 TH2 (TH2 < TH1) 와 비교한다. 프레임 동기가 5 또는 10 슬롯 만큼 어긋난 경우 도7의 오프셋 5 또는 10인 경우에 해당하며 따라서 상관값이 최소점 (제2상관값812)을 나타낸다. 만약 상관값이 두 번째 임계값 TH2 보다 작을 경우 수신기 프레임 동기 검증 장치의 Decision 장치에서는 프레임 동기가 5 또는 10 슬롯 만큼 어긋났다고 판단하고 동기 장치로 첫 번째 동기 수정 신호 (제2판정신호)를 보내며 이에 따라 수신기는 여섯 번째 과정에서 동기 장치를 통해 자체 프레임 동기에 5 슬롯 만큼의 이동(Shift)을 수행한 후 두 번째 과정으로 돌아 가서 다시 프레임 동기 검증 과정을 시작한다. 만약 상관값이 두 번째 임계값 T2 보다 작지 않을 경우 수신기 프레임 동기 검증 장치의 Decision 장치에서는 도7에서 상관값이 최고점 또는 최소점이 아닌 경우 (제3상관값813) 즉 오프셋이 0, 5, 또는 10 (5의 배수)가 아닌 경우라고 판단하고 동기 장치로 두 번째 동기 수정 신호 (제3판정신호)를 보내며 이에 따라 수신기는 일곱 번째 과정에서 동기 장치를 통해 자체 프레임 동기에 1 슬롯 만큼의 이동(Shift)을 수행한 후 두 번째 과정으로 돌아 가서 다시 프레임 동기 검증 과정을 시작한다.
도 7의 상관 특성에서는 두 개의 최소점이 오프셋 5와 10위치에 나타나는데 이 밖에도 최소점의 위치는 다르나 유사한 형태의 상관 특성을 가지는 동기 워드를 만들 수 있으며 이와 같은 경우에도 본 발명의 개념을 응용하여 동기 검증 및 동기 회복 과정을 수행할 수 있다.
위와 같은 방법으로 발생시킨 동기 워드는 시퀀스의 특성에따라 도 8과 같은 특성을 나타낸다. 프레임 동기가 맞는 경우 즉 오프셋이 영 또는 15의 배수인 경우에는 동기 워드의 자기 상관 값이 15N 이 된다. 프레임 동기가 틀린 경우 중 슬롯 오프셋이 5의 배수가 아닌 경우에는 동기 워드의 자기 상관 값이 영이 된다. 프레임 동기가 틀린 경우 중 슬롯 오프셋이 5의 배수인 경우에는 동기 워드의 자기 상관 값이 특정 음의 값 (-P)이 된다. 따라서 상기 방법에 의해 발생시킨 동기 워드를 사용함으로써 프레임 동기 여부를 높은 신뢰도로 검증할 수 다. 또한 동기가 맞지 않는 경우 동기를 효율적으로 회복할 수 있다. 예를 들어 상관 값이 첫 번째 임계치 보다 큰 경우 프레임 동기가 맞는 것으로 판단하여 프레임을 복조, 복호한다. 상관 값이 두 번째 임계값 (두 번째 임계치 < 첫 번째 임계값) 보다 작은 경우 슬롯 오프셋이 5의 배수라고 판단하여 5 슬롯 만큼 shift 된 위치에서 다시 동기를 확인한다. 상관 값이 첫 번째 임계값과 두 번째 임계값 사이일 경우에는 1 슬롯 만큼 shift 된 위치에서 다시 동기를 확인한다. 이와 같은 과정을 반복할 경우 경우 Decision 이 정확하다고 가정할 때 7회 이내의 동기 확인 과정으로 동기를 맞출 수 있다.

Claims (30)

1프레임이 15슬롯으로 이루어지며, 각 슬롯들의 동기워드를 이용하여 프레임 동기를 수행하는 비동기 부호분할다중접속 통신시스템의 동기워드 생성장치에 있어서,
길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생장치.
제1항에 있어서, 상기 두 개의 특정 오프셋의 위치가 5번째 및 10번째 칩 위치인 동기워드 발생장치.
제2항에 있어서, 상기 동기워드가 각 슬롯 당 두 개의 동기심볼들을 가지며, 상기 시퀀스들이 각 슬롯에서 제1동기심볼 및 제2동기심볼들을 발생하는 적어도 두 개의 제1시퀀스S1및 제2시퀀스S2로 구성되고, 상기 제1시퀀스 및 제2시퀀스의 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드 발생장치.
제3항에 있어서, 상기 제1시퀀스S1및 제시퀀스S2가 하기 <표 11>과 같은 시퀀스 중에 각각 하나를 선택하여 사용하는 동기워드 장치.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 110110110000000011011011000000001101101100000000110110110000000011011011000 15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3 S2 111010101110000111100010101000011101010111000101010001111000011110001010100 15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1
제3항에 있어서, 상기 제1시퀀스S1및 제2시퀀스S2가 하기 <표 12>과 같은 시퀀스들 중에 하나를 선택하여 사용하는 동기워드 장치.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 111010011000000110010111000000011101001100000011001011100000001110100110000 15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3 S2 101011011001000100110110101000110110101000100110111010100100010101101100100 15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5
제2항에 있어서, 상기 동기워드가 각 슬롯 당 4 개의 동기심볼들을 가지며, 상기 시퀀스들이 각 슬롯에서 제1동기심볼-제4동기심볼들을 발생하는 적어도 두 개의 제1 및 제2시퀀스들로 구성되고, 상기 제1시퀀스 및 제2시퀀스의 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드 발생장치.
제6항에 있어서, 상기 제1시퀀스S1및 제2시퀀스S2가 하기 <표 13>과 같은 각각 적어도 하나의 제1시퀀스 및 제2시퀀스를 선택하여 사용하며, 각각 선택된 제1시퀀스S1및 제2시퀀스S2가 각각 한 슬롯에서 두 개의 동기심볼들을 발생하는 동기워드 장치.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 110110110000000011011011000000001101101100000000110110110000000011011011000 15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3 S2 111010101110000111100010101000011101010111000101010001111000011110001010100 15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1
제6항에 있어서, 상기 제1시퀀스S1및 제2시퀀스S2가 하기 <표 14>와 같은 각각 적어도 하나의 제1시퀀스 및 제2시퀀스를 선택하여 사용하며, 각각 선택된 제1시퀀스S1및 제2시퀀스S2가 각각 하나의 슬롯에서 두 개의 동기심볼들을 발생하는 동기워드 장치.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 111010011000000110010111000000011101001100000011001011100000001110100110000 15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3 S2 101011011001000100110110101000110110101000100110111010100100010101101100100 15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5
제6항에 있어서, 상기 제1시퀀스 및 제2시퀀스가 하기 <표 15>와 같은 시퀀스들이며, 상기 제1시퀀스가 S1및 S3이고 상기 제2시퀀스가 S2및 S4가 되고, 동기워드 발생시 상기 S1, S2, S3, S4의 시퀀스들 중에서 각각 선택된 4개의 시퀀스들을 사용하여 각 슬롯당 4개의 동기심볼들을 발생하는 동기워드 장치.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 110110110000000011011011000000001101101100000000110110110000000011011011000 15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3 S2 111010101110000111100010101000011101010111000101010001111000011110001010100 15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1 S3 111010011000000110010111000000011101001100000011001011100000001110100110000 15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3 S4 101011011001000100110110101000110110101000100110111010100100010101101100100 15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5
제2항에 있어서, 상기 동기워드가 각 슬롯 당 8 개의 동기심볼들을 가지며, 상기 시퀀스들이 각 슬롯에서 제1동기심볼-제4동기심볼들을 발생하는 적어도 두 개의 제1 및 제2시퀀스들로 구성되고, 상기 제1시퀀스 및 제2시퀀스의 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드 발생장치.
제10항에 있어서, 상기 제1시퀀스 및 제2시퀀스가 하기 <표 16>과 같은 시퀀스들이며, 상기 제1시퀀스가 S1및 S3이고 상기 제2시퀀스가 S2및 S4가 되고, 동기워드 발생시 상기 S1, S2및 S3, S4의 시퀀스들 중에서 각각 두 개의 시퀀스들을 선택하고, 상기 선택된 선택된 8개의 시퀀스들을 사용하여 각 슬롯당 4개의 동기심볼들을 발생하는 동기워드 장치.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 110110110000000011011011000000001101101100000000110110110000000011011011000 15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3 S2 111010101110000111100010101000011101010111000101010001111000011110001010100 15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1 S3 111010011000000110010111000000011101001100000011001011100000001110100110000 15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3 S4 101011011001000100110110101000110110101000100110111010100100010101101100100 15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5
1프레임이 2P-1 (P는 양의 정수)의 슬롯들로 구성되는 부호분할다중접속 통신시스템의 동기워드 발생장치에 있어서,
상기 슬롯 주기 레이트의 클럭을 발생하는 클럭발생기와,
2K-1 (K는 양의 정수) 칩 크기를 갖는 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 칩 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 칩 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지의 칩 오프셋들에서 중간 위치의 제3상관값을 갖는 시퀀스 발생기들과,
상기 프레임의 해당하는 슬롯 위치에서 선택되는 상기 시퀀스들의 해당 칩들을 선택하여 동기워드로 출력하는 선택기로 구성되는 동기워드 발생장치.
제12항에 있어서, 상기 1프레임이 15슬롯으로 이루어지고, 상기 시퀀스들의 칩 크기가 15인 동기워드 발생장치.
제13항에 있어서, 상기 특정 칩 오프셋 위치가 매 프레임의 5번째 및 10번째 칩 위치인 동기워드 발생장치.
제14항에 있어서, 상기 시퀀스들이 각각 다른 시퀀스들인 동기워드 발생장치.
제14항에 있어서, 상기 시퀀스들이 동일한 시퀀스들인 동기워드 발생장치.
1프레임이 2P-1 (P는 양의 정수)의 슬롯들로 구성되는 부호분할다중접속 통신시스템의 동기워드 발생장치에 있어서,
상기 슬롯 주기 레이트의 클럭을 발생하는 클럭발생기와,
2K-1 (K는 양의 정수) 칩 크기를 갖는 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 칩 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 칩 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지의 칩 오프셋들에서 중간 위치의 제3상관값을 갖는 시퀀스 발생기들과,
상기 시퀀스발생기에서 출력되는 적어도 두 개의 시퀀스들을 각각 상기 슬롯 주기로 지연하는 지연기들과,
상기 프레임의 해당하는 슬롯위치에서 선택되는 상기 시퀀스 발생기들 및 지연기들의 해당 칩들을 선택하여 동기워드로 출력하는 선택기로 구성되는 동기워드 발생장치.
제17항에 있어서, 상기 1프레임이 15슬롯으로 이루어지고, 상기 시퀀스들의 칩 크기가 15인 동기워드 발생장치.
1프레임이 15개의 슬롯들로 구성되는 부호분할다중접속 통신시스템의 채널 송신장치에 있어서,
길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생기와,
상기 동기비트들 및 동기워드에 사용되지 않는 파일럿 비트를 선택하여 상기 슬롯 내의 파일럿 구간의 설정된 위치에 삽입하는 제1선택기와,
상기 제1선택기에서 출력되는 파일럿 비트들과 다른 데이터를 선택하여 송신할 채널 데이터를 발생하는 제2선택기로 구성되는 비동기 부호분할다중접속 통신시스템의 채널 송신장치.
확산부호의 한주기 내에서 제1동기채널의 정보를 발생하는 제1동기채널 발생기와, 상기 확산부호의 한주기 내에서 제2동기채널 정보를 발생하는 제2동기채널 발생기로 구성되어, 비동기모드시 상기 제1동기채널 및 제2동기채널의 신호를 생성하고, 동기모드시 상기 제2동기채널의 생성을 중단하고 상기 제1동기채널의 신호를 생성하여 출력하는 동기채널 발생기와,
길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생기와, 상기 동기비트들 및 동기워드에 사용되지 않는 파일럿 비트를 선택하여 상기 슬롯 내의 파일럿 구간의 설정된 위치에 삽입하는 제1선택기와, 상기 제1선택기에서 출력되는 파일럿 비트들과 다른 데이터를 선택하여 송신할 채널 데이터를 발생하는 제2선택기로 구성되는 데이터채널 발생기들로 구성되는 비동기 부호분할다중접속 통신시스템의 채널 전송장치.
동기부의 출력에 의해 프레임 동기가 이루어져 데이터 채널의 정보를 역확산하는 역확산기와,
상기 역확산되는 데이터 채널에서 파일럿을 분리하는 역다중화기와,
상기 분리된 파일럿에서 동기워드를 추출하는 동기워드 추출기와,
길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생기와,
제1상관값을 검출하기 위한 제1임계값 및 제2상관값을 검출하기 위한 제2임계값을 구비하며, 상기 발생되는 동기워드와 상기 추출된 동기워드를 누적하여 상관값을 검출하고, 상기 상관값을 상기 임계값들과 비교하여 상기 제1상관값 검출시 상기 제1판정신호를 발생하고, 상기 제2상관값 검출시 상기 제2판정신호를 발생하며, 나머지 상관값에서 상기 제3판정신호를 발생하는 프레임동기 검증기와,
제3판정신호 수신시 상기 동기워드 발생기의 동기워드를 한 슬롯 이동시키고, 제2판정신호 입력시 상기 동기워드를 특정 슬롯들 단위로 이동시키며, 상기 제1판정신호 입력시 프레임이 동기를 획득하는 동기부로 구성되는 비동기 부호분할다중접속 통신시스템의 동기워드 수신장치.
1프레임이 15슬롯으로 이루어지며, 길이가 15인 적어도 두 개의 시퀀스들을 구비하여 각 슬롯들의 동기워드를 이용하여 프레임 동기를 수행하는 비동기 부호분할다중접속 통신시스템의 동기워드 생성방법에 있어서,
칩 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 칩 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지의 칩 오프셋들에서 중간 위치의 제3상관값을 갖는 시퀀스들을 선택하는 과정과,
상기 프레임의 해당하는 슬롯위치에서 선택된 상기 시퀀스들의 해당 칩들을 선택하여 동기워드로 발생하는 과정으로 이루어짐을 특징으로 하는 동기워드 발생방법.
제22항에 있어서, 상기 특정 칩 오프셋 값이 5번째 10번째 칩 위치에서 발생되는 동기워드 발생방법.
제23항에 있어서, 상기 제1시퀀스 및 제2시퀀스가 하기 <표 17>과 같은 시퀀스들이며, 상기 제1시퀀스가 S1및 S3이고 상기 제2시퀀스가 S2및 S4가 되고, 동기워드 발생시 상기 S1, S2, S3, S4의 시퀀스들 중에서 각각 선택된 적어도 2개의 시퀀스들을 사용하여 각 슬롯당 설정된 칩수의 동기심볼들을 발생하는 동기워드 발생방법.
시퀀스 상관값 형태 (오프셋 0 - 14) S1 110110110000000011011011000000001101101100000000110110110000000011011011000 15, 3, -1, 7, -1, -5, -1, -5, -5, -1, -5, -1, 7, -1, 3 S2 111010101110000111100010101000011101010111000101010001111000011110001010100 15, -1, 3, -9, -1, -5, 3, 3, 3, 3, -5, -1, -9, 3, -1 S3 111010011000000110010111000000011101001100000011001011100000001110100110000 15, 3, -1, -1, -1, -5, -1, 3, 3, -1, -5, -1, -1, -1, 3 S4 101011011001000100110110101000110110101000100110111010100100010101101100100 15, -5, -1, 3, 3, -5, -1, -1, -1, -1, -5, 3, 3, -1, -5
1프레임이 2P-1 (P는 양의 정수)의 슬롯들로 구성되고, 2K-1 (K는 양의 정수) 칩 크기를 갖는 적어도 두 개의 시퀀스들을 구비하는 부호분할다중접속 통신시스템의 동기워드 발생방법에 있어서,
상기 시퀀스들의 칩 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 칩 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지의 칩 오프셋들에서 중간 위치의 제3상관값을 갖는 시퀀스들을 선택하는 과정과,
상기 프레임의 해당하는 슬롯 위치에서 상기 선택된 상기 시퀀스들의 해당 칩들을 순차적으로 선택하여 동기워드로 출력하는 과정으로 이루어지는 동기워드 발생방법.
제25항에 있어서, 상기 1프레임이 15슬롯으로 이루어지고, 상기 시퀀스들의 칩 크기가 15인 동기워드 발생방법.
제26항에 있어서, 상기 특정 칩 오프셋 위치가 매 프레임의 5번째 및 10번째 칩 위치인 동기워드 발생방법.
1프레임이 2P-1 (P는 양의 정수)의 슬롯들로 구성되고, 2K-1 (K는 양의 정수) 칩 크기를 갖는 적어도 두 개의 시퀀스들을 구비하는 부호분할다중접속 통신시스템의 동기워드 발생장치에 있어서,
상기 시퀀스들 중 칩 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 칩 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지의 칩 오프셋들에서 중간 위치의 제3상관값을 갖는 시퀀스들을 선택하는 과정과,
상기 선택된 적어도 두 개의 시퀀스들을 각각 상기 슬롯 주기로 지연하는 지연기들과,
상기 프레임의 해당하는 슬롯위치에서 상기 선택된 시퀀스들 및 지연된 시퀀스들의 해당 칩들을 선택하여 동기워드로 출력하는 과정으로 이루어지는 동기워드 발생방법.
1프레임이 15개의 슬롯들로 구성되고, 길이가 15인 적어도 두 개의 시퀀스들을 구비하는 부호분할다중접속 통신시스템의 채널 송신방법에 있어서,
상기 시퀀스들이 시작점이 일치할 때 최대점을 갖는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 최소점을 갖는 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 발생하는 동기워드 발생기와,
상기 동기비트들 및 동기워드에 사용되지 않는 파일럿 비트를 선택하여 상기 슬롯 내의 파일럿 구간의 설정된 위치에 삽입하는 과정과,
상기 삽입된 파일럿 비트들과 다른 데이터를 선택하여 송신할 채널 데이터를 발생하는 과정으로 이루어지는 비동기 부호분할다중접속 통신시스템의 채널 송신방법.
길이가 15인 적어도 두 개의 시퀀스들을 구비하며, 상기 시퀀스들이 시작점이 일치할 때 제1임계값을 초과하는 제1상관값을 발생하고, 두 개의 특정 오프셋에서 제2임계값 보다 작은 제2상관값을 발생하며, 나머지 오프셋들에서 중간 위치의 제3상관값을 갖는 동기워드를 사용하는 비동기 부호분할다중접속 통신시스템의 채널 동기방법에 있어서,
데이터 채널의 정보를 역확산하는 과정과,
상기 역확산되는 데이터 채널에서 파일럿을 분리하는 과정과,
상기 분리된 파일럿에서 동기워드를 추출하는 과정과,
상기 동기워드를 발생하는 과정과,,
추출된 동기워드와 상기 동기워드의 상관도를 동기워드 단위로 누적하여 상관값을 검출하고, 상기 상관값을 각각 상기 한 제1임계값 및 제2임계값과 각각 비교하여 상기 제1상관값 검출시 상기 제1판정신호를 발생하고, 상기 제2상관값 검출시 상기 제2판정신호를 발생하며, 나머지 상관값에서 상기 제3판정신호를 발생하는 과정과,
제3판정신호 수신시 상기 동기워드를 한 슬롯 이동시키고, 제2판정신호 입력시 상기 동기워드를 특정수의 슬롯으로 이동시키며 프레임이 동기를 획득하는 과정으로 이루어짐을 특징으로 하는 비동기 부호분할다중접속 통신시스템의 동기방법.
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