KR100386758B1 - 이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치 - Google Patents

이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치 Download PDF

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사와모토도시히로
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세이코 엡슨 가부시키가이샤
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Abstract

반도체 칩(1)과 기판(2)을 접착함과 동시에, 반도체 칩(1)과 기판(2)과의 전기적 통전 매체가 되는 이방성 도전막(3)에 있어서, 도전성 입자를 배합한 수지로 이루어지는 도전성 입자 함유층(31)과, 도전성 입자 함유층보다도 유동성이 낮은 수지로 이루어지는 비도전층(32)을 적층하여 일체로 형성하여 이루어지는 이방성 도전막(3)으로 함으로써 해결한다.

Description

이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치 {Anisotropic conductor film, semiconductor chip, and method of packaging}
반도체 칩의 전극을 형성한 면을 하향으로 하여 실장하는 반도체 칩의 실장 방법, 소위 플립 칩 실장에 있어서는, 이방성 도전막이 자주 사용된다. 이방성 도전 접착제를 시트 형상으로 형성한 것으로, ACF(Anisotropic Conductive Film)라고도 불리고 있다. 두께는 50μm 전후이다. 통상, 그 전체는 가늘고 긴 테이프 형상으로 형성되어 있으며, 또, 사용 전 상태에 있어서는, 그 표리에 커버 필름이 점착되어 있다.
또, 그 재료 구성은 에폭시계, 폴리우레탄계 등의 열 경화성 수지에, 도전성 입자로서, 에폭시 수지 입자 등에 Ni나 Au 도금을 실시한 것 또는 이 수지 입자에 더욱 금속 도금을 실시한 것을 배합한 것이 주류가 되고 있다. 더욱이, 금속 도금을 실시한 수지 입자에 더욱 수지 코팅을 실시한 것도 존재한다. 이 경우, 수지 입자 상호간에 혹은 수지 입자와 반도체 칩의 범프가 접촉했을 때에, 표면의 수지 코팅이 찢어짐으로써, 이들 전기적 통전이 확보된다.
여기서, 종래의 이방성 도전막을 사용한 반도체 칩의 대표적인 실장예에 대해서 설명한다. 도 8(1) 및 도 8(2)는 종래의 이방성 도전막에 의한 반도체 칩의 실장 상태를 도시하는 단면도로, (1)은 종래의 이방성 도전막에 의한 반도체 칩의 열 압착 상태를 도시하는 단면도이고, (2)는 종래의 이방성 도전막에 의해 휘어짐이 있는 기판에 반도체 칩을 실장한 상태를 도시하는 단면도이다. 도 8(1)에 도시하는 바와 같이, 우선 기판(2)의 배선 패턴(21)을 설치한 위에 이방성 도전막(3)을 점착한다. 다음으로, 이방성 도전막(3) 상에, 반도체 칩(1)의 전극 상에 형성된 범프(bump: 11)와 배선 패턴(21)이 서로 대향하도록 반도체 칩(1)을 적재한다. 더욱이, 가열 가압 툴(51)에 의해 반도체 칩(1)을 범프(11)가 설치된 면의 반대측 면으로부터 가열하면서, 화살표(A) 방향으로 가압한다.
가열됨으로써, 이방성 도전막(3)은 그 유동성을 높여, 범프(11) 및 배선 패턴(21)의 주위 공간을 충전하고, 나아가서는, 반도체 칩(1)과 기판(2)의 접착면으로부터 외부로 유출하여, 반도체 칩(1)의 측면에 부착한다. 한편, 범프(11)와 배선 패턴(21) 사이에는, 도전성 입자(36)의 일부가 삽입된 상태에서 개재한다.
이 열압착 후, 이방성 도전막(3)의 경화가 완료하면, 반도체 칩(1)과 기판(2)이 이방성 도전막(3)에 의해 접착되게 된다. 특히, 반도체 칩(1)의 측면에 부착한 이방성 도전막(3)은 필렛(fillet)(34)을 형성하여, 반도체 칩(1)과 기판(2)과의 기계적 접속을 강고한 것으로 한다. 또, 범프(11)와 배선 패턴(21) 사이에 삽입된 도전성 입자(36)는 반도체 칩(1)과 기판(2)과의 통전 매체로서의 역할을 다한다.
그런데, 이상 설명한 바와 같은 종래 기술에 있어서는 이하와 같은 문제가 발생했다.
즉, 이방성 도전막(3)의 유동성이 비교적 큰 경우, 반도체 칩(1)을 가열 가압 툴(51)에 의해 가열, 가압할 때, 반도체 칩(1)의 측면뿐만 아니라, 도 8(1)의 부착한 부분(35)에 도시하는 바와 같이, 과잉 유동하여 가열 가압 툴(51)에까지 부착해버린다. 이방성 도전막(3)의 일부가 가열 가압 툴(51)에 부착하는 것이 빈번히 발생하면, 당연히 가열 가압 툴(51)의 클리닝도 그에 따라서 빈번히 행해야만 하여, 반도체 칩을 열압착하는 공정의 관리 부담이 커지게 된다.
또, 이방성 도전막(3)의 유동성이 비교적 작은 경우는, 도 8(2)에 도시하는 바와 같이, 반도체 칩(1)을 가열 가압 툴(51)에 의해 가열, 가압해도 범프(11)와 배선 패턴(21) 사이에 수지가 남기 쉽고, 기판(2)에 휘어짐이 있을 경우는, 이방성 도전막과 기판이 밀착하지 않고, 일부 범프(11)와 배선 패턴(21)이 점 접촉 상태 부분(39)에 도시하는 바와 같이 점 접촉이 되어버리는 등, 범프(11)의 접속 저항에 격차가 생겨버린다. 경우에 따라서는, 범프(11)와 배선 패턴(21)을 전기적으로 접속할 수 없는 사태가 발생한다.
본 발명은 이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치에 관련되며, 특히 반도체 칩의 능동 소자 형성면을 기판 측을 향해 실장하는 데 적합한 이방성 도전막 및 반도체 칩의 실장 방법 및 반도체 장치에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 관련되는 이방성 도전막을 기판과 반도체 칩 사이에 배치한 구조를 도시하는 단면도.
도 2는 본 발명의 제 2 실시예에 관련되는 이방성 도전막을 기판과 반도체 칩 사이에 배치한 구조를 도시하는 단면도.
도 3은 본 발명의 제 1 실시예에 관련되는 이방성 도전막을 사용하여 반도체 칩을 실장한 상태를 도시하는 단면도.
도 4(a) 내지 도 4(c)는 본 발명의 제 1 및 제 2 실시예에 관련되는 이방성 도전막에 있어서, 비도전층 대신 도전성 입자를 저농도로 배합한 층을 설치한 상태를 도시하는 단면도.
도 5(a) 내지 도 5(c)는 본 발명의 제 1 실시예에 관련되는 이방성 도전막의 변형예를 도시하는 사시도.
도 6(a) 내지 도 6(c)는 본 발명의 제 2 실시예에 관련되는 이방성 도전막의 변형예를 도시하는 사시도.
도 7은 본 발명의 제 1 및 제 2 실시예에 관련되는 이방성 도전막에 있어서, 띠 형상체를 프레임 형상으로 설치한 사례를 도시하는 사시도.
도 8(1) 및 도 8(2)는 종래의 이방성 도전막에 의한 반도체 칩의 실장상태를 도시하는 단면도, 도 8(1)은 종래의 이방성 도전막에 의한 반도체 칩의 열 압착 상태를 도시하는 단면도, 도 8(2)는 종래의 이방성 도전막에 의해 휘어짐이 있는 기판에 반도체 칩을 실장한 상태를 도시하는 단면도.
도 9는 본 발명의 어느 한 실시예에 관련되는 이방성 도전막에 의해 반도체 칩을 실장한 회로 기판의 설명도.
도 10은 본 발명의 실시예에 관련되는 노트형 퍼스널 컴퓨터 설명도.
도 11은 본 발명의 실시예에 관련되는 휴대 전화 설명도.
본 발명은 상술한 종래 기술의 결점을 해소하기 위해, 기판과 반도체 칩과의전기적 접속이 충분히 얻어짐과 동시에, 가열 가압 툴로의 이방성 도전막의 부착을 방지 가능하게 함으로써, 반도체 칩과 기판과의 전기적 접속을 확실히 행할 수 있고, 또, 그 공정 관리가 용이한 이방성 도전막을 제공하는 것을 목적으로 하고 있다.
또, 그 이방성 도전막을 사용한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해, 청구항 제 1 항에 관련되는 이방성 도전막은 반도체 칩과 기판을 접착함과 함께, 상기 반도체 칩과 상기 기판과의 전기적 통전 매체로 이루어진 이방성 도전막에 있어서, 도전성 입자가 함유되어 이루어지는 적어도 한 층의 제 1 층과, 상기 제 1 층보다도 유동성이 높은 특성을 갖는 적어도 한 층의 제 2 층을 적층하여 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 1 항에 관련되는 이방성 도전막에 의하면, 제 1 층과 제 2 층의 가열 시에 있어서의 유동성에 차이를 만들 수 있다. 그래서, 제 1 층을 유동성이 낮고 딱딱한 것으로 함으로써, 기판에 반도체 칩을 열 압착할 때에, 반도체 칩과 기판 사이로부터 도전성 입자가 유출하는 것을 막는 것이 가능해져, 반도체 칩의 전극과 기판 전극 사이에 개재하는 도전성 입자 수를 늘릴 수 있다. 한편, 제 2 층을 제 1 층보다도 유동성이 높고 부드러운 것으로 함으로써, 기판에 반도체 칩을 열 압착할 때에, 반도체 칩과 기판 사이로부터 유출하기 쉬워져, 칩 전극과 기판 전극과의 접촉을 방해하지 않도록 하며, 동시에, 반도체 칩 측면에 부착시켜 필렛을 형성시키는 것이 가능해진다.
더욱이, 종래의 이방성 도전막보다도 반도체 칩과 기판 사이로부터 유출하는 수지 량을 줄일 수 있기 때문에, 가열 가압 툴에 이방성 도전막이 부착하는 것을 방지할 수 있다.
그 결과, 반도체 칩과 기판과의 기계적 접속을 충분히 확보하면서, 전기적 접속의 신뢰성을 높일 수 있음과 동시에, 반도체 칩과 기판과의 접속 공정 관리가 용이해진다.
또한, 상술한 이방성 도전막의 두께는 반도체 칩의 측면에 부착하는 이방성 도전막의 량을 줄이기 위해, 종래의 것과 동등하게 하는 것이 바람직하다. 또, 도전성 입자 함유층에 포함되는 도전성 입자의 밀도는 종래의 이방성 도전막의 것과 동등하게 하면, 동일 용적당 도전성 입자수가 종래의 것보다도 작아져버리기 때문에, 반도체 칩과 기판과의 통전 매체로서의 기능이 저하해버린다. 따라서, 종래의 이방성 도전막보다도 이 밀도를 약간 높은 것으로 하는 것이 바람직하다.
또, 청구항 제 2 항에 관련되는 이방성 도전막은 상기 제 1 층 상에 상기 제 2 층이 형성되어 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 2 항에 관련되는 이방성 도전막에 의하면, 제 1 층과, 반도체 칩의 능동 소자 형성면 및 기판의 배선 패턴 형성면 사이에 제 2 층이 개재하기 때문에, 제 1 층에 포함되는 도전성 입자가 능동 소자 형성면의 범프를 형성하고 있지 않은 영역 및 배선 패턴 형성면의 배선 패턴을 형성하고 있지 않은 영역에 직접 접촉하는 것을 저감할 수 있다. 따라서, 도전성 입자로서 니켈 입자 등의 날카로운 볼록부를 갖는 금속 입자를 사용해도, 능동 소자 형성면및 배선 패턴 형성면의 상기 영역에 손상을 주는 것을 저감할 수 있기 때문에, 도전성 입자의 재료 선택 여지가 넓어진다.
더욱이, 2개의 제 2 층을 기판과 반도체 칩에 각각 당접시킴으로써, 유동성 높은 제 2 층이 능동 소자 형성면 및 배선 패턴 형성면의 요철이나 휘어짐에 따라서 유동하며, 이방성 도전막과 반도체 칩 및 기판을 충분히 밀착시키는 것이 가능해진다. 그 결과, 반도체 칩과 기판과의 기계적 접속을 충분히 확보하면서, 전기적 접속의 신뢰성을 높일 수 있다.
또, 청구항 제 3 항에 관련되는 이방성 도전막은 상기 제 1 층이 2개의 상기 제 2 층 사이에 개재되어 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 3 항에 관련되는 이방성 도전막에 의하면, 제 1 층과, 반도체 칩의 능동 소자 형성면 및 기판의 배선 패턴 형성면 사이에 제 2 층이 개재하기 때문에, 제 1 층에 포함되는 도전성 입자가 능동 소자 형성면의 범프를 형성하고 있지 않은 영역 및 배선 패턴 형성면의 배선 패턴을 형성하고 있지 않은 영역에 직접 접촉하는 것을 저감할 수 있다. 따라서, 도전성 입자로서 니켈 입자 등의 날카로운 볼록부를 갖는 금속 입자를 사용해도, 능동 소자 형성면 및 배선 패턴 형성면의 상기 영역에 손상을 주는 것을 저감할 수 있기 때문에, 도전성 입자의 재료 선택 여지가 넓어진다.
또, 청구항 제 4 항에 관련되는 이방성 도전막은 상기 제 1 층은 상기 제 2 층보다도 두껍게 형성되어 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 4 항에 관련되는 이방성 도전막에 의하면, 제 1 층에 함유되는 도전성 입자 상호간의 간격을 적절히 확보할 수 있기 때문에, 반도체 칩의 범프 사이에 도전성 입자가 직렬 상태로 개재하여 단락하는 것을 방지할 수 있다. 더불어, 반도체 칩 측면에 부착하는 이방성 도전막을 필요 최소한의 범위로 억제할 수 있다.
또, 청구항 제 5 항에 관련되는 이방성 도전막은 상기 제 1 층을 유동성 낮은 재료로 형성하여 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 5 항에 관련되는 이방성 도전막에 의하면, 도전성 입자가 과잉 유동을 확실히 억제할 수 있다.
또, 청구항 제 6 항에 관련되는 이방성 도전막은 상기 유동성 높은 재료는 상기 유동성 낮은 재료보다도 상기 도전성 입자를 저밀도로 함유하여 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 6 항에 관련되는 이방성 도전막에 의하면, 유동성 높은 재료도 반도체 칩과 기판과의 전기적 접속에 기여하기 때문에, 이들 전기적 접속을 보다 확실하게 확보할 수 있다.
또, 청구항 제 7 항에 관련되는 이방성 도전막은 상기 제 1 층 또는 상기 제 2 층 중 적어도 어느 한쪽 가장자리 변부에, 상기 제 2 층보다도 유동성이 낮은 띠 형상체를 설치하여 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 7 항에 관련되는 이방성 도전막에 의하면, 띠 형상체가 제 2 층의 과잉 유동을 방지하기 때문에, 과잉 크기의 필렛이 형성되는 것을 방지할 수 있다.
그리고, 청구항 제 8 항에 관련되는 회로 기판은 청구항 제 1 항 내지 청구항 제 7 항 중 어느 한 항에 기재된 이방성 도전막이 설치되어 이루어지는 구성으로 되어 있다.
상기한 바와 같이 구성한 청구항 제 8 항에 관련되는 회로 기판에 의하면, 반도체 칩을 열 압착할 때에, 이방성 도전막이 반도체 칩 주위에 과잉으로 흘러 나와, 회로 기판 상의 다른 영역에 부착하는 것을 방지할 수 있다. 또, 반도체 칩을 확실하게 접속할 수 있어, 신뢰도 높은 회로 기판을 제공할 수 있다.
더불어, 청구항 제 9 항에 관련되는 전자기기는 청구항 제 8 항에 기재된 회로 기판을 구비하여 이루어지는 구성으로 한 것이다.
상기한 바와 같이 구성한 청구항 제 9 항에 관련되는 전자기기에 의하면, 반도체 칩 실장의 신뢰도 높은 회로 기판을 사용하기 때문에, 전자기기 자체의 신뢰도가 높아진다.
더욱이, 청구항 제 10 항에 관련되는 반도체 장치는 반도체 칩을 이방성 도전막으로 실장한 기판을 구비하여 이루어지는 반도체 장치에 있어서, 상기 이방성 도전막은 도전성 입자가 함유되어 이루어지는 적어도 한 층의 제 1 층과, 상기 제 1 층보다도 유동성 높은 특성을 갖는 적어도 한 층의 제 2 층을 적층하여 이루어지는 구성으로 한 것이다.
상기한 바와 같이 구성한 청구항 제 10 항에 관련되는 반도체 장치에 의하면, 제 1 층과 제 2 층과의 가열 시에 있어서의 유동성에 차이를 설치할 수 있다. 그래서, 제 1 층을 유동성이 낮고 딱딱한 것으로 함으로써, 기판에 반도체 칩을 열 압착할 때에, 반도체 칩과 기판과의 사이로부터 도전성 입자가 유출하는 것을 막는 것이 가능해져, 반도체 칩의 전극과 기판의 전극 사이에 개재하는 도전성 입자 수를 늘릴 수 있다. 한편, 제 2 층을 제 1 층보다도 유동성 높고 부드러운 것으로 함으로써, 기판에 반도체 칩을 열 압착할 때에, 반도체 칩과 기판 사이로부터 유출하기 쉬워져, 칩 전극과 기판 전극과의 접촉을 방해하지 않도록 하며, 동시에, 반도체 칩의 측면에 부착시켜 필렛을 형성시키는 것이 가능해진다.
또, 청구항 제 11 항에 관련되는 반도체 장치는 상기 제 1 층 상에 상기 제 2 층이 형성되어 이루어지는 구성으로 한 것이다.
상기한 바와 같이 구성한 청구항 제 11 항에 관련되는 반도체 장치에 의하면, 기판에 반도체 칩을 열 압착할 때에, 반도체 칩에 접하는 제 2 층이 반도체 칩의 능동 소자 형성면 부근의 공간을 매꾸면서, 반도체 칩의 측면에 필렛을 형성하여 반도체 칩의 접속성을 높이는 것과, 제 2 층이 반도체 칩과 기판 사이에 도전성 입자를 체류시켜 전기적 접속을 확보하는 것 2개 작용을 동시에 발휘시킬 수 있다.
또한, 상술한 각 수단에 있어서 서술한 기판 재질에 대해서는, 플라스틱 기판, 플렉시블 기판 등의 유기계 재료를 사용한 기판 또는 세라믹 기판 등의 무기계 재료를 사용한 기판 중 어느 한 종류의 것이어도 된다.
이하에, 본 발명의 적합한 실시예에 대해서 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 제 1 실시예에 관련되는 이방성 도전막을 기판과 반도체 칩 사이에 배치한 구조를 도시하는 단면도이다. 또, 도 2는 본 발명의 제 2 실시예에 관련되는 이방성 도전막을 기판과 반도체 칩 사이에 배치한 구조를 도시하는 단면도이다. 또, 도 3은 본 발명의 제 1 실시예에 관련되는 이방성 도전막을 사용하여 반도체 칩을 실장한 상태를 도시하는 단면도이다. 또, 도 4(a) 내지 도 4(c)는 본 발명의 제 1 및 제 2 실시예에 관련되는 이방성 도전막에 있어서, 비도전층 대신 도전성 입자를 저농도로 배합한 층을 설치한 상태를 도시하는 단면도이다. 또, 도 5(a) 내지 도 5(c)는 본 발명의 제 1 실시예에 관련되는 이방성 도전막의 변형예를 도시하는 사시도이다. 또, 도 6(a) 내지 도 6(c)는 본 발명의 제 2 실시예에 관련되는 이방성 도전막의 변형예를 도시하는 사시도이다. 또, 도 7은 본 발명의 제 1 및 제 2 실시예에 관련되는 이방성 도전막에 있어서, 띠 형상체를 프레임 형상으로 설치한 사례를 도시하는 사시도이다. 또, 도 9는 본 발명 중 어느 한 실시예에 관련되는 이방성 도전막에 의해 반도체 칩을 실장한 회로 기판의 설명도이다. 도 10은 본 발명의 실시예에 관련되는 노트형 퍼스널 컴퓨터의 설명도이다. 도 11은 본 발명의 실시예에 관련되는 휴대 전화 설명도이다.
본 발명의 제 1 실시예에 있어서는, 도 1에 도시하는 바와 같이, 이방성 도전막(3)을 도전성 입자(36)가 배합된 수지로 이루어지는 도전성 입자 함유층(31)과, 도전성 입자 함유층(31)보다도 유동성이 높은 수지로 이루어짐과 동시에, 도전성 입자(36)를 배합하고 있지 않은 비도전층(32)을 일체로 하여 적층한 구조로 하고 있다. 또, 이들 두께의 합계는 종래의 이방성 도전막과 동등하게 하고 있다.
또, 도전성 입자 함유층(31)은 분자량이 큰 수지를 재료로 하고 있다. 따라서, 비도전층(32)보다도 유동성 낮고 딱딱하기 때문에, 가열되어도 그 유동성이 비교적 낮은 상태대로 유지된다. 따라서, 도전성 입자 함유층(31)은 반도체 칩(1)에 가압력이 가해져도, 반도체 칩(1)과 기판(2) 사이로부터 밀려나기 어려워, 반도체 칩(1)의 측면에 부착하기 힘든 성질을 가진다. 비도전층(32)은 분자량이 작은 수지를 재료로 하고 있기 때문에, 도전성 입자 함유층(31)보다도 유동성 높고 부드러운 특성을 갖는다. 따라서, 비도전층(32)은 이 열 압착 시에 반도체 칩(1)과 기판(2) 사이의 공간을 잘 유동한다.
이상의 구성을 갖는 이방성 도전막(3)은 기판(2) 측에 도전성 입자 함유층(31)이 반도체 칩(1) 측에 비도전층(32)이 위치하도록 설치된다. 이렇게 설치함으로써, 기판(2)에 반도체 칩(1)을 열 압착할 때에, 반도체 칩에 접하는 도전성 입자 함유층(31)이 반도체 칩(1)의 범프(11) 주위의 틈 등을 매꾸면서 반도체 칩(1)의 능동 소자 형성면에 밀착한다. 동시에, 반도체 칩 측면에 필렛을 형성하여 반도체 칩의 접속성을 높이는 작용을 발휘한다. 더불어, 도전성 입자 함유층(31)이 반도체 칩과 기판 사이에 도전성 입자(36)를 체류시켜 반도체 칩(1)과 기판(2)과의 전기적 접속을 확보하는 작용을 한다.
상기 작용에 대해서 더욱 상세하게 설명한다. 이방성 도전막(3)은 반도체 칩(1)과 기판(2)과의 열 압착을 행하고 있을 때에는, 반도체 칩(1)이 도시하지 않은 전극 패드 상에 형성된 범프(11)와 기판(2)에 형성된 배선 패턴(21) 사이에 삽입된 상태가 된다. 이 때, 도전성 입자 함유층(31)을 형성하는 수지는 단단하기 때문에, 범프(11)와 배선 패턴(21) 사이에 도전성 입자 함유층(31)의 일부가 그대로 남게 된다. 따라서, 도전성 입자 함유층(31)에 배합된 도전성 입자(36)는 상술한 열 압착 후에 있어서도, 범프(11)와 배선 패턴(21) 사이로부터 빗나가지 않고서 삽입된 상태대로 남기 때문에, 반도체 칩(1)과 기판(2)과의 전기적 통전 확보가 충분히 이루어진다.
또, 비도전층(32)은 상술한 바와 같이, 도전성 입자 함유층(31)보다도 유동성 높고 부드러운 것으로, 이 열 압착 시에 반도체 칩(1)과 기판(2) 사이의 공간을 잘 유동한다. 따라서, 반도체 칩(1) 및 기판(2) 접착면의 요철이나, 기판(2)의 휘어짐에 따라서 유동하며, 틈을 매꾸도록 흘러 들어가기 때문에, 이방성 도전막(3)과 반도체 칩(1) 및 기판(2)과의 밀착성을 높인다. 더욱이, 반도체 칩과 기판 사이로부터 유출하여, 도 3에 도시하는 필렛(34)을 형성하기 때문에, 반도체 칩(1)과 기판(2)과의 기계적 접속이 견고하게 된다. 따라서, 반도체 칩(1)의 측면에 부착하여, 필렛(34)이 되는 것은 대개가 비도전층(31)에 유래하는 것이 되어, 종래의 이방성 도전막보다도 측면에 부착하는 량을 억제하는 것이 가능해진다.
또한, 도전성 입자 함유층(31)은 에폭시계 수지에 의해 형성되어 있다. 그수지 구성은 고형 에폭시계 수지가 75중량(%) 내지 99중량(%)과 액상 에폭시계 수지가 1중량(%) 내지 25중량(%)의 비율로 배합되어 있다.
또, 비도전층(32)은 에폭시계 수지에 의해 형성되어 있다. 그 수지 구성은 고형 에폭시계 수지가 50중량(%) 내지 75중량(%)과 액상 에폭시계 수지가 25중량(%) 내지 50중량(%)의 비율로 배합되어 있다.
더불어, 반도체 칩과 기판 사이로부터 유출하는 량을 적게 하여, 범프(11)와 배선 패턴(21) 사이에 삽입하여 개재하는 도전성 입자(36) 량을 충분히 확보하기 위해, 도전성 입자 함유층(31)의 두께(91)를 비도전층(32)의 두께(92)보다도 큰 것으로 하는 것이 바람직하다. 구체적으로는, 상술한 바와 같은 쌍방 층의 특성을 감안하면, 도전성 입자 함유층(31)의 두께(91)보다도 비도전층(32)의 두께(92)를 약간 두껍게 하는 구성이 바람직하다. 예를 들면, 도전성 입자 함유층(31)의 두께(91)를 이방성 도전막(3) 전체 두께의 40% 전후, 비도전층(32) 두께(92)를 60% 전후로, 구체적으로는, 각각 20μm 전후, 30μm 전후로 하는 것이 바람직하다.
더욱이, 반도체 칩(1)의 두께나 반도체 칩(1)의 범프(11)를 설치한 면의 면적에 대한 이방성 도전막의 면적을 동일하게 하는 등, 모든 조건에 따라서, 2개 층의 두께를 적당히 조정함으로써, 이방성 도전막의 특성(보다 딱딱하게 할지, 부드럽게 할지 등)을 설정하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명의 제 1 실시예에 관련되는 이방성 도전막은 딱딱한 도전성 입자 함유층(31)과 도전성 입자 함유층(31)에 비해 부드러운 비도전층(32)과의 2층 구조로 함으로써, 반도체 칩과 기판 사이로부터 도전성 입자가 유출하는 것을 방지할 수 있다. 또, 종래의 이방성 도전막 중, 전체가 부드러운 수지로 이루어지는 것과 비교하면, 부드러운 층(비도전층(32))이 얇고, 반도체 칩과 기판 사이로부터 유출하는 량을 적게 할 수 있기 때문에, 가열 가압 툴로의 이방성 도전막 부착을 억제할 수 있다. 또, 전체가 딱딱한 수지로 이루어지는 것과 비교하면, 비도전층(32)의 유동성이 높고, 반도체 칩(1)과 기판(2) 사이의 공간을 잘 유동하여, 틈을 매꾸기 때문에, 반도체 칩(1)및 기판(2)과의 접착성이 좋다.
더욱이, 종래의 이방성 도전막 중, 전체가 부드러운 수지로 이루어지는 것과 비교하면, 열 압착 시에, 수지가 범프(11)와 배선 패턴(21) 사이에 두껍게 삽입되어, 전기적 접속을 손상시키는 경우가 있지만, 이 실시예의 경우, 종래의 것보다도 딱딱한 층(도전성 입자 함유층(31))이 얇아, 전기적 접속이 확실하게 확보된다. 또, 도전성 입자(36)를 금속 입자로 해도, 반도체 칩(1)의 범프(11)를 형성한 면과 도전성 입자 함유층(31)이 직접 접촉하지 않기 때문에, 도전성 입자(36)가 반도체 칩(1)의 범프(11)를 형성한 면을 손상하는 경우가 없다. 즉, 이방성 도전막(3)을 성질이 다른 2종류의 수지로 형성한 것에 의해, 이방성 도전막(3)이 경연 양방의 성질을 더불어 갖는 것이 되어, 종래 기술에 관련되는 이방성 도전막이 갖는 결점이 없다.
다음으로, 본 발명의 제 1 실시예에 관련되는 이방성 도전막을 사용하여 반도체 칩을 기판에 접속하는 순서에 대해서 서술한다. 우선, 도전성 입자 함유층(31)을 기판(2) 측을, 비도전층(32)을 반도체 칩 측을 향한 상태에서, 반도체 칩(1)을 접속하는 기판(2)의 배선 패턴(21)을 덮도록 점착한다. 다음으로, 범프(11)를 배선 패턴(21)에 서로 대향시킨 상태에서, 반도체 칩(1)을 이방성 도전막(3) 상에 적재한다.
다음으로, 도 8(1)에 도시한 가열 가압 툴(51)에 의해, 반도체 칩(1)의 이면 측을 180℃ 내지 200℃ 정도의 온도로 가열하면서 가압한다. 이 때, 상술한 바와 같이, 도전성 입자 함유층(31)은 그다지 유동하지 않고서 반도체 칩(1)과 기판(2) 사이에 머무르며, 비도전층(32)은 유동하여, 반도체 칩(1) 및 기판(2)에 밀착하며, 동시에, 반도체 칩(1)과 기판(2) 사이로부터 유출하여, 반도체 칩(1)의 측면에 부착한다.
이렇게 하여 반도체 칩(1)을 열 압착하면, 이방성 도전막(3)이 경화하여, 도 3에 도시하는 바와 같이, 범프(11)와 배선 패턴(21) 사이에 도전성 입자가 충분히 삽입된 상태에서 개재하고, 또, 반도체 칩(1)의 측면에 가열 가압 툴(51)에 부착하지 않을 정도의 크기의 필렛(34)이 형성된다.
또한, 본 발명의 제 1 실시예에 대해서는, 비도전층(32)의 유동성을 충분히 높게 유지하면서, 비도전층(32)이 반도체 칩의 측면에 과잉 부착하는 것을 방지하기 위해, 이하에 서술하는 바와 같은 구성으로 해도 된다. 즉, 도 5(a)에 도시하는 바와 같이, 도전성 입자 함유층(31) 및 비도전층(32)의 양단부에 띠 형상체(38)를 설치해도 된다. 띠 형상체(38)는 도전성 입자 함유층(31)과 같은 정도 혹은 그 이상으로 단단한 수지로 이루어지는 것이다. 따라서, 반도체 칩(1)을 열 압착할 경우, 비도전층(32)의 유동을 그 양단부에 설치된 띠 형상체(38)가 억제하기 때문에, 비도전층(32)의 유동성이 높아도 반도체 칩의 측면에 과잉 부착하는 경우가 없다.
또한, 띠 형상체(38)를 설치할 경우는, 도전성 입자 함유층(31) 및 비도전층(32)의 폭은 실장되는 반도체 칩의 폭과 거의 같게 하는 것이 바람직하다. 이렇게 하면, 반도체 칩(1)을 열 압착할 때에, 띠 형상체(38)가 반도체 칩과 기판 사이의 공간을 막는 덮개 역할을 다하여, 비도전층(32)이 반도체 칩과 기판과의 공간으로부터 흘러 나오는 것을 억제한다.
또, 띠 형상체(38)의 형상은 도 5(a)의 것에 한정되는 것이 아니라, 비도전층(32)의 유동을 억제 가능한 것으로 형성되어 있으면 된다. 예를 들면, 도 5(b) 또는 도 5(c)에 도시하는 바와 같이 형성해도 된다. 더욱이, 도 7에 도시하는 바와 같이, 띠 형상체를 프레임 형상으로 형성하여 테두리체(40)로 하고, 테두리체(40) 내에 이방성 도전막(3)을 설치하는 것으로 해도 된다.
다음으로, 본 발명의 제 2 실시예에 관련되는 이방성 도전막에 대해서 설명한다. 도 2에 도시하는 바와 같이, 이 실시예에 있어서는, 이방성 도전막(3)에 비도전층(32)이 2개 설치된 구성으로 했다. 도시되어 있는 바와 같이, 이 2개의 비도전층(32) 사이에 도전성 입자 함유층(31)을 삽입하도록 하여 적층하고 있다. 또한, 도전성 입자 함유층(31) 및 비도전층(32)의 재질 등은 제 1 실시예에 관련되는 것과 동일하다.
이 실시예의 경우, 상술한 실시예보다도 구조는 복잡해지지만, 반도체 칩(1)의 범프(11)를 형성한 면과 기판(2)의 배선 패턴(21)을 형성한 면 쌍방에 부드러운 비도전층(32)이 접한 상태에서, 반도체 칩(1)이 열 압착되기 때문에, 기판(2)의 요철에 따라서 충분히 유동하며, 단단한 도전성 입자 함유층(31)이 기판(2)에 접하는 상술한 실시예의 경우보다도, 이방성 도전막(3)과 기판(2)이 잘 밀착한다. 따라서, 반도체 칩(1)과 기판(2)이 보다 견고히 접착되어, 그 접속 신뢰성이 보다 높은 것이 된다.
또한, 이 실시예에 있어서는, 도전성 입자 함유층(31)의 두께(93)와 비도전층(32)의 두께(94)는 쌍방 층의 특성을 감안하면, 도전성 입자 함유층(31)의 두께(93)보다도 비도전층(32)의 두께(94)를 약간 두껍게 하고, 도전성 입자 함유층(31)의 두께(93)를 이방성 도전막(3) 전체 두께의 40% 전후, 비도전층(32) 두께(94)를 60% 전후로 설정하는 것이 바람직하다. 특히, 도전성 입자 함유층(31)의 두께(93)를 20μm 전후, 비도전층(32)의 두께(94)(1층)을 15μm 전후{비도전층(32)을 2개 합치면 30μm 전후}로 하는 것이 바람직하다.
또, 본 발명의 제 1 실시예의 경우와 마찬가지로, 도 6(a), 도 6(b), 도 6(c)에 도시하는 바와 같이, 도전성 입자 함유층(31) 및 비도전층(32)의 양단부에 띠 형상체(38)를 설치해도 된다.
또, 상술한 각 실시예에 있어서는, 이방성 도전막(3)의 면적은 반도체 칩(1)의 능동 소자 형성면의 면적과 거의 같지만, 그것보다도 약간 큰 것으로 하는 것이 바람직하다. 이러한 크기로 함으로써, 이방성 도전막(3)의 점착 위치가 다소 어긋나도, 반도체 칩(1) 실장에 영향을 미치는 것을 피할 수 있다. 그 결과, 이방성 도전막(3)의 점착 위치의 정확성이 그다지 요구되지 않아, 이방성 도전막(3)의 첨부하는 공정 관리가 용이해진다. 동시에, 이방성 도전막(3)의 면적이 불필요하게크지 않기 때문에, 반도체 칩(1) 주위에 과잉 크기의 필렛이 형성되는 경우가 없다.
또한, 상술한 각 실시예에 관련되는 이방성 도전막(3)은 반도체 칩과 기판과의 전기적 접속에 기여하는 부분을 도전성 입자 함유층(31)만으로 하는 구성으로 했지만, 도 4(a), 도 4(b), 도 4(c)에 도시하는 바와 같이, 비도전층(32) 대신 도전성 입자 저함유층(37)을 설치하는 것으로 해도 된다. 도전성 입자 저함유층(37)은 도전성 입자 함유층(31)보다도 도전성 입자의 함유량이 낮고, 비도전층(32)과 동일한 수지로 이루어지는 것이다. 이렇게 구성하면, 도전성 입자 저함유층(37)에 포함되는 도전성 입자도 반도체 칩과 기판과의 전기적 접속에 기여한다. 또한, 도전성 입자 저함유층(37)에 포함되는 도전성 입자 밀도는 반도체 칩의 범프(11) 상호간을 단락하지 않는 범위에 설정하는 것이 바람직하다.
또, 상술한 각 실시예에 있어서 이방성 도전 접착제에 배합되는 도전성 입자는 금속 입자 또는 수지제 입자에 금속 도금을 실시한 것 등, 어느 것이어도 되며, 그 재질, 형상을 상관하지 않는다. 또, 반도체 칩의 전극에 범프를 설치하지 않고, 기판의 전극 상에 범프가 설치되어 있는 것이어도 된다.
또, 상술한 각 실시예에 있어서는, 반도체 칩의 전극이 형성된 면에 있어서, 이 면의 4변 전부에 전극을 설치한 것을 사례로 하여 들었지만, 설치되는 전극의 배치는 이에 한정되는 것이 아니라, 2변만 혹은 이 면 전체에 걸쳐 전극이 설치되어 있어도 된다.
또, 반도체 칩의 전극 배치는 능동 소자 형성면의 주변 전체 혹은 그 일부또는 이 면 전체 등, 어떻게 배치되어 있어도 된다.
또, 상술한 각 실시예에 관련되는 이방성 도전막은 반도체 칩과 기판과의 접속 이외의 목적으로 사용해도 된다.
이상과 같이, 본 발명의 실시예에 있어서는, 반도체 칩을 기판에 열 압착할 때에, 가열 가압 툴에 이방성 도전막이 부착하는 경우가 없다. 또, 적절한 크기의 필렛을 반도체 칩 측면에 형성할 수 있기 때문에, 반도체 칩과 기판과의 기계적 접속의 확실성이 높아진다. 더불어, 도전성 입자가 반도체 칩 전극과 기판 전극 사이에 충분히 개재하기 때문에, 기판과의 전기적 접속도 충분히 확보할 수 있다.
더욱이, 이상 설명한 이방성 도전막을 이용하여 반도체 칩을 실장한 예로서 도 9를 도시한다. 즉, 도 9는 본 발명 중 어느 실시예에 관련되는 이방성 도전막(4)을 이용하여 반도체 칩(110)을 실장한 회로 기판(100)을 도시하고 있다. 또한, 회로 기판(100)에는 예를 들면 유리 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로 기판(100)에는 예를 들면 구리로 이루어지는 본딩부가 원하는 회로가 되도록 형성되어 있다. 그리고, 본딩부와 반도체 칩(110)의 외부 전극을 기계적으로 접속함으로써 그들 전기적 통전이 도모된다.
또한, 반도체 칩(110)은 실장 면적을 베어 칩으로써 실장하는 면적으로까지 작게 할 수 있는 것으로, 이 회로 기판(100)을 전자기기에 사용하면 전기기기 자체의 소형화를 도모할 수 있다. 또, 동일 면적 내에 있어서는, 보다 실장 스페이스를 확보할 수 있어, 고기능화를 도모하는 것도 가능하다.
그리고, 이 회로 기판(100)을 구비하는 전자기기로서, 도 10에 노트형 퍼스널 컴퓨터(120)를 도시하며, 도 11에 휴대 전화(130)를 도시했다.
상술된 바와 같이, 본 발명은 반도체 칩과 기판을 접착함과 함께, 상기 반도체 칩과 상기 기판과의 전기적 통전 매체가 되는 이방성 도전막에 있어서, 도전성 입자가 함유되어 이루어지는 적어도 한 층의 제 1 층과, 상기 제 1 층보다도 유동성이 높은 특성을 갖는 적어도 한 층의 제 2 층을 적층하여 이루어지는 것을 특징으로 하는 이방성 도전막으로 했기 때문에, 제 2 층이 충분히 유동하여 반도체 칩의 전극이나 능동 소자 형성면 주위의 공간을 매꾸어 반도체 칩과 기판과의 접착성을 높인다. 제 1 층의 유동성이 상대적으로 낮기 때문에, 도전성 입자가 반도체 칩의 전극과 기판의 배선 사이에 머물러, 양자의 전기적 접속 신뢰성을 높인다. 나아가서는, 이방성 도전막을 사용한 반도체 장치의 신뢰성을 높인다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 반도체 칩과 기판을 접착함과 함께, 상기 반도체 칩과 상기 기판과의 전기적 통전 매체로 이루어진 이방성 도전막에 있어서,
    도전성 입자들의 적어도 1층 구조로 이루어진 제 1 층과,
    상기 제 1 층의 유동성보다도 높은 유동성을 갖는 적어도 2층 구조로 이루어진 제 2 층으로서, 상기 제 1 층은 적어도 상기 2층 구조 사이에 삽입되어 이루어지는 제 2 층을 포함하는 것을 특징으로 하는 이방성 도전막.
  4. 제 3 항에 있어서, 상기 제 1 층은 상기 제 2 층보다도 두껍게 형성되어 이루어지는 것을 특징으로 하는 이방성 도전막.
  5. 제 3 항에 있어서, 상기 제 1 층을 유동성이 낮은 재료로 형성하여 이루어지는 것을 특징으로 하는 이방성 도전막.
  6. 제 3 항에 있어서, 상기 제 2 층은 상기 제 1 층보다도 도전성 입자를 저밀도로 함유하여 이루어지는 것을 특징으로 하는 이방성 도전막.
  7. 제 3 항에 있어서, 상기 제 1 층 또는 상기 제 2 층 중 적어도 어느 한쪽의 가장자리 변부에, 상기 제 2 층보다도 유동성이 낮은 띠 형상체를 설치하여 이루어지는 것을 특징으로 하는 이방성 도전막.
  8. 회로 기판에 있어서,
    반도체 칩과,
    기판과,
    상기 반도체 칩과 기판 사이에 설치되어 이루어지는 제 3 항에 기재된 이방성 도전막을 포함하는 것을 특징으로 하는 회로 기판.
  9. 제 8 항에 기재된 회로 기판을 구비하여 이루어지는 것을 특징으로 하는 전자기기.
  10. 반도체 장치에 있어서,
    기판과,
    상기 기판 위에 실장되는 반도체 칩과,
    상기 반도체 칩을 실장하기 위한 이방성 도전막으로서, 상기 이방성 도전막은 도전성 입자들의 적어도 1층 구조로 이루어진 제 1 층과, 상기 제 1 층의 유동성보다도 높은 유동성을 갖는 적어도 1층 구조로 이루어진 제 2 층을 적층하여 이루어지고, 상기 제 1 층은 적어도 상기 2층 구조 사이에 삽입되어 이루어지는, 이방성 도전막을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 제 10 항에 있어서, 상기 제 1 층은 상기 제 2 층보다도 두껍게 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서, 상기 제 1 층을 유동성이 낮은 재료로 형성하여 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서, 상기 제 2 층은 상기 제 1 층보다도 도전성 입자를 저밀도로 함유하여 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제 10 항에 있어서, 상기 제 1 층 또는 상기 제 2 층 중 적어도 어느 한쪽의 가장자리 변부에, 상기 제 2 층보다도 유동성이 낮은 띠 형상체를 설치하여 이루어지는 것을 특징으로 하는 반도체 장치.
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WO (1) WO2000033375A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244675B2 (en) 2000-03-23 2007-07-17 Sony Corporation Electrical connection materials and electrical connection method
US20020098620A1 (en) * 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
US6651319B2 (en) * 2001-09-07 2003-11-25 Visteon Global Technologies, Inc. Compliant standoff for low pressure sensing device
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US7265994B2 (en) * 2003-01-31 2007-09-04 Freescale Semiconductor, Inc. Underfill film for printed wiring assemblies
US6905342B2 (en) * 2003-04-01 2005-06-14 Hewlett-Packard Development Company, L.P. Protected electrical interconnect assemblies
CN1325983C (zh) * 2003-05-27 2007-07-11 友达光电股份有限公司 液晶显示面板的封装结构及其制作工艺
US7019403B2 (en) * 2003-08-29 2006-03-28 Freescale Semiconductor, Inc. Adhesive film and tacking pads for printed wiring assemblies
US8604613B2 (en) * 2003-11-14 2013-12-10 Industrial Technology Research Institute Electronic assembly having a multilayer adhesive structure
US7960830B2 (en) * 2003-11-14 2011-06-14 Industrial Technology Research Institute Electronic assembly having a multilayer adhesive structure
TWI393226B (zh) * 2004-11-04 2013-04-11 Taiwan Semiconductor Mfg 基於奈米管之填充物
JP5010990B2 (ja) * 2007-06-06 2012-08-29 ソニーケミカル＆インフォメーションデバイス株式会社 接続方法
US8017873B2 (en) * 2008-03-03 2011-09-13 Himax Technologies Limited Built-in method of thermal dissipation layer for driver IC substrate and structure thereof
KR20100079183A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 패키지 장치와 그 제조 방법
FR2943849B1 (fr) * 2009-03-31 2011-08-26 St Microelectronics Grenoble 2 Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur
JP5400545B2 (ja) * 2009-09-25 2014-01-29 積水化学工業株式会社 異方性導電材料、接続構造体の製造方法及び接続構造体
WO2013089199A1 (ja) * 2011-12-16 2013-06-20 旭化成イーマテリアルズ株式会社 異方導電性フィルム付き半導体チップ、異方導電性フィルム付き半導体ウェハ、及び半導体装置
WO2013095363A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Microelectronic package and stacked microelectronic assembly and computing system containing same
JP2013243344A (ja) * 2012-04-23 2013-12-05 Nichia Chem Ind Ltd 発光装置
CN104698689B (zh) * 2015-04-07 2017-07-14 京东方科技集团股份有限公司 一种各向异性导电胶膜、显示装置及其返修方法
KR102422077B1 (ko) * 2015-11-05 2022-07-19 삼성디스플레이 주식회사 도전성 접착 필름 및 이를 이용한 전자기기의 접착 방법
US20190279935A1 (en) * 2016-12-29 2019-09-12 Intel Corporation Semiconductor package having package substrate containing non-homogeneous dielectric layer
CN112968116A (zh) * 2020-10-15 2021-06-15 重庆康佳光电技术研究院有限公司 芯片的键合方法和***、存储介质、电子装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1013002A (ja) * 1996-06-20 1998-01-16 Matsushita Electric Ind Co Ltd 半導体素子の実装方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
KR100290993B1 (ko) * 1995-06-13 2001-08-07 이사오 우치가사키 반도체장치,반도체탑재용배선기판및반도체장치의제조방법
JPH10125725A (ja) 1996-10-18 1998-05-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10270624A (ja) * 1997-03-27 1998-10-09 Toshiba Corp チップサイズパッケージ及びその製造方法
JPH11135567A (ja) 1997-10-30 1999-05-21 Toshiba Corp 異方性導電膜、半導体装置の製造方法
JPH11306861A (ja) * 1998-04-09 1999-11-05 Minnesota Mining & Mfg Co <3M> 導電性接着剤組成物、それを有する異方導電性接着フィルム及びそのフィルムを用いた接続方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1013002A (ja) * 1996-06-20 1998-01-16 Matsushita Electric Ind Co Ltd 半導体素子の実装方法

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Publication number Publication date
KR20010034451A (ko) 2001-04-25
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TW457603B (en) 2001-10-01
US6426566B1 (en) 2002-07-30

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