KR20000043578A - 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 제조 방법을 개시한다. 개시된 본 발명은, 실리콘 기판(1)상에 산화막(2)을 형성하고, 산화막(2)에 콘택홀을 형성한다. 전체 구조 상부에 폴리실리콘(3)을 증착하여, 이 폴리실리콘(3)으로 콘택홀을 매립한다. 산화막(2)상에 증착된 폴리실리콘(3)을 제거하여 평탄화시킨 후, 남아 있는 폴리실리콘(3)상에 확산 방지막(4,5)을 증착한다. 전체 구조 상부에 텅스텐과 같은 일반 금속인 하부 전극막(6)을 증착한 후, 콘택홀 상부에만 남도록 하부 전극막(6)을 식각한다. 전체 구조 상부에 유전체인 BST막(7)을 MOCVD법으로 하부 전극막(6)이 산화되지 않는 100 내지 400℃의 온도에서 비정질 상태로 증착한다. 질소 분위기에서 급속 열처리 또는 전기로에서 열처리하여 BST막(7)을 결정화시킨다. 이어서, BST막(7) 증착 중, BST막(7)내로 유입된 탄소 등의 불순물을 제거함과 아울러 질소 분위기에서의 열처리로 인한 산소 원자 결핍을 해소하기 위해서, 전체를 산화질소 또는 산소 플라즈마 처리를 하거나, 또는 오존 자외선 처리를 한다. 전체 구조 상부에 티타늄질화막과 같은 일반 금속인 상부 전극막(8)을 MOCVD법으로 증착한 후, 상부 전극막(8)과 BST(7) 계면의 누설 전류를 억제하기 위해, 급속 열처리 또는 전기로로 열처리한다.

Description

캐패시터 제조 방법
본 발명은 캐패시터 제조 방법에 관한 것으로서, 보다 구체적으로는 (바륨/스트론튬)티타늄산화막[(Ba,Sr)TiO3;이하 BST라 영문표기함]를 유전체로 갖는 캐패시터를 제조하는 방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어 메모리 소자의 수요가 급증함에 따라 좁은 면적에 높은 캐패시턴스를 요구하게 되었다.
캐패시터의 정전용량(capacitance)은 유전체의 유전율과 면적에 비례하고, 두께에 반비례한다. 그런데, 소자가 고집적화되어 감에 따라, 캐패시터 용량을 극대화하기 위한 방법으로는, 전극간의 유전체를 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법 또는 유전체의 두께를 줄이는 방법 등이 제안되었다. 이에 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하기 위하여, 기존에는 유전체로서 SiO2/Si3N4또는 Ta2O5등이 이용되고, 전극 면적을 확장시키는 방법으로는 플래너 캐패시터 셀에서 스택형 또는 트랜치 형의 3차원적 구조가 제안되었다.
그런데, 기존에 사용되었던 유전체는 유전율이 낮아서, 더 이상 1 Giga 고집적 메모리 소자에 적용할 수가 없었다. 그래서, 최근에는 유전율이 높은 BST가 유전체로 각광받고 있고, 이에 대한 연구가 활발히 진행되고 있다.
BST막은 400℃ 이상의 산소 분위기에서 증착되므로, 스토리지 노드 전극인 폴리실리콘과 BST간의 계면에 낮은 유전율을 갖는 산화막이 형성될 소지가 높다. 이를 방지하기 위해서, 폴리실리콘 대신에 내산화성이 우수하고 부식되지 않은 귀금속인 백금(Pt), 이리듐(Ir), 루테늄(Ru), 또는 산화물 전극인 루테늄산화막(RuO2), 이리듐산화막(IrO2)이 스토리지 노드 전극으로 이용되고 있다.
그러나, 스토리지 노드 전극으로 종래에 적용된 백금과 이리듐 및 루테늄은 화학적으로 매우 안정된 물질이고, 식각시 생성되는 부산물의 증기압이 매우 낮으므로 식각면의 각도가 75。 이상이 되기가 어렵다. 이로 인하여, 전체 구조 상부에 증착된 상기된 물질들중 필요없는 부분을 식각하여, 0.18㎛ 이하의 미세 패턴을 갖는 스토리지 노드로 형성하기가 매우 어렵다는 문제점이 있다.
한편, 텅스텐(W), 텅스텐질화막(WN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 티타늄(N), 및 티타늄질화막(TiN)과 같은 일반 금속은 상기된 귀금속보다는 식각이 용이하지만, 내산화성이 우수하지 못하다. 따라서, 전술된 바와 같이 계면에 산화막이 형성되어, 유전체의 두께가 증가되고 누설 전류도 증가하게 되므로써, 고유전율을 갖는 BST의 특성이 상쇄시키는 문제점이 있다.
따라서, 본 발명은 종래의 캐패시터 제조 방법이 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 식각이 용이한 일반 금속을 스토리지 노드 전극으로 이용하면서, BST와 스토리지 노드 전극 사이에 산화막이 형성되지 않도록 할 수 있는 캐패시터 제조 방법을 제공하는데 목적이 있다.
도 1 내지 도 6은 본 발명에 따른 캐패시터 제조 방법을 순차적으로 나타낸 도면
- 도면의 주요 부분에 대한 부호의 설명 -
1 ; 실리콘 기판 2 ; 절연막
3 ; 폴리실리콘 4 ; 티타늄막
5 ; 티타늄실리콘질화막 6 ; 하부 전극막
7 ; BST막 8 ; 상부 전극막
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 캐패시터 제조 방법은 다음과 같다.
실리콘 기판상에 산화막을 형성하고, 산화막에 콘택홀을 형성한다. 전체 구조 상부에 폴리실리콘을 증착하여, 이 폴리실리콘으로 콘택홀을 매립한다. 산화막상에 증착된 폴리실리콘을 제거하여 평탄화시킨 후, 남아 있는 폴리실리콘상에 확산 방지막을 증착한다. 전체 구조 상부에 텅스텐과 같은 일반 금속인 하부 전극막을 증착한 후, 콘택홀 상부에만 남도록 하부 전극막을 식각한다.
전체 구조 상부에 유전체인 BST막을 MOCVD법으로 하부 전극막이 산화되지 않는 100 내지 400℃의 온도에서 100 내지 500Å 정도의 두께로 비정질 상태로 증착한다. 질소 분위기에서 급속 열처리 또는 전기로에서 500 내지 800℃의 온도에서 열처리하여 BST막을 결정화시킨다. 이어서, BST막 증착 중, BST막내로 유입된 탄소 등의 불순물을 제거함과 아울러 질소 분위기에서의 열처리로 인한 산소 원자 결핍을 해소하기 위해서, 전체를 200 내지 400℃의 온도에서 산화질소(N20) 또는 산소 플라즈마 처리를 하거나, 또는 오존 자외선 처리를 한다. 전체 구조 상부에 티타늄질화막과 같은 일반 금속인 상부 전극막을 MOCVD법으로 증착한 후, 상부 전극막과 BST 계면의 누설 전류를 억제하기 위해, 급속 열처리 또는 전기로로 열처리한다.
상기된 본 발명의 구성에 의하면, BST막을 하부 전극막이 산화되지 않은 온도 범위에서 비정질 상태로 증착한 후, 열처리와 플라즈마 처리를 하게 되므로써, BST막과 하부 전극막 계면에 산화막이 형성되는 것이 억제된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 1 내지 도 6은 본 발명에 따른 캐패시터 제조 방법을 순차적으로 나타낸 도면이다.
먼저, 도 1에 도시된 바와 같이, 실리콘 기판(1)상에 절연막(2)을 형성하고, 절연막(2)에 콘택홀을 형성한다. 전체 구조 상부에 화학기상증착법으로 500 내지 3,000Å 정도의 두께로 폴리실리콘(3)을 증착하여, 이 폴리실리콘(3)으로 콘택홀을 매립한다. 그리고, 콘택홀내에만 폴리실리콘(3)이 남아있도록, 나머지 폴리실리콘(3) 부분을 전면 식각하여 제거한다.
이어서, 도 2와 같이, 전체 구조 상부에 확산 방지막인 티타늄막(4)과 티타늄실리콘질화막(5)을 화학기상증착법 또는 스퍼터링법으로 순차적으로 적층하는데, 티타늄막(4)은 100 내지 1,000Å 정도의 두께로, 티타늄실리콘질화막(5)은 200 내지 1,000Å 정도의 두께로 증착한다.
그런 다음, 도 3과 같이, 텅스텐(W), 텅스텐질화막(WN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 티타늄(Ti), 및 티타늄질화막(TiN)과 같은 일반 금속인 하부 전극막(6)을 2,000 내지 15,000Å 정도의 두께로 티타늄실리콘질화막(5)상에 증착한다.
이어서, 하부 금속막(6)이 콘택홀 상부에만 남도록, 나머지 하부 금속막(6)을 마스크를 이용한 건식 식각으로 제거하여, 스토리지 노드 전극을 형성한다. 그런 다음, 전체 구조 상부에 유전체인 BST막(7)을 도 4와 같이 MOCVD법으로 증착하는데, 이때 하부 전극막(6)이 산화되지 않을 정도인 100 내지 400℃의 온도에서 비정질 상태로 100 내지 500Å 정도의 두께로 증착한다. 이와 같이, 본 발명에서는 BST막(7)을 400℃ 이상의 온도에서 증착하지 않고, 400℃ 이하의 온도에서 비정질 상태로 증착하게 되므로, BST막(7)과 하부 금속막(6)의 계면에 산화막이 형성되지 않게 된다.
이어서, 도 5와 같이 비정질 상태의 BST막(7)을 결정화시키기 위해서, 급속 열처리법를 이용해서 질소 분위기에서 400 내지 800℃의 온도 범위에서 1분 내지 30분 동안 열처리하거나 또는 전기로에서 같은 온도 조건으로 10분 내지 100분 동안 열처리한다. 그런 다음, BST막(7) 증착 중, BST막(7)으로 유입된 탄소 등과 같은 불순물을 제거함과 아울러 상기 열처리 공정 중 산소 결핍을 해소하기 위해서, 전체를 200 내지 400℃의 온도에서 산화 질소 또는 산소 플라즈마 처리 또는 오존 자외선 처리를 1분 내지 30분 동안 실시한다.
마지막으로, 도 6에 도시된 바와 같이, 티타늄질화막과 같은 일반 금속인 상부 전극막(8)을 전체 구조 상부에 증착하고, 전체를 급속 열처리법 또는 전기로를 이용해서 열처리하여, 상부 전극막(8)과 BST막(7)간의 계면에서 누설 전류가 발생되는 것을 억제한다.
이상에서 설명한 바와 같이 본 발명에 의하면, BST막을 하부 금속막이 산화되지 않은 온도에서 비정질 상태로 증착하고, 후속 열처리 공정을 통해 BST막을 경화시키므로써, BST막과 하부 금속막의 계면에서 산화막이 형성되는 것이 억제된다. 따라서, 본 발명에 의하면, 내산화성이 우수하지 못한 일반 금속을 고집적 소자의 스트로지 노드 전극으로 이용할 수가 있게 된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 실리콘 기판상에 절연막을 증착하고, 상기 절연막에 콘택홀을 형성한 후, 상기 콘택홀을 폴리실리콘으로 매립하는 단계;
    전체 구조 상부에 확산 방지막과 하부 전극막을 순차적으로 증착한 후, 상기 콘택홀 상부에만 남도록 상기 각 막들을 식각하여 제거하는 단계;
    상기 하부 전극막이 산화되지 않을 정도의 온도 범위에서 전체 구조 상부에 BST막을 비정질 상태로 증착하는 단계;
    상기 비정질 상태의 BST막을 열처리하여 결정화시키는 단계; 및
    상기 결정화된 BST막상에 상부 전극막을 증착하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 상하부 전극막의 재질은 텅스텐, 텅스텐질화막, 탄탈륨, 탄탈륨질화막, 티타늄, 또는 티타늄질화막 중 하나인 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제 1 항에 있어서, 상기 BST막은 MOCVD법으로 100 내지 400℃의 온도에서 100 내지 500Å의 두께로 증착하는 것을 특징으로 하는 캐패시터 제조 방법.
  4. 제 1 항에 있어서, 상기 열처리 공정은 급속 열처리법으로 질소 분위기에서 400 내지 800℃의 온도하에서 1 내지 30분 동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  5. 제 1 항에 있어서, 상기 열처리 공정은 질소 분위기의 전기로에서 400 내지 800℃의 온도하에서 10 내지 100분 동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 열처리 공정 후, 질소에 의한 산소 결핍을 해소하고, 또한 BST막 증착 중 BST막으로 침투한 불순물을 제거하기 위하여, 200 내지 400℃의 온도에서 1 내지 30분 동안 산화 질소 또는 산소 플라즈마 처리 공정을 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  7. 제 4 항 또는 제 5 항에 있어서, 상기 열처리 공정 후, 질소에 의한 산소 결핍을 해소하고, 또한 BST막 증착 중 BST막으로 침투한 불순물을 제거하기 위하여, 200 내지 400℃의 온도에서 1 내지 30분 동안 오존 자외선 처리 공정을 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  8. 제 1 항에 있어서, 상기 상부 전극막 증착 후, 결과물 전체를 급속 열처리법 또는 전기로로 열처리하는 것을 특징으로 하는 캐패시터 제조 방법.
  9. 제 1 항에 있어서, 상기 확산 방지막은 티타늄/티타늄실리콘질화막, 티타늄/티타늄알루미늄질화막, 티타늄/탄탈륨실리콘질화막, 또는 티타늄/탄탈륨알루미늄질화막 중 하나인 것을 특징으로 하는 캐패시터 제조 방법.
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