KR100375747B1 - C축배향박막강유전성트랜지스터메모리셀및그제조방법 - Google Patents

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Abstract

c축 배향 FEM 셀 반도체 구조를 형성하는 방법은, 단결정 실리콘 기판상에 강유전성 메모리(FEM) 게이트 유닛을 갖는 반도체 구조를 형성하는 공정; 소스 접합 영역 및 드레인 접합 영역으로서 사용되는 제 1 형의 도전성 채널을 형성하는 공정; 게이트 접합 영역으로서 동작하는 제 2 형의 도전성 채널을 상기 소스 접합 영역과 드레인 접합 영역의 사이에 형성하는 공정; 상기 게이트 접합 영역의 상부에 FEM 게이트 유닛을 퇴적하는 공정으로서, 하부 전극, c축 배향 Pb5Ge3O11FE층 및 상부 전극을 퇴적하는 공정을 포함하며, 상기 게이트 접합 영역상에 위치하는 상기 FEM 게이트 유닛의 크기는, 상기 FEM 게이트 유닛의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지로부터 거리 "D"만큼 떨어져 있는 것과 같은 크기로 되는 공정, 및 상기 FEM 게이트 유닛의 주위에 절연 구조를 퇴적하는 공정을 포함한다.
상기 c축 FEM 셀 반도체의 구조는, 실리콘 기판; 상기 기판상에 위치하는 소스 접합 영역 및 드레인 접합 영역; 상기 소스 접합 영역과 상기 드레인 접합 영역의 사이에 위치하는 게이트 접합 영역; 하부 전극, c축 배향 Pb5Ge3O11FE층 및 상부 전극을 포함하는 FEM 게이트 유닛에 있어서, 상기 게이트 접합 영역상에 위치하는 상기 FEM 게이트 유닛의 크기는, 상기 FEM 게이트 유닛의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역에서 거리 "D"만큼 떨어져 있는 것과 같은 크기로 되는 FEM 게이트 유닛; 상부 표면을 가지며, 접합 영역, FEM 게이트 유닛 및 기판에 중첩되는 절연층; 및 소스, 드레인 및 게이트 전극을 포함한다.

Description

Ｃ축 배향 박막 강유전성 트랜지스터 메모리 셀 및 그 제조 방법
이하는 본 출원에 관련된 출원이다: 수(Hsu) 등의 이름으로 1997년 3월 7일에 출원된 미국 특허 출원 제 08/812,759 호 "1 트랜지스터 강유전성 메모리 셀 및 그 제조 방법(ONE TRANSISTOR FERROELECTRIC MEMORY CELL AND METHOD OF MAKING THE SAME)"; 1997년 4월 4일에 출원된 미국 특허 출원 제 08/834,499 호 "측면 확장 p-n 접합을 갖는 얕은 접합 강유전성 메모리 셀 및 그 제조 방법(SHALLOW JUNCTION FERROELECTRIC MEMORY CELL HAVING A LATERALLY EXTENDING p-n JUNCTION AND METHOD OF MAKING THE SAME)"; 1997년 6월 6일에 출원된 미국 특허 출원 제 08/870,161 호 "2 트랜지스터 강유전성 메모리 셀 및 그 제조 방법(TWO TRANSISTOR FERROELECTRIC MEMORY CELL AND METHOD OF MAKING THE SAME)"; 1997년 6월 6일에 출원된 미국 특허 출원 제 08/869,534 호 "얕은 접합 강유전성 메모리 셀 및 그 제조 방법(SHALLOW JUNCTION FERROELECTRIC MEMORY CELL AND METHOD OF MAKING THE SAME)"; 1997년 6월 6일에 출원된 미국 특허 출원 제 08/870,375 호 "VLSI RAM 어레이용 강유전성 메모리 셀 및 그 제조 방법(FERROELECTRIC MEMORY CELL FOR VLSI RAM ARRAY AND METHOD OF MAKING THE SAME)"; 및 1997년 8월 4일에 출원된 미국 특허 출원 제 08/905,380 호 "비대칭 강유전성 분극을 갖는 단일 트랜지스터 강유전성 메모리 셀 및 그 제조 방법(SINGLE TRANSISTOR FERROELECTRIC MEMORY CELL WITHASYMMETRICAL FERROELECTRIC POLARIZATION AND METHOD OF MAKING THE SAME)".
본 발명은, 비휘발성 메모리에 사용되는 강유전체 박막, 특히 금속-강유전체-금속-실리콘 반도체에 사용되는 c축 배향 강유전체에 관한 것이다.
공지의 강유전체 랜덤 액세스 메모리(FRAM)는 1개의 트랜지스터(lT) 및 1개의 커패시터(1C)로 구성된다. 커패시터는 일반적으로 2개의 도전성 전극 사이에 강유전체 박막을 삽입하여 제작되고, 전극은 통상 백금으로 이루어진다. 이런 타입의 메모리의 회로 구성 및 판독/기입 시퀀스는, FRAM 에서는 데이터 리프레싱이 필요하지 않다는 점을 제외하고는 종래의 다이내믹 랜덤 액세스 메모리(DRAM)의 경우와 유사하다. 그러나, 공지의 FRAM 소자는 강유전체 커패시터에서 관찰되는 피로 문제를 갖고 있고, 이것은 이런 종류의 메모리의 상용화를 제한하는 주요 장해 중 하나이다. 피로는 스위칭 사이클 수가 증대함에 따라 발생하는 스위칭 가능한 분극(축적된 비휘발성 전하)의 감소에 기인한다. 이 경우, "스위칭 사이클"은 메모리내의 판독 및 기입 펄스의 합계를 의미한다.
메모리 애플리케이션에서의 강유전체 박막의 그 밖의 공지의 용도는, 강유전체 박막을 직접 FET의 게이트 영역상에 퇴적함으로써, 강유전체 게이트 제어형 전계 효과 트랜지스터(FET)를 형성하는 것이다. 이러한 강유전체 게이트 제어형 소자는 이전부터 알려져 있고, 금속-강유전체-실리콘(MFS) FET로서 알려진 소자를 포함한다. MFS FET 구조를 포함하는 FRAM은 트랜지스터-커패시터 구조에 대해 두 가지 주요 이점을 가지고 있다: (1) MFS FET은 표면적이 작고, (2) 비파괴 판독 (non-destructive readout: NDR)을 제공한다. 후자의 특징은, MFS FET 소자가 강유전체분극을 스위칭하지 않고 수천 회 판독될 수 있도록 한다. 따라서, MFS FET 소자를 사용할 때 피로는 큰 문제가 되지 않는다. 금속 유전체 절연체 실리콘(MFIS) FET, 금속 유전체 금속 실리콘(MFMS) FET 및 금속 유전체 금속 산화물 실리콘(MFMOS) FET 등의 여러가지 형태의 MFS FET 구조를 구성할 수 있다.
효율적인 MFS FET 소자를 제조하기 위해 극복되어야 할 몇 가지 과제가 있다. 첫 번째 문제는, 수용 가능한 결정성 강유전체 박막을 직접 실리콘 상에 형성하기가 곤란하다는 것이다. 이러한 구조는 미국 특허 제 3,832,700 호에 개시되어 있다. 또한, 강유전체 재료와 실리콘 사이에 청정한 계면을 얻는 것이 대단히 곤란하다. 또한, 강유전체 재료내에 충분한 전하를 유지하는 문제가 있다. 게이트 영역상에 구성된 강유전체 메모리(FEM) 구조가 미국 특허 제 5,303,182호에 개시되어 있고, 여기에서는, 게이트 영역으로의 금속 이온의 수송이 바람직하지 않음을 강조하고 있다. 유사한 구조가 미국 특허 제 5,416,735호에 개시되어 있다.
본 발명의 c축 FEM 셀 반도체 구조의 형성 방법은, c축 배향 강유전성 메모리(FEM) 게이트 유닛을 갖는 반도체 구조를 단결정 실리콘 기판상에 형성하는 공정을 포함하며, 상기 FEM 게이트 유닛을 위한 실리콘 소자 영역을 형성하는 공정; 상기 실리콘 소자 영역에 제 1 형의 도핑 불순물을 주입함으로써 소스 접합 영역 및 드레인 접합 영역으로서 사용되는 제 1 형의 도전성 채널을 형성하는 공정; 상기 실리콘 소자 영역상의 FEM 게이트 유닛을 위한 소스 접합 영역과 드레인 접합 영역 사이의 게이트 접합 영역으로서 동작하는 제 2 형의 도전성 채널을 형성하는 공정;FEM 게이트 유닛을 상기 게이트 접합 영역상에 퇴적하는 공정을 포함하고, 하부 전극, c축 배향 Pb5Ge3O11FE 층 및 상부 전극을 퇴적하며, 상기 FEM 게이트 유닛의 상기 게이트 접합 영역상에 배치할 수 있는 크기는, 상기 FEM 게이트 유닛의 어느 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지로부터 약 50 nm에서 300 nm 사이의 거리 "D"만큼 떨어져 있는 크기로 되는 공정; 및 상기 FEM 게이트 유닛의 주위에 절연 구조를 퇴적하는 공정을 포함한다.
상기 c축 FEM 셀 반도체의 구조는, 벌크 실리콘 기판 또는 SOI형 기판을 포함하고, 활성 영역을 갖는 단결정 실리콘 기판; 상기 활성 영역에 위치하며, 제 1 형의 도핑 불순물로 도핑되어 한 쌍의 제 1 형의 도전성 채널을 형성하는 소스 접합 영역 및 드레인 접합 영역; 상기 소스 접합 영역과 상기 드레인 접합 영역 사이의 상기 활성 영역에 위치하며, 도핑되어 제 2 형의 도전성 채널을 형성하는 게이트 접합 영역; 하부 전극, c축 배향 Pb5Ge3O1lFE 층 및 상부 전극을 포함하며, 상기 게이트 접합 영역상에 위치하는 상기 FEM 게이트 유닛의 크기는, 상기 FEM 게이트 유닛의 어느 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지로부터 약 50 nm에서 300 nm 사이의 거리 "D" 만큼 떨어져 있는 크기로 되는 FEM 게이트 유닛; 상기 접합 영역, 상기 FEM 게이트 유닛 및 상기 기판에 중첩되는 상부 표면을 갖는 절연층; 상기 절연층의 상기 상부 표면상에 위치하고 그것을 통해 연장되어 그들 각각의 접합 영역과 전기적으로 접촉하는 소스 전극 및 드레인 전극, 및 상기 절연층의 상부 표면상에 위치하고 그것을 통해 연장되어 상기 FEM 게이트 유닛의 상부 전극과 전기적으로 접촉하는 게이트 전극을 포함한다.
본 발명의 일목적은, 상기 문제를 해결하기 위해 c축 FE 재료를 포함하는 MFS FET 소자를 제공하는 것이다.
본 발명의 다른 목적은, 비파괴 판독을 제공하는 MFS FET 소자를 제공하는 것이다.
본 발명의 또 다른 목적은, 비교적 작은 표면적을 차지하는 MFS FET 소자를 제공하는 것이다.
본 발명의 또 다른 목적은, 비교적 낮은 프로그래밍 전압을 요구하는 MFS FET 소자를 제공하는 것이다.
본 발명의 상기 목적과 기타 목적 및 이점은, 도면을 참조한 이하의 설명을 통해 보다 명백해질 것이다.
도 4는 단일 트랜지스터 FEM 셀에서 FEM 게이트 유닛의 하부에 형성된 실리사이드층을 갖는 본 발명의 제 1 실시예를 도시하는 도면이다.
도 5는 기판상의 FEM 셀의 수직 구성을 도시하는 도면이다.
도 6a 및 도 6b는 본 발명의 MFS FET의 기본적인 동작 원리를 도시하는 도면이다.
도 7a 및 도 7b는 본 발명의 FEM 게이트 유닛에 대한 ID대 VG의 그래프이다.
도 8은 벌크 실리콘 기판상에 형성된 2 트랜지스터 FEM 셀을 도시하는 도면이다.
도 9는 SOI 기판상에 형성된 2 트랜지스터 FEM 셀을 도시하는 도면이다.
도 10은 얕은 접합층이 형성된 FEM 셀을 도시하는 도면이다.
도 11은 얕은 접합층 및 횡방향으로 연장된 p-n 층이 형성된 FEM 셀을 도시하는 도면이다.
도 12는 VLSI RAM 어레이에 사용되기 적합한 FEM 셀을 도시하는 도면이다.
도 13은 비대칭 FE 분극을 갖는 단일 트랜지스터 FEM 셀을 도시하는 도면이다.
본 발명의 c축 배향 강유전체 메모리(FEM) 셀은, 절연체상의 실리콘(silicon-on-insulator, S0I 또는 SIM0X) 기판이나, 또는 p-웰이 형성된 벌크 실리콘 기판상에 형성된다. 우선, SIMOX 기판상에 FEM 게이트 유닛을 형성하는 경우를 중심으로 설명한다. FEM 게이트 유닛의 몇 가지 실시예에 있어서, 당업자에게 잘 알려진 종래의 수단에 의해 MOS 트랜지스터와 강유전체 메모리 셀이 동시에 제조된다는 것을 알 수 있다. 몇 가지 경우에 있어서, 명료히 하기 위해 도면 중 일부에는 MOS 트랜지스터의 형성을 도시하고 있지 않다.
관련 출원에서, 다수의 FE 재료가 FE 소자의 구축에 적합한 것으로 기재되어 있다. 본 명세서에는 c축 배향 Pb5Ge3O11박막 FE 재료에 초점을 두어 설명하며, c축 배향 Pb5Ge3O11박막 FE 재료는, 금속-강유전체-반도체(MFS), 금속-강유전체-금속-반도체(MFMS), 금속-강유전체-절연체-반도체(MFIS) 및 금속-강유전체-금속-절연체-반도체(MFMIS) 구조 등의, 비교적 낮은 프로그래밍 전압을 요구하는 저전압 VLSI RAM 어레이용 비휘발성 FE 트랜지스터 메모리로서 사용되는 여러가지 소자의 제조에 사용된다. 본 명세서에서 설명하는 메모리 소자는, 2 Pr/CFE의 메모리 윈도우를 갖는데, 여기서 Pr은 잔류 분극이고, CFE는 FE 게이트 유닛의 강유전 용량이다. 이것은, 메모리 소자가, 비교적 낮은 프로그래밍 전압으로 동작하기 위해서는 비교적 작은 유전율을 필요로 하고, 큰 메모리 윈도우를 위해 합리적인 범위의 큰 잔류 분극을 갖는 것을 의미한다. 본 발명자들은, 유전율이 약 35이고 잔류 분극이 약 3.5 μC/cm2인 c축 배향 Pb5Ge3O11박막 FE가, 이런 종류의 메모리에 대해 최선의 FE 재료를 제공하는 것을 발견하였다. 관련 출원에서, c축 배향이 아닌(non-c-axis) Pb5Ge3O11은 약 0.25μC/cm2의 잔류 분극을 갖는다. 따라서, c축 배향 FE의 잔류 분극은 c축 배향이 아닌 FE의 약 14배이다. 이하의 설명은, c축 FE 재료를 관련 출원에 기재된 구조에 포함시키는 방법, 및 본 발명의 방법을 실행할 때 c축 재료를 사용하는 방법을 개시한다.
우선, 단일 트랜지스터 FEM 셀의 구조를 설명한다. 도 1을 참조하여, SIMOX 기판(30)을 도시한다. 바람직한 실시예서, 기판(30)은 SiO2로 형성되며, 단결정 기판이다. 본 명세서에서, "실리콘 기판"은 벌크 실리콘 기판이나 SOI 기판 또는 그 밖의 적절한 실리콘계 기판을 가리킨다. 도 1에 도시한 바와 같이, 기판(30)은 부분적으로 에칭되어 상기 구성을 이루고, 기판의 일부는 저도핑되어 원하는 백그라운드 극성(이 경우 n-영역)을 제공하는 활성 영역 또는 소자 영역(32)을 형성한다. 당업자에게 공지된 바와 같이, 이러한 영역을 실리콘 웨이퍼의 표면상에 복수 형성한다. 본 발명의 FEM 게이트 유닛에 있어서, 셀을 수직 그리드(grid)형으로 배열하여 메모리 어레이를 형성한다.
우선, FEM 게이트 유닛이 그 위에 형성되어 최종적으로 FEM 메모리 셀로 되는 기판을 형성 및 준비하기 위한 일반적 방법을 설명한다. 활성 영역(32)은 비활성 영역 또는 절연 영역(34,36)을 그 경계로 한다.
다음, 도 2를 참조하면, 활성 영역(32)은 소스 영역(42), 게이트 영역(44) 및 드레인 영역(46)으로 변경되어 있다. 이들 영역은, 최종적으로 게이트 영역(44)으로 되는 부분을 마스킹하도록 활성 영역(32)에 걸쳐 포토레지스트를 도포하고, 소스 영역(42) 및 드레인 영역(46)으로 되는 2개의 n+층(본 명세서에서 제 1 형의 도전성 채널이라 한다)을 형성하기 위해 활성 영역(32)의 나머지 영역에 적절한 이온을 주입함으로써 형성된다. 이 경우의 적절한 이온 주입은, 40 keV∼70 keV의 에너지 범위, 바람직하게는 약 50 keV의 에너지 범위, 및 2×1O15cm-2∼5×1O15cm-2의 도핑량 범위로 As 이온을 주입함으로써 달성된다. 또는, 인 이온을 동일한 도핑량 범위 및 30 keV∼60 keV의 에너지 범위로 주입할 수 있다. 그 후, 웨이퍼를 열처리하여, 주입된 이온을 활성화 및 확산시킨다. 열처리를 위한 온도 범위는, 500 ℃∼1100 ℃의 범위이다. 본 명세서에서, 게이트 영역(44)을 제 2 형의 도전성 채널이라 한다. 본 명세서에 기재한 다른 실시예에서는 기판을 더 처리하는 경우도 있다.
다른 도전성 채널 타입은 순차로 번호가 붙여진다. 도전성 층의 명칭을 요약하면, 제 1 형의 도전성 층 또는 채널은 n+층이고, 트랜지스터의 소스 또는 드레인으로서 작용한다. 이것은, 통상 실리콘 기판 또는 도전층을 제 1 형의 도핑 불순물(As 및 P 등)로 처리함으로써 형성된다. 제 2 형의 도전성 채널은 n-층이고, 일반적으로 게이트 영역으로서 작용한다. 이것은, 소정의 영역을 제 2 형의 도핑 불순물로 도핑함으로써 형성된다(이들 불순물은 본 명세서의 특정한 실시예와 관련하여 설명된다). 제 3 형의 도전성 층은, 일반적으로 제 3 형의 불순물을 확산함으로써 형성되는 실리사이드층이며, 장벽층을 형성한다. 제 4 형의 도핑 불순물로서는 B 및 BF2가 포함되고, 주입 또는 확산되어, 일반적으로 게이트 영역 또는 다른 도전성 채널 또는 도전성 층의 전구체로서 사용되고, 제 4 형의 도전성 채널이라고 부르는 p-웰을 형성한다. 제 5 형의 도전성 채널은 일반화된 도전성 영역이지만,특정한 실시예와 관련하여 이후 본 명세서에서 상술한다. 마지막으로, 제 6 형의 도전성 채널은 p-n 접합이고, 일반적으로 B 또는 BF2불순물의 확산에 의해 형성되며, 이 경우 이들 불순물을 제 6 형의 도핑 불순물이라 한다.
이 시점에서 FEM 게이트 유닛의 형성이 시작된다. 도 3을 참조하면, FEM 게이트 유닛은, 일반적으로 (48)로 표시되고, 하부 전극(50), c축 배향 강유전성(FE) 재료(52) 및 상부 전극(54)을 포함한다. FEM 게이트 유닛(48)의 구축은, 게이트 영역(44)상에 하부 전극을 퇴적함으로써 시작된다. 하부 전극(5O)은, Pt 또는 Ir, IrO2, Pt/Ir의 합금 또는 그 밖의 적절한 도전성 재료로 형성된다. 이 금속층의 두께는 20 nm 내지 100 nm 이다.
다음, Pb5Ge3O11FE 재료를 화학적 기상 성장법(CVD)에 의해 50 nm 내지 400 nm의 두께로 퇴적한다.
그 후, 상부 전극(54)을 FE 재료층상에 형성한다. 상부 전극은 하부 전극과 동일한 재료로 20 nm 내지 200 nm의 두께로 형성된다. 도전성 채널 전구체를 (56)으로 표시한다. 이 전구체는, 하부 전극(50)으로부터 게이트 영역(44)으로 금속 이온을 확산시킴으로써, 최종적으로 금속 실리사이드층(58)이 된다. 하부 전극 계면(51)은 FE 층(52)과 하부 전극(50) 사이에 위치한다. 상부 전극 계면(55)은 FE 층(52)과 상부 전극(54)의 사이에 위치한다.
포토레지스트를 FEM 게이트 유닛상에 도포한 후, 셀을 적절한 구성 및 크기로 에칭한다. FEM 게이트 유닛의 3개의 층은, 다른 형태의 마스크로 포토레지스트를 도포하여 에칭함으로써 형성할 수 있는 형상이므로, 도시한 바와 같이 정확히 위치를 조정할 필요가 없음을 알 수 있다. 그러나, 명료히 하기 위해, FEM 게이트 유닛을 연속적으로 위치 조정된 측벽을 갖는 구조로서 도시하고 있다.
도 4를 참조하면, FEM 게이트 유닛(48)은, FEM 게이트 유닛(48) 및 그 하부에 위치하는 소스 영역, 채널 영역 및 드레인 영역을 포함하고, 본 실시예에서는 FEM 게이트 유닛(48)의 하부의 도전성 채널 전구체(56)가 위치하는 장소에 형성된 실리사이드의 박층(58)을 포함하는 FEM 메모리 셀(60)의 일부로서 도시되어 있다. 실리사이드층(58)은, 본 발명의 방법의 다른 실시예와 관련하여 설명된 바와 같이, FEM 게이트 유닛(48)의 구성 요소의 퇴적 전에 형성되거나, 또는 하부 전극(50)이백금(Pt) 또는 그 합금으로 형성되어 있다고 가정하면, 백금을 게이트 영역(44)의 상부에 확산시켜, 쇼트키 장벽으로서 동작하는 얕은 실리사이드층을 형성하며, 본 명세서에서는 상기 얕은 실리사이드층 또는 쇼트키 장벽을 제 3 형의 도전성 채널, 얕은 접합 또는 장벽 구조라고 한다.
TiOx층(62) 또는 다른 적절한 장벽 절연 재료를 CVD에 의해 형성함으로써 FEM 게이트 유닛을 보호한다. TiOx를 에칭하여 게이트 전극을 위한 측벽 절연체를 형성한다. 포토레지스트를 도포하여 적절한 n+영역 및 p+영역을 이온 주입에 의해 형성한다. 산화물층(64)(일반적으로 SiO2가 형성된다)을 CVD에 의해 형성하거나, 또는 그 밖의 적절한 패시베이션 절연물을 도포한다. 이 구조를 500 ℃∼1100 ℃로 열처리하여 패시베이션 및 주입 이온의 확산을 행한다. FEM 셀(60)에 관한 마지막설명으로서, 산화물층(64)에 구멍을 형성하고, 소스 전극(66), 게이트 전극(68) 및 드레인 전극(70)을 형성하여 각각 해당하는 구성 요소에 접속한다.
도 4에 도시한 실시예는, 본 발명의 구조에 있어서 가장 단순한 경우를 나타내고 있다. 이 구조는 강유전성 게이트 공핍형 MIS 트랜지스터이다. 게이트 전압이 0 일 때, FEM 게이트 유닛의 하부에 위치한 n-채널의 전하는 완전 공핍 상태이다. 따라서, 누설 전류가 대단히 적다. 이 적은 누설 전류를 유지하기 위해서는, 하부 전극(50)의 어느 에지가 n-실리콘과 접촉하는 지점으로부터 n+소스 또는 n+드레인 영역의 에지까지의 거리(도면에서 "D"로 표시함)가 적어도 50 nm가 되어야 한다. 그러나, D 가 증가함에 따라, 메모리 셀의 직렬 저항도 증가한다. 따라서, D는 300 nm 이하인 것이 바람직하다. 게이트 누설 전류는 n-형 실리콘 쇼트키 장벽에 대한 백금 및 c축 배향 강유전성 재료 접촉에 대한 백금에 의해 결정된다. 게이트 누설 전류는, 대단히 작은 전계 강도로부터 중간 정도의 전계 강도까지의 게이트 전류이다. 백금과 n-형 실리콘 사이의 전위 장벽은 0.9 eV 이다. 이 크기의 전위 장벽에 의해, c축 배향 강유전성 재료가 비분극 상태에 있을 때, 또는 c축 배향 강유전성 재료가 하부 전극의 음전하에 의한 분극 상태에 있을 때, n-형 실리콘 채널이 완전 공핍 상태가 된다. c축 배향 강유전성 재료가 하부 전극의 양전하에 의한 분극 상태에 있을 때, 메모리 트랜지스터의 임계 전압은 작다. 이들 메모리 전하의 성질, 및 셀을 프로그래밍 하기 위해 필요한 전압의 크기를 변경하는 방법을 이하에 설명한다.
쇼트키 장벽(58) 또는 얕은 접합층을 형성하기 위해 사용되는 방법에 관계없이, 장벽 구조는 본 발명의 FEM 셀에 대해 효율적인 스위칭 기구를 제공하는 역할을 한다.
또한, 강유전성 재료가 고온의 열처리를 견딜 수 없는 경우에는, 하부 게이트 전극의 퇴적 전에, 소스/드레인 이온 주입 및 어닐링을 완료할 수 있다.
동작
상기 c축 배향 강유전성 메모리 소자는, 저전압, 고밀도 및 고속 애플리케이션에 사용된다. 도 5에 도시한 바와 같이, 메모리 셀을 기판상에 레이아웃한다. 도 5는 9개의 셀로 이루어지는 메모리 어레이를 도시하고 있는데, 워드선을 WL1, WL2 및 WL3로 나타내고, 비트선 또는 드레인 선을 BL1, BL2 및 BL3으로 나타내고 있다. 소스 영역 및 모든 트랜지스터의 기판을 접지한다. 도 5에 도시한 바와 같이 소스, 워드선 및 비트선을 독립적으로 주변 회로에 접속한다. 비트선을 접지함과 동시에 워드선(게이트)에 양의 전압 Vpp를 인가함으로써 메모리 어레이를 "1"(고도전) 상태로 블록 프로그래밍 한다. 각 메모리 셀을 개별적으로 "0"(저도전) 상태로 프로그래밍 하기 위해서는, 비트선에 양의 프로그래밍 전압 Vpp를 인가함과 동시에 워드선에 음의 프로그래밍 전압 -Vpp를 인가한다. 이것에 의해, 1개의 셀만이 게이트에서 -Vpp의 바이어스 전압을 갖고, 드레인에서 +Vpp를 갖는다. 이 메모리 셀은 전체 어레이에서 유일하게 "0" 상태로 기입되는 셀이다.
게이트 영역상의 도전성 채널의 상부에 위치하는 FEM 게이트 유닛이 게이트 영역의 극성을 시프트시켜, 효율적인 전류가 소스로부터 게이트를 통해 드레인으로 흐르게 하는 것이 가능하므로, 본 발명에 따라 구축되는 구조가 특히 효율적이다. 상기 구조는, "off" 상태에서는 거의 완전한 전하 공핍을 제공하고, "on" 상태에서는 효율적인 전류의 전달을 제공한다. 이것은, 공지의 FEM 셀 구조는 게이트 영역을 통한 전류의 흐름을 완전히 허용하지 않기 때문이다. 이러한 구조는 부분적으로"오픈(open)" 상태인 스위치로 생각할 수 있다.
본 발명에 따라 구축되는 메모리 셀은, 도 5에 도시한 바와 같이, 게이트 선이 드레인 선에 수직으로 연장된 것과 같은 메모리 셀 어레이 배치로 할 수 있다. FEM 게이트 유닛(48)에 기입하기 위해서는, 메모리 셀의 소스 전극 및 드레인 전극을 접지 전위에 유지하는 한편, +Vp1을 모든 게이트 전극에 인가한다. 이것에 의해 c축 배향 FE(52)가 분극화하여, 양의 전하가 하부 전극(50)에 배치되고, 음의 전하가 상부 전극에 배치된다(도 6a 참조). 이것에 의해 FEM 게이트 유닛(48)은 고도전 상태가 된다.
음의 전압 -Vp0가 게이트 전극(프로그램 선)에, 양의 전압 +Vp0가 드레인에 인가되고, 소스가 접지되었을 때, p1>p0 이면, FE는 하부 전극(50)에서 음의 전하에 의해 분극화된다. 이것에 의해, FEM 게이트 유닛(48)은 저도전 상태가 된다(도 6b 참조). 기입 프로세스에 의해, 메모리 어레이의 각 메모리 트랜지스터는, 어레이의 다른 메모리 셀의 임계 전압에 대해 상호 간섭하지 않고, 어레이의 다른 메모리 셀에 대해 독립적으로 기입될 수 있다.
FEM 게이트 유닛(48)의 임계 전압은 다음과 같이 결정할 수 있다: 대규모 어레이에 대해서는, "1"의 상태의 임계 전압은 양의 값, 즉 0.4 V 내지 0.8 V가 되어야 한다. "0"의 상태에 대한 임계 전압은 전원 전압, 즉 3.3 V보다 커야 한다. n-채널층은, p-형 기판 접합 및 하부 전극의 쇼트키 장벽, 또는 매우 얕은 p-표면층 및 게이트 바이어스 전압에 의해 공핍 상태가 된다. 메모리 윈도우는:
(1)
과 같다. 위 식에서, QFE는 잔류 전하이고, CFE는 게이트 유닛의 c축 배향 강유전성 용량이다.
판독 동작시, 보자 전압(coercive voltage)(즉, 메모리 내용이 변경될 수 있는 전압) 이하의 전압 Va가 게이트 전극 및 드레인 전극에 인가된다. 임의의 전극이 Va로 바이어스되어 있을 때 메모리 셀의 내용은 영향을 받지 않으므로, 판독 동작은 어떠한 메모리 셀의 메모리 내용에도 영향을 미치지 않는다. 따라서, 장시간의 전하 유지가 얻어진다.
MFMOS FET에 대한 일반적인 ID대 VG플롯(plot)이 도 7에 도시되어 있다. 도 7(a)는, 고채널 도핑 ND를 갖는 FEM 셀의 ID대 VG특성을 도시하고 있다. 중심선(L2)은, FEM 게이트 유닛이 충전되어 있지 않을 때의 ID대 V0곡선이다. FEM셀이"1" 상태(Ll)에 프로그램되어 있을 때, FEM 셀의 임계 전압은 음(negative)이다. 따라서, VG= 0 V인 경우라도, 큰 드레인 전류가 채널 영역을 통해 흐를 수 있다. 이러한 소자는 대규모 어레이의 애플리케이션에는 적합하지 않다.
도 7(b)은, 저채널 도핑 ND를 갖는 FEM 셀의 ID대 VG특성을 도시하고 있다. "1" 상태에 프로그래밍 되었을 때의 FEM 셀의 임계 전압은 양(positive)(Ll)이다. 게이트가 접지 전위에 있을 때, 전류는 소자를 통해 흐르지 않는다. 이러한 소자의 대규모 메모리 어레이는 대단히 작은 대기(standby) 누설 전류를 갖고, 빈번한 리프레싱을 요구하지 않는다. "0" 상태의 임계 전압(L3)은 항상 양이다.
c축 배향 강유전성 용량이 낮으면, 메모리 윈도우가 커지고 프로그래밍 전압이 낮아진다. 막의 두께가 크고 εr이 낮은 재료의 경우, c축 배향 강유전성 용량이 낮아진다; 그러나, 전자를 선택하면, c축 배향 강유전성 재료에 대한 스위칭 전계가 명확히 규정되는 경우, 프로그래밍 전압이 증가할 수 있다. 통상의 산화물 강유전성 재료는 εr및 Tc가 높고, 비산화물 강유전성 재료는 εr및 Tc가 낮다. 산화물 Pb5Ge3O11박막은 대단히 낮은 εr및 중간 정도의 Tc(178 ℃)를 갖는다.
이하, 도 8을 참조하여, 2 트랜지스터 FEM 셀의 구성을 설명한다. 실리콘 기판을 (80)으로 표시한다. 본 실시예에서 단결정 기판인 기판(80)은 벌크 실리콘으로 형성되어 있다. 도 8에 도시한 바와 같이, 기판(80)은 상기 구성으로 수정되어 있고, 기판의 일부를 저도핑하여, 원하는 백그라운드 극성(이 경우, p-영역의 극성; 본 명세서에서는 제 4 형의 도전성 채널이라 한다)을 제공하는 활성 영역 또는 소자 영역(32)을 형성하고 있다. 활성 영역(32)은 열산화 또는 화학 증착(CVD)에 의한 퇴적에 의한 SiO2로 이루어지는 절연 영역(34,36)에 의해 둘러싸여, 소자 사이에 LOCOS 또는 메사(mesa) 분리를 형성하고 있다. 당업자에게 공지된 바와 같이, 그와 같은 복수의 활성 영역을 실리콘 웨이퍼의 표면상에 형성한다. 본 발명의 2 트랜지스터 메모리 셀에 있어서, 도 5에 도시한 바와 같이, 활성 영역을 수직 그리드형으로 구성하여 메모리 셀을 형성한다.
상기 p-웰(84)은 본 명세서에서 제 4 형의 도핑 불순물이라 부르는 B 또는 BF2이온을 주입함으로써 활성층(32)상에 형성될 수 있다. 붕소 이온은 3 keV∼80 keV의 에너지로 주입할 수 있는 한편, BF2이온은 15 keV∼50 keV의 에너지로 주입할 수 있다. 양쪽의 경우 이온 농도는 5×1O11cm-2∼1×1O13cm-2의 범위이다. 이온은 어닐링에 의해 열적으로 활성화된다. 주입된 이온은 기판으로 확산하여, 본 명세서에 있어서 제 4 형의 도전성 채널이라고 부르는 p-웰을 형성한다. 확산은 800 ℃∼1100 ℃ 범위의 온도에서 발생한다. 본 명세서에서 제 5 형의 도전성 채널이라고 부르는 채널 영역(86)은, p-웰(84)의 어느 한 측에 남는다. 본 명세서에서, "인접한다"는 것은, 2개의 트랜지스터가 서로 나란히 형성되거나, 한 쪽의 트랜지스터가 다른 쪽에 중첩되는 상태를 의미한다.
SiO2층(88)이 p-웰(84)상에 열성장된다. 그 위에 n+폴리실리콘층(90)을 CVD에 의해 퇴적시킨다. 실리사이드층(92)은, n+폴리실리콘상에 CVD에 의해 형성될 수 있고, MOS 트랜지스터의 일부로서 기능하는데, 이것은, 도면에는 도시되어 있지만, 본 발명의 방법 및 구조에 있어서 선택적인 부분이다. 본 명세서에서 트랜지스터 절연층이라고도 부르는 다른 SiO2층(94)을 CVD에 의해 형성한다.
MOS 트랜지스터(82)의 게이트 영역을 보호하기 위해 포토마스크를 사용한다. 그 후, SiO2층(88), n-폴리실리콘층(90), 실리사이드층(92) 및 SiO2층(94)을 에칭하여 MOS 트랜지스터(82)의 게이트를 형성한다. 포토레지스트 재료를 박리한다. 본 명세서에서 제 2 형의 도핑 불순물이라고도 부르는 인 이온을, 30 keV∼12O keV의 에너지, 및 1.O×1O12cm-2∼5.O×1O13cm-2의 도핑량으로, p-웰의 FEM 게이트 유닛을 구축하는 부분, 즉 게이트 영역(94)상에 주입하여, 제 2 형의 도전성 채널을 형성한다. n-층의 최적의 도너 분포를 얻기 위해, 복수의 주입 공정 및/또는 열 확산을 필요로 하는 경우가 있다. 부가적인 SiO2층을 퇴적한 후 마스킹하지 않고 에칭하여, 도면에서 그 층을 SiO2층(94)의 일부로서 포함시키고 있는 측벽 산화물을 형성한다.
FEM 게이트 유닛(48)을 MOS 트랜지스터(82)상에 또는 인접하여 형성한다. 게이트 유닛(48)은, 하부 전극(50), FE 층(52) 및 상부 전극(54)을 포함하고 있다. FEM 게이트 유닛(48)의 구축은, 하부 전극을 일부가 채널 영역(86)상에 연장되어 있는 SiO2층(94)상에 퇴적하는 것으로 시작된다. 하부 전극(50)은, 상기한 바와 같이 형성될 수 있다. 바람직한 실시예에서, 전극(50)의 두께는 20 nm∼100 nm 이다.
다음, c축 배향 FE 재료층(52)을 CVD에 의해 퇴적한다. FE 재료층(52)은 50 nm∼400 nm 의 두께로 퇴적된다. 그 후, 상부 전극(54)을 FE 재료층상에 형성한다. 상부 전극은 하부 전극과 동일한 재료에 의해, 20 nm∼200 nm 의 두께로 형성된다.
포토레지스트를 FEM 게이트 유닛상에 도포한 후, 셀을 적절한 형상 및 크기로 에칭한다. FEM 게이트 유닛의 3개의 층은, 포토레지스트를 도포하고 상이한 형태의 마스크를 사용하여 에칭함으로써 형성될 수 있는 형상이므로, 도시한 바와 같이 정확한 위치 조정이 필요하지 않음을 알 수 있다. 그러나, 명료히 하기 위해, FEM 게이트 유닛을 연속적이고 위치 조정된 측벽을 갖는 구조로서 나타내고 있다. 포토레지스트를 FEM 게이트 유닛으로부터 박리하고, TiOx(62), Si3N4또는그 밖의 적절한 유전체 재료를 CVD에 의해 퇴적시켜, 산화 실리콘으로부터 강유전성 재료를 분리한다.
그 후, 소자 영역(32)을 비소 이온 주입 처리하여, 본 명세서에서 제 1 형의 도전성 채널이라고 부르는 n+실리콘 소스 영역(42) 및 n-실리콘 드레인 영역(46)을 형성한다. 이 경우의 적절한 이온 주입으로서, As 이온을 40 keV∼70 keV 의 에너지 범위, 바람직하게는 약 50 keV 의 에너지 범위, 및 1×1O15cm-2∼5×1O15cm-2의 도핑량으로 주입할 수 있다. 또는, 동일한 도핑량 범위로 인 이온을 30 keV∼60 keV의 에너지 범위에서 주입할 수 있다. 어느 쪽의 경우에도, 상기 공정에서 주입되는 재료는 본 명세서에서 제 1 형의 도핑 불순물이라고 부른다.
피복 절연층인 실리콘 산화물층(64)을 상기 구조 전체상에 퇴적하고 밀링(milling)한 후 소스 전극(66), 게이트 전극(68) 및 드레인 전극(70)을 삽입하여 상기 구조를 완성한다. 2 트랜지스터 FEM 셀은 통상 부호(96)로 표시하여 도시하고 있다.
도 9를 참조하면, SOI 기판상에 형성된 본 발명의 구조를 부호(98)로 표시하여 도시하고 있는데, 상기 구조(98)는, 도 8에 도시한 실시예에서는 기판에 벌크 실리콘을 사용하는 것과 달리 산화 실리콘(80)으로 기판을 형성하고 있는 점을 제외하고는, 동일한 부호로 표시한 실질적으로 동일한 모든 구성 요소를 포함한다.
도 8 및 도 9에 도시한 실시예는, c축 배향 강유전성 게이트 공핍형 MIS 트랜지스터와 종래의 MOS 트랜지스터를 결합한 구성을 나타내고 있다. 도 6a에 도시한 바와 같이, FE가 하부 전극 계면(51)에서 양전하에 의한 분극 상태에 있을 때, MFS 트랜지스터의 임계 전압은 음이 된다. FE가 하부 전극 계면(51)에서 음전하에 의한 분극 상태에 있을 때, MFS 트랜지스터의 임계 전압은 대단히 커진다(도 6b). 게이트 전압이 0 일 때, MOS 트랜지스터는 도전 상태가 아니다. 따라서, MFS 트랜지스터의 임계 전압이 음이더라도 소자를 통해 전류가 흐르지 않는다.
게이트 전압이 동작 전압과 같을 때, MOS 트랜지스터는 도전성이 매우 높은 상태로 된다. 소자 전류는 MFS 트랜지스터의 전류에 의해 제어된다. MFS 트랜지스터가 "0" 상태에 있을 때, 즉, 임계 전압이 동작 전압보다 클 때, 소자를 통해 전류가 흐르지 않는다. "0" 상태에서 누설 전류를 작게 유지하기 위해, 하부 전극(50)의 임의의 에지와, n+소스 영역 및 n+드레인 영역 사이의 거리("D"로 나타낸다)는 적어도 50 nm가 되어야 한다. 그러나, 전술한 바와 같이, D가 증가함에 따라 메모리 셀의 직렬 저항도 증가한다. 따라서 D는 300 nm 이하인 것이 바람직하다. MFS 트랜지스터가 "1" 상태에 있을 때, 즉, 임계 전압이 대단히 낮거나 또는 음의 값을 갖는 경우, MOS 트랜지스터 및 MFS 트랜지스터의 양쪽 모두 도전 상태로 된다. 따라서, 큰 전류가 소자를 통해 흐른다. 따라서, MFS 트랜지스터의 "1" 상태의 임계 전압이 음의 값이더라도, 상기 소자를 대규모 메모리 어레이에 사용할 수 있게 된다.
도 8 및 도 9에 도시한 FEM 게이트 유닛(48)의 임계 전압은 다음과 같이 결정된다: 대규모 어레이에 대해, "1" 상태의 임계 전압은 음이거나 작은 양의 전압이 된다. "0" 상태에 대한 임계 전압은 전원 전압, 즉 3.3 V 보다 커야 한다.
Pt-n 실리콘 장벽의 n-영역의 공간폭은, n-영역의 도핑 농도가 약 1.O×1O16cm-3이면, 약 O.3 ㎛ 이다. 도핑 농도와 n-채널층의 두께, 유전율 및 c축 배향 강유전성 커패시터의 잔류 전하를 변화시키는 것에 의해 임계 전압을 조절할 수 있다.
판독 동작시, 보자 전압(즉, 메모리 내용이 변화하는 전압) 이하의 전압 Va를 게이트 전극 및 드레인 전극에 인가한다. 어떤 전극을 Va로 바이어스 하더라도 메모리 셀의 내용은 영향을 받지 않으므로, 판독 동작은 어떤 메모리 셀의 메모리 내용에도 영향을 미치지 않는다. 따라서, 장시간의 전하 유지가 얻어진다.
도 7은, MFMOS FET에서의 일반적인 ID대 VG플롯을 도시하고 있다. 도 7a는, 고채널 도핑 ND를 대비하는 FEM 셀의 ID대 VG특성을 도시하고 있다. 중심선(L2)은, FEM 게이트 유닛이 충전되어 있을 때의 ID대 V0곡선이다. FEM 셀이 "1" 상태(Ll)에 프로그램되어 있을 때, FEM 셀의 임계 전압은 음이다. FEM 셀이 "0" 상태(L3)에 프로그램되어 있을 때, FEM 셀의 임계 전압은 양이다. 따라서, "1" 상태일 때, VG= O V 이더라도, 큰 드레인 전류가 채널 영역을 통해 흐르게 된다. 이러한 소자 단독으로는 대규모 어레이 애플리케이션에 적합하지 않다.
도 7b는, 본 발명의 소자의 ID대 VG특성을 도시한다. L2는, FEM 게이트 유닛이 충전되어 있을 때의 ID대 VG곡선을 도시하고 있다. FEM 셀이 "1" 상태(Ll)에 프로그램되어 있을 때, FEM 셀의 임계 전압은 음이다. FEM 셀이 "0" 상태(L3)에 프로그램되어 있을 때, FEM 셀의 임계 전압은 양이다. MOS 트랜지스터의 점선 L4로 표시된 임계 전압은, "1" 상태에 프로그램되어 있을 때의 소자의 임계 전압을 작은 양 값으로 한정한다. 게이트가 접지 전위에 있을 때, 소자에 전류가 흐르지 않는다. 이러한 소자로 이루어지는 대규모 메모리 어레이는, 대단히 작은 대기 누설 전류를 가지며, 빈번한 리프레싱을 요구하지 않는다.
이하, 도 10을 참조하여, 얕은 접합층을 갖는 FEM 셀의 구성을 설명한다. 실리콘 기판을 부호(80)로 나타낸다. 바람직한 실시예에 있어서, 기판(80)은 단결정 기판이고, 벌크 실리콘으로 형성되어 있다. 다른 실시예에서는 SOI 기판상에 구성될 수 있다. 벌크 CM0S 기판의 제조 프로세스를 예로 들면, 최초의 공정에서 n-웰 및 p-웰 구조를 제작하고, 이들 구조를 절연하여, 적절한 이온을 주입함으로써 트랜지스터의 임계 전압을 조절할 수 있다. 도 10에 도시한 바와 같이, 기판(80)을 에칭하여 기판의 일부를 저도핑함으로써, 원하는 백그라운드 극성, 즉 이 경우에는 n-영역(본 명세서에서 제 2 형의 도전성 채널이라고 부른다)의 극성을 제공하는 활성 영역 또는 소자 영역(32)을 형성한다. 활성 영역(32)은 SiO2에 의해 형성되는 절연 영역(34, 36)에 의해 둘러싸여 있다. 당업자에게 공지된 바와 같이, 그와 같은 복수의 활성 영역을 실리콘 웨이퍼의 표면상에 형성한다. 본 발명의 FEM 게이트 유닛에 있어서, 셀을 수직 그리드형으로 구성함으로써, 도 5에 도시하는 것과 같은 메모리 어레이를 형성한다.
포토레지스트를 사용하여 웨이퍼의 일부를 마스킹한다. 다음, 인 이온(본 명세서에서 제 2 형의 도핑 불순물이라고도 부른다)을 30 keV∼120 keV의 에너지, 및 1.O×1O12cm-2∼5.O×1O13cm-2의 도핑량으로, p-웰의 FEM 게이트 유닛을 구축하는 부분에 주입한다. n-층의 최적의 도너 분포를 얻기 위해, 복수의 주입 공정 및/또는열 확산이 필요한 경우가 있다. 포토레지스트를 박리한다. n-형 실리콘 층을 주입하여 형성하는 대신에, 실리콘을 1OOnm∼1OOOnm의 두께로 선택적으로 에피텍셜 성장시킬 수 있다.
FEM 게이트 유닛은, 일반적으로 부호(48)로 표시되고, 하부 전극(50), c축 배향 강유전성(FE) 재료(52) 및 상부 전극(54)을 포함한다. FEM 게이트 유닛(48)의 구축은, 하부 전극(50)을 활성 영역(32)상에 퇴적하는 것에서 시작한다. 하부 전극(50)은 전술한 바와 같이 형성될 수 있다. 바람직한 실시예에 있어서, 이 금속층의 두께는 20 nm∼100 nm 이다.
최종적으로, p-층(102)이 FEM 게이트 유닛(48)과 게이트 접합 영역(44)의 사이에 형성된다. p-층은, B 또는 BF2이온(본 명세서에 있어서 제 6 형의 도핑 불순물이라고 부른다)을 제 2 형의 도전성 채널의 표면 또는 하부 전극(50)에 주입함으로써 형성된다. 붕소 이온은 3 keV∼80 keV의 에너지로 주입하는 한편, BF2이온은 15 keV∼50 keV의 에너지로 주입할 수 있다. 상기 어느 쪽의 경우에도 이온 농도는 1×1O11cm-2∼1×1Ol3cm-2의 범위이다. 어닐링 공정시에, 후술하는 바와 같이, 주입된 이온이 n-게이트 접합 영역으로 확산함으로써, p-층(본 명세서에서 제 6 형의 도전성 채널이라고 부른다)을 형성한다.
다음, c축 배향 FE 재료(Pb5Ge3O11)를 CVD에 의해 퇴적한다. FE 재료(52)는50 nm∼400 nm의 두께로 퇴적된다.
다음, 상부 전극(54)을 FE 재료상에 형성한다. 상부 전극은 하부 전극과 동일한 재료에 의해, 20 nm∼200 nm의 두께로 형성된다.
포토레지스트를 FEM 게이트 유닛상에 도포 한 후, 셀을 적절한 형상 및 크기로 에칭한다. FEM 게이트 유닛의 3개의 층은, 다른 형태의 마스크를 사용하여 포토레지스트를 도포하고 에칭하여 형성할 수 있는 형상이기 때문에, 도시한 바와 같이 정확히 위치를 조정할 필요는 없음을 알 수 있다. 그러나, 명료히 하기 위해, FEM 게이트 유닛을 연속적으로 위치 조정된 측벽을 갖는 구조로서 도시하고 있다.
TiOx, Si3N4또는 그 밖의 적절한 장벽 절연 재료층(62)을 CVD 법에 의해 형성하여 FEM 게이트 유닛을 보호한다. 장벽 절연 재료를 에칭하여 게이트 전극용의 측벽 절연부를 형성한다.
활성 영역(32)이 소스 영역(42) 및 드레인 영역(46)으로 되는 것을 알 수 있다. 이들 영역은, 적절한 이온(본 명세서에서 제 1 형의 도핑 불순물이라고도 부른다)을 활성 영역(32)의 나머지 부분에 주입하여 소스 영역(42) 및 드레인 영역(46)으로서 작용하는 2개의 n+층(본 명세서에서 제 1 형의 도전성 채널이라고도 부른다)을 형성함으로써 형성된다. 이 경우의 적절한 이온 주입으로서, 40 keV∼70 keV의 범위, 바람직하게는 약 5O keV의 에너지, 및 1×1O15cm-2∼5×1O15cm-2범위의 도핑량으로 As 이온을 주입할 수 있다. 또는, 동일한 도핑량 범위에서 인 이온을 30 keV∼60 keV의 에너지 범위로 주입할 수 있다. 게이트 영역은 부호(44)로 나타낸다.
다음, 웨이퍼를 열처리하여, 소스 영역 및 드레인 영역과 하부 전극의 양쪽에서 주입된 이온을 활성화 및 확산시킨다. 하부 전극(50)에 주입된 이온의 확산에 의해, FEM 게이트 유닛(48) 하부의 얕은 접합(102)(본 명세서에 있어서 제 6 형의 도전성 채널라고 부른다)이 형성된다. 패시베이션 및 주입 이온의 확산을 위한 열처리의 온도 범위는, 500℃∼1100℃의 범위이다. 다음, CVD에 의해 이 구조상에 SiO2의 층(64)을 형성하거나, 또는 다른 적절한 패시베이션 절연물을 도포한다. FEM 게이트 유닛(48)은, FEM 게이트 유닛(48) 및 그 하부의 소스, 채널 및 드레인 영역을 포함하는 FEM 메모리 셀(100)의 일부로서 도시되어 있다. 본 실시예에서는 FEM 게이트 유닛(48)의 하부에 p-층인 얇은 얕은 접합 영역(102)이 형성되어 있다.
FEM 셀(100)에 관한 마지막 설명으로서, 산화물층(64)에 구멍을 형성하여, 소스 전극(66), 게이트 전극(68), 및 드레인 전극(70)을 각각 해당하는 구성 요소에 접속한다.
도 10에 도시한 실시예는 c축 배향 강유전성 게이트 공핍형 MIS 트랜지스터를 나타내고 있다. 게이트 전압이 0인 경우, FEM 게이트 유닛 하부의 n-채널의 전하는 완전 공핍 상태가 된다. 따라서, 누설 전류가 대단히 작다. 이 작은 누설을 유지하기 위해서는, 하부 전극(50)의 어느 쪽의 에지도 n+소스 또는 n+드레인 영역의 에지에서의 거리("D"로 나타냄)가 적어도 50 nm 가 되어야 한다. 그러나, D가 증가함에 따라, 메모리 셀의 직렬 저항도 증가한다. 따라서, D는 300 nm 이하 인 것이 바람직하다. 게이트 누설 전류는 p-형 실리콘의 얕은 접합(102), 및 c축 배향 강유전성 재료 접촉에 대한 백금 또는 이리듐에 의해 결정된다. 게이트 누설 전류는, 대단히 작은 전계 강도로부터 중간 정도의 전계 강도까지의 게이트 전류이다. 백금과 n-형 실리콘 사이의 전위 장벽은 0.9 eV 이다. 제 4 형의 p-도전성 층(102)과 제 2 형의 n-도전성 층(44) 사이의 전위장벽도 또 0.9 eV 정도이다. 이 크기의 전위 장벽에 의해, c축 배향 강유전성 재료가 비분극 상태에 있을 때, n-형 실리콘 채널이 완전 공핍 상태가 된다. c축 배향 강유전성 재료가 하부 전극 계면(51)에서의 양전하에 의한 분극 상태에 있을 때, 임계 전압은 작다. c축 배향 강유전성 재료가 하부 전극 계면(51)에서의 음전하에 의한 분극 상태에 있을 때, 메모리 트랜지스터의 임계 전압은 대단히 크다. 이들 메모리 전하의 성질, 및 셀을 프로그래밍하기 위해 필요한 전압의 크기를 변경하기 위한 방법을 이하에 설명한다.
주입된 B 또는 BF2이온의 게이트 접합 영역으로의 확산은, 얕은 접합층(102)의 임의의 에지와, 소스 및 드레인 영역의 사이에도 거리 "C"를 유지하도록 제어된다. 바람직한 실시예에 있어서, "C"는 약 0 nm∼약 300 nm의 범위이다. 얕은 접합 구조에 의해, 게이트 영역(44)과 도전성 채널의 사이에 신뢰성이 높은 전위 장벽을 제공하여 누설 전류를 감소시키고, 본 발명의 FEM 셀에 대한 효과적인스위칭 메커니즘을 제공한다.
또는, c축 배향 강유전성 재료가 고온에 의한 열처리를 견딜 수 없는 경우에는, 하부 게이트 전극의 퇴적 전에 소스/드레인 이온 주입 및 어닐링을 완료할 수 있다.
본 발명에 따라 구축되는 구조는, 게이트 영역의 도전성 채널상에 위치하는 FEM 게이트 유닛이 게이트 영역의 극성을 시프트할 수 있으므로, 소스로부터 채널을 통해 드레인으로 효율적인 전류가 흐르게 할 수 있으므로, 특히 효율적이다. 본 구조에 의해, "off" 조건에서는 완전한 전하 공핍 상태가 얻어진다. 공핍형 소자의 동작 원리는 접합 FET와 유사하다.
본 발명에 따라 구축되는 메모리 셀은, 도 5에 도시한 바와 같이, 게이트 배선이 드레인 배선에 대해 수직인 메모리 셀 어레이에 배치된다. 음전압 -Vpo가 게이트 전극(68)(프로그램 선)에 인가되고, 정전압 +Vpo가 드레인 전극(70)에 인가되며, 소스 전극(66)이 접지되었을 때, p1>p0 이면, FE는 하부 전극 계면(51)에서 음전하에 의해 분극된다. 이것에 의해, FEM 게이트 유닛(48)은 저도전 상태가 된다(도 6a 참조). 기입 프로세스에 의해, 메모리 어레이의 각 메모리 트랜지스터는, 어레이의 다른 메모리 셀과 독립적으로 기입될 수 있으므로, 어레이의 다른 메모리 셀에 영향을 미치지 않는다.
FEM 게이트 유닛(48)에 기입하기 위해, 메모리 셀의 소스 전극(66) 및 드레인 전극(70)을 접지 전위로 하는 한편, +Vp1를 모든 게이트 전극(68)에 인가한다.이것에 의해, 양의 전하가 하부 전극 계면(51)에 위치하고, 음의 전하가 상부 전극계면(55)에 위치하도록, FE(52)를 분극시킨다(도 6b 참조). 이것에 의해, FEM 게이트 유닛(48)은 고도전 상태가 된다.
FEM 게이트 유닛(48)의 임계 전압은 아래와 같이 결정된다. 즉, 대규모 어레이에 있어서는 "1" 상태의 임계 전압은 작은 양의 전압, 즉 0.4 V∼0.8 V 가 되어야 하고, "0" 상태의 임계 전압은 전원 전압즉 3.3 V 보다 커야 한다. n-채널층은 p-형 기판 접합, 및 대단히 얕은 p-표면층과 게이트 바이어스 전압에 의해 공핍 상태로 된다. 메모리 윈도우는 식 (1)에 의해 정의된다.
판독 동작시에, 메모리 내용이 변화하는 전압인 보자 전압 이하의 전압 Va를 게이트 전극 및 드레인 전극에 인가한다. 어떤 전극이 Va로 바이어스 되더라도 메모리 셀의 내용은 영향을 받지 않으므로, 판독 동작은 메모리 셀의 메모리 내용에 영향을 미치지 않는다. 따라서, 장기의 전하 유지가 얻어진다.
도 11을 참조하면, 얕은 접합층 및 횡방향으로 연장되는 p-접합을 갖는 FEM 셀의 전체를 부호(110)로 나타내고 있다. 실리콘 기판은 부호(80)로 나타낸다. 본 실시예에서, 기판(80)은 단결정 기판이고, 벌크 실리콘으로 형성되어 있다. 기판(80)은, 도시한 형상으로 에칭되고, 기판의 일부는 저도핑되어, 원하는 백그라운드 극성, 즉 이 경우에는 n-영역(본 명세서에서 제 2 형의 도전성 채널라고 부른다)의 극성을 제공하는 활성 영역 또는 소자 영역(32)을 형성하고 있다. 활성영역(32)은 SiO2에 의해 형성된 절연영역(34, 36)으로 둘러싸여 있다. 당업자에게 공지된 바와 같이, 그와 같은 복수의 영역을 실리콘 웨이퍼의 표면에 형성한다. 본 발명의 FEM 게이트 유닛에 있어서, 셀을 수직 그리드형으로 구성함으로써, 도 5에 도시하는 것과 같은 메모리 어레이를 형성한다.
벌크 CM0S 기판을 예로 들어 제조 프로세스를 설명하면, 최초의 공정에서 n-웰 및 p-웰 구조를 제작하고, 이들 구조를 절연하여, 적절한 이온을 주입함으로써 트랜지스터의 임계 전압을 조절할 수 있다. 본 실시예에서, 기판(80)은 p-실리콘 또는 p-웰로 된다. 포토레지스트를 사용하여 웨이퍼의 일부를 마스킹한다. 다음, 인 이온(본 명세서에서 제 2 형의 도핑 불순물이라고도 부른다)을, 30 keV∼120 keV의 에너지 및 1.O×1O12cm-2∼5.O×1O13cm-2의 도핑량으로, p-웰의 FEM 게이트 유닛을 구축하는 부분에 주입함으로써, 제 2 형의 도전성 채널, 즉 n-층을 형성한다. n-층에서 최적의 도너 분포를 얻기 위해, 복수의 주입 공정 및/또는 열확산이 필요한 경우가 있다. 포토레지스트를 박리한다. n-형 실리콘층(32)을 주입하여 형성하는 대신에, 실리콘을 1OOnm∼1OOOnm 의 두께로 선택적으로 에피텍셜 성장시킬 수 있다.
다음, p-층(112)이 활성 영역(32)상에 형성된다. 이 p-층은, B 또는 BF2이온(본 명세서에서 제 6 형의 도핑 불순물이라고 부른다)을 활성층(32)에 주입함으로써 형성된다. 붕소 이온은 3 keV∼80 keV의 에너지로 주입할 수 있고, BF2이온은 15 keV∼50 keV의 에너지로 주입할 수 있다. 어느 쪽의 경우에도 이온 농도는 5×1O11cm-2∼1×1O13cm-2의 범위이다. 이온은 어닐링에 의해 열적으로 활성화된다. 주입된 이온이 n-활성층에 확산됨으로써, p-층(본 명세서에서 제 6 형의 도전성 채널라고 부른다)을 형성한다. 어닐링은 500 ℃∼1100 ℃ 범위의 온도로 행해진다.
다음, FEM 게이트 유닛의 형성을 개시할 수 있다. FEM 게이트 유닛은, 통상 부호(48)로 나타내고, 하부 전극(50), c축 배향 강유전성(FE) 재료(52) 및 상부 전극(54)을 포함하고 있다. FEM 게이트 유닛(48)의 구축은, 하부 전극을 p-층(112)상에 퇴적하는 것에서 시작한다. 하부 전극(50)은 전술한 바와 같이 형성할 수 있다. 그 밖의 적절한 도전성 장벽층 재료를 사용할 수 있다. 바람직한 실시예에서 전극(50)의 두께는 20 nm∼100 nm 이다.
다음, FE 재료를 CVD에 의해 퇴적한다. FE 재료는 c축 배향 Pb5Ge3O11이다. FE 재료층(52)은 100 nm∼400 nm 의 두께로 퇴적된다.
다음 상부 전극(54)을 FE 재료층의 상부에 형성한다. 상부 전극은 하부 전극과 동일한 재료에 의해 20 nm∼200 nm 의 두께로 형성된다.
포토레지스트를 FEM 게이트 유닛상에 도포한 후, 셀을 적절한 형상 및 크기로 에칭한다. FEM 게이트 유닛의 3개의 층은, 다른 형태의 마스크를 사용하여 포토레지스트를 도포하고 에칭하여 형성할 수 있는 형상이므로, 도시한 바와 같이 정확히 위치를 조정할 필요가 없음을 알 수 있다. 그러나, 명료함을 위해, FEM 게이트 유닛을 연속적으로 위치 조정된 측벽을 갖는 구조로서 도시하고 있다.
TiOx또는 그 밖의 적절한 장벽 절연 재료층(62)을 CVD 법에 의해 형성하여 FEM 게이트 유닛을 보호한다. TiOx를 에칭하여 게이트 전극용의 측벽 절연부를 형성한다.
활성 영역(32)을 변화시켜 소스 영역(42), 게이트 영역(44) 및 드레인 영역(46)을 형성한다. 이들 영역은, 포토레지스트를 활성 영역(32), p-층(112) 및 FEM 게이트 유닛(48)에 도포하여, 최종적으로 게이트 영역(44)으로 되는 부분을 마스킹하고, 적절한 이온(본 명세서에서 제 1 형의 도핑 불순물이라고도 부른다)을 활성 영역(32)의 나머지의 부분에 주입하여 소스 영역(42) 및 드레인 영역(46)이 되는 2개의 n+층(본 명세서에서 제 1 형의 도전성 채널라고도 부른다)을 형성함으로써 형성된다. p-층(112)은 게이트 접합 영역(44) 및 드레인 접합 영역(46)의 일부에 걸쳐 연장되어 있음에 유의해야 한다. 이 경우의 적절한 이온 주입으로서, 40 keV∼70 keV 의 범위, 바람직하게는 약 50 keV 의 에너지, 및 1×1O15cm-2∼5×1O15cm-2의 도핑량으로 As 이온을 주입할 수 있다. 또는, 인 이온을 동일한 도핑량 범위에서 30 keV∼60 keV의 에너지 범위로 주입할 수 있다.
웨이퍼를 열처리함으로써, 소스 영역 및 드레인 영역과 하부 전극의 양쪽에 서 주입된 이온을 활성화 및 확산시킨다. 층(112)에 주입된 B 또는 BF2이온(제 6 형의 도핑 불순물)의 확산에 의해, FEM 게이트 유닛(48)의 하부에 얕은 p-접합(본 명세서에서 제 6 형의 도전성 채널라고 부른다)이 형성된다. 패시베이션 및 주입 이온의 확산을 위한 열처리의 온도 범위는 500 ℃∼1100 ℃의 범위이다. TiOx로 이루어지는 측벽(62)을 FEM 게이트 유닛(48)의 주위에 형성한다. 다음, CVD에 의해 이 구조상에 SiO2의 층(64)을 형성하거나, 또는 다른 적절한 패시베이션 절연물을 도포한다.
FEM 게이트 유닛(48)은 FEM 메모리 셀(110)의 일부로서 도시되어 있고, FEM 메모리 셀(110)은, FEM 게이트 유닛(48), 및 그 하부에 위치하는 소스 영역, 채널 영역 및 드레인 영역을 갖고 있고, 본 실시예에서는 FEM 게이트 유닛(48)의 하부에 p-층인 엷은 얕은 접합 영역(112)이 형성되어 있다.
FEM 셀(110)에 관한 마지막 설명으로서, 산화물층(64)에 구멍을 형성하여, 소스 전극(66), 게이트 전극(68) 및 드레인 전극(70)을 각각 해당하는 구성 요소에 접속한다. 드레인 전극(70)은 드레인 영역(46) 및 p-접합(112)의 양쪽에 접속되어 있음을 알 수 있다.
도 11에 도시한 실시예는, c축 배향 강유전성 게이트 공핍형 MIS 트랜지스터를 나타내고 있다. 게이트 전압이 0 인 경우, FEM 게이트 유닛 하부의 n-채널의 전하는 완전 공핍 상태가 된다. 따라서, 누설 전류가 대단히 작다. 이러한 작은 누설을 유지하기 위해서는, 하부 전극(50)의 어느 쪽의 에지도 n+소스 영역 또는 n+드레인 영역의 에지에서의 거리("D"로 나타냄)가 적어도 50 nm 가 되어야 한다. 그러나, D가 증가함에 따라, 메모리 셀의 직렬 저항도 증가한다. 따라서, D는 300 nm 이하인 것이 바람직하다. 게이트 누설 전류는 p-형 실리콘의 얕은 접합(112), 및 c축 배향 강유전성 재료 접촉에 대한 백금에 의해 결정된다. 게이트 누설 전류는, 대단히 작은 전계 강도로부터 중간 정도의 전계 강도까지의 게이트 전류이다. p-층과 n-형 실리콘 사이의 전위 장벽은 0.8 eV∼1.0 eV 이다. 이러한 크기의 전위 장벽에 의해, c축 배향 강유전성 재료가 비분극 상태에 있을 때, 또는 c축 배향 강유전성 재료가 하부 전극에서 음전하에 의한 분극 상태에 있을 때, n-형 실리콘 채널이 완전 공핍 상태가 된다. c축 배향 강유전성 재료가 하부 전극에서 양전하에 의한 분극 상태에 있을 때, 메모리 트랜지스터의 임계 전압은 작다. 이들 메모리 전하의 성질 및, 셀을 프로그래밍하기 위해 필요한 전압의 크기를 변경하기 위한 방법을 이하에 설명한다.
또는, c축 배향 강유전성 재료가 고온에 의한 열처리를 견딜 수 없는 경우에는, 하부 게이트 전극의 퇴적 전에 소스/드레인 이온 주입 및 어닐링을 완료할 수있다.
본 발명에 따라 구축되는 구조는, 게이트 영역의 도전성 채널의 상부에 위치하는 FEM 게이트 유닛이 게이트 영역의 극성을 시프트할 수 있어, 소스로부터 채널을 통해 드레인으로 효율적인 전류가 흐르도록 할 수 있으므로, 특히 효율적이다. 본 구조에 의해, "off" 조건에서는 완전한 전하 공핍 상태가 얻어진다. "on" 조건에서는 채널 영역 전체에 전류가 흐른다.
본 발명에 따라 구축되는 메모리 셀은, 도 5에 도시한 바와 같이 게이트 배선이 드레인 배선에 대하여 수직인 메모리 셀 어레이에 배치된다. FEM 게이트 유닛(48)에 기입하기 위해, 메모리 셀의 소스 전극 및 드레인 전극을 접지 전위로 하는 한편, +Vpl을 모든 게이트 전극(68)에 인가한다. 이것에 의해, 양의 전하가 하부 전극(50)에 배치되고, 음의 전하가 상부 전극(54)에 배치되도록 FE(52)를 분극시킨다(도 6a 참조). 이것에 의해, FEM 게이트 유닛(48)은 고도전 상태가 된다.
음의 전압 -Vp0가 게이트 전극(프로그램 선)에 인가되고, 양의 전압 +Vp0가 드레인에 인가되며, 소스가 접지되었을 때, p1>p0 이면, FE는 하부 전극(50)에서 음전하에 의해 분극된다. 이것에 의해, FEM 게이트 유닛(48)은 저도전 상태가 된다(도 6b 참조). 기입 프로세스에 의해, 메모리 어레이의 각 메모리 트랜지스터는, 어레이의 다른 메모리 셀과 독립적으로 기입이 가능하게 되어, 어레이의 다른 메모리 셀의 프로그래밍에 대해 영향을 미치거나 영향을 받지 않는다.
FEM 게이트 유닛(48)의 임계 전압은 다음과 같이 결정될 수 있다: 대규모 어레이에 있어서 "1" 상태의 임계 전압은 양의 전압, 즉 0.4 V∼0.8 V가 되어야 하고, "0" 상태의 임계 전압은 전원 전압, 즉 3.3 V보다 커야 한다. n-채널층은 p-형 기판 접합, 및 대단히 얕은 p-표면층 및 게이트 바이어스 전압에 의해 공핍 상태가 된다. 메모리 윈도우는 식(1)에 의해 정의된다.
n-영역의 도핑 농도가 1.O×1O16cm-3이면, p+/n 접합의 n-영역의 공간폭은 약 0.3 ㎛ 이다. n-채널층의 두께 및 도핑이 작으면, "1" 상태의 임계 전압은 양의 값이 될 수 있음은 명백하다. n-채널층 및 p-표면층의 양쪽의 도핑 농도 및 두께, 및 투과성 및 c축 배향 강유전성 커패시터의 잔류 전하에 의해 임계 전압을 조정할 수 있다.
판독 동작시에, 보자 전압(즉, 메모리 내용이 변화하는 전압) 이하의 전압 Va를 게이트 전극 및 드레인 전극에 인가한다. 어떤 전극을 Va로 바이어스 하더라도 메모리 셀의 내용은 영향을 받지 않으므로, 판독 동작은 어떠한 메모리 셀의 메모리 내용에도 영향을 미치지 않는다. 따라서, 장기의 전하 유지가 얻어진다.
도 12를 참조하면, VLSI RAM 어레이에 사용하기 위한 FEM 셀을 부호(120)로 나타낸다. 상기한 바와 같이, 본 발명은, MOS 커패시터의 최상부에 위치하는 c축 배향 강유전성(FE) 커패시터 또는 FEM 게이트 유닛(이하, 이 2개의 소자를 합쳐서 적층 게이트 유닛(stacked gate unit)이라고 부른다)을 포함하는 MFMOS 메모리 셀을 제작하는 방법을 포함한다. 본 발명의 1실시예에서, MOS 커패시터의 면적은 c축배향 강유전성 커패시터의 면적보다 크고, 그 결과 소자의 결합 효율이 증가한다.
이하, 제 2 트랜지스터를 적층 MOS (stacked MOS) 및 FE 커패시터의 옆에 형성하여, c축 배향 강유전성 커패시터를 MOS 커패시터의 상부에 배치하며, 상기 c축 배향 강유전성 커패시터 및 MOS 커패시터가 동일한 단면을 갖는 다른 실시예에 관해 설명한다. 도 12에 도시한 구성에 의해, 셀 크기가 대단히 작게 되어, 크기가 다른 구조(즉, 옵셋(off-set) 게이트 c축 배향 강유전성 메모리 셀)보다 프로그래밍 전압이 낮아진다.
제 3 실시예는, FE 커패시터 및 적층 MOS 커패시터를 포함하고, 양 커패시터는 동일한 크기의 풋프린트(footprint)를 갖는다. 본 명세서에서 "2개의 구조를 서로 인접하여 배치한다"는 것은, MOS 트랜지스터와 FE 커패시터를 병치시켜, 2개의 구조를 수직으로 쌓아 올리거나 또는 수평으로 배치하는 것을 의미한다.
본 발명의 적층 c축 배향 강유전성 메모리 게이트 유닛은, SOI(SIM0X) 기판상에 형성되거나, 또는 p-웰이 형성된 벌크 실리콘 내에 형성될 수 있다. 벌크 기판을 사용하는 경우, 기판은 n-형 또는 p-형이다. 최초의 공정은, n-웰 및 p-구조를 제작하여, 이들 구조를 절연하고, 적절한 이온을 주입함으로써 트랜지스터의 임계 전압을 조절한다. SOI 기판을 사용하는 경우는, n-웰이나 p-웰을 형성할 필요가 없다.
도 12에 실리콘 기판(80)을 도시하고 있다. 바람직한 실시예에 있어서, 기판(80)은 단결정 기판이고, 벌크 실리콘으로 형성되어 있다. 도 12에 도시한 바와 같이, 기판(80)은 n-실리콘으로 형성되어 있다. 제 4 형의 도전성 채널인 p-웰(122)은, B 또는 BF2이온을 기판의 표면에 주입한 후, 950 ℃∼1200 ℃의 범위의 온도로 1∼4 시간 열확산 공정을 행함으로써 형성할 수 있다. 붕소 이온은 3 keV∼80 keV의 에너지로 주입할 수 있고, BF2이온은 15 keV∼50 keV의 에너지로 주입할 수 있다. 어느 쪽의 경우에도 이온 농도는 1×1O12cm-2∼1×1O14cm-2의 범위이다.
p-웰(122)의 상부에 형성된 산화물층(124)은, SiO2로 형성된 절연 영역(34,36)에 의해 둘러싸여 있다. 당업자에게 공지된 바와 같이, 그와 같은 복수의 영역을 실리콘 웨이퍼의 표면에 형성한다. 본 발명의 구조에 있어서, 셀을 드레인 및 p-웰에 대해 수직인 그리드형의 게이트에 배열함으로써, 메모리 어레이를 형성한다. 그 위에, n+폴리실리콘층(126), 하부 전극(50), FE 층(52) 및 상부 전극(54) 등을 순차적으로 퇴적하며, 하부 전극(50), FE 층(52), 및 상부 전극(54)은 FEM 게이트 유닛(48)을 구성한다.
포토레지스트를 도포하고 상기 구조를 에칭하여, MOS 커패시터(128) 및 FEM 게이트 유닛 또는 커패시터(48)가 적층 게이트 유닛(130)으로서 형성된다. 이 때, TiOx층(62) 또는 그 밖의 적절한 절연 재료의 층을 도포함으로써 c축 배향 강유전성재료를 보호한다. 다음, 포토레지스트를 도포함으로써 p-채널 구조를 보호하고, n+이온을 주입하여 n+소스 영역(42) 및 n+드레인 영역(46)을 형성한다. 나머지 p-재료에 의해 게이트 채널(44)이 제공된다.
최종적인 구조는, 절연층(62), 소스 전극(66), 게이트 전극(68), 및 드레인 전극(70)을 포함한다.
이 특정한 실시예에 의해 대단히 작은 셀 크기가 얻어진다. 상기 소자는 VLSI 메모리 애플리케이션에 특히 적합하다.
도 13을 참조하면, 비대칭 FE 분극을 갖는 단일 트랜지스터 FEM 셀을 참조 부호(140)로 나타내고 있다. 실리콘 기판을 (80)으로 나타낸다. 바람직한 실시예에서, 기판(80)은 단결정 기판이고, 벌크 실리콘으로 형성되어 있다. 다른 실시예에서는 SOI 기판상에 형성될 수 있다. 도 13에 도시한 바와 같이, p-웰(80)은, 붕소 또는 붕소 화합물인 제 4 형의 도핑 불순물을 약 1.O×1O15cm-3∼5.O×1O16cm-3의 농도로 포함하고 있다.
다음, 제 2 형의 도핑 불순물을 갖는 얕은 n-형 층(142)(본 명세서에서 제 2 형의 도전성 채널이라고도 부른다)을 인 또는 비소 주입에 의해 게이트 영역의 하부에 형성한다. 이온 에너지는 10 keV∼50 keV 의 범위이고, 도핑량은 1.O×1O12cm-2∼1.O×1O13cm-2의 범위이다.
제 6 형의 도핑 불순물 BF2을 주입한 대단히 얕은 p-형 실리콘층(144)을, n-형의 제 2 도전성 층의 최상부에 형성한다. BF2에너지는 10 keV∼40 keV 의 범위이고, 도핑량 범위는 5.0×1011cm-2∼5.0×1O12cm-2이다. 이 층을 본 명세서에서는 제 6 형의 도전성 채널이라고 부른다.
그 후, FEM 게이트 유닛의 형성을 개시할 수 있다. FEM 게이트 유닛은, 부호(48)로 나타내고, 하부 전극(50), c축 배향 강유전성(FE) 재료층(52), 및 상부 전극(54)을 포함한다. FEM 게이트 유닛(48)의 구축은, 하부 전극(50)을 p-층(144)상에 퇴적하는 것에서 시작된다. 하부 전극(50)은 전술한 바와 같이 형성될 수 있다. 바람직한 실시예에서 이 금속의 두께는 20 nm∼100 nm 이다. c축 배향 FE 재료(52)를 50 nm∼400 nm의 두께로 퇴적한다. 그 후, 상부 전극(54)을 FE 재료의 상부에 형성한다. 상부 전극은 전술한 바와 같이 20 nm∼200 nm의 두께로 형성된다.
포토레지스트를 FEM 게이트 유닛의 상부에 도포 한 후, 셀을 적절한 형상 및 크기로 에칭한다. FEM 게이트 유닛의 3개의 층은, 다른 형태의 마스크를 사용하여 포토레지스트를 도포하고 에칭함으로써 형성할 수 있는 형상이므로, 도시한 바와 같이 정확히 위치를 조정할 필요는 없음을 알 수 있다. 그러나, 명료히 하기 위해, FEM 게이트 유닛을 연속적으로 위치 조정된 측벽을 갖는 구조로서 도시하고 있다.
다음, 적절한 이온(본 명세서에서 제 1 형의 도핑 불순물이라고도 부른다)을주입하여 p-기판(80)을 변화시킴으로써, 소스 영역(42) 및 드레인 영역(46)으로 되는 2개의 n+층(본 명세서에서 제 1 형의 도전성 채널이라고도 부른다)을 형성한다. 이 경우의 적절한 이온 주입으로서, 40 keV∼70 keV 의 범위, 바람직하게는 약 50 keV 의 에너지, 및 1×1O15cm-2∼5×1O15cm-2범위의 도핑량으로 As 이온을 주입할 수 있다. 또는, 동일한 도핑량 범위로 인 이온을 30 keV∼60 keV의 에너지 범위에서 주입할 수 있다.
웨이퍼를 열처리함으로써, 소스 영역 및 드레인 영역의 양쪽에서 주입된 이온을 활성화 및 확산시킨다. 활성화 및 주입 이온의 확산을 위한 열처리의 온도 범위는 500 ℃∼1100 ℃의 범위이다.
TiOx, Si3N4또는그 밖의 적절한 장벽 절연 재료층(62)을 CVD 법에 의해 형성함으로써 FEM 게이트 유닛을 보호하며, 그 결과 FE 메모리 셀(140)이 형성된다.
FEM 셀(140)에 관한 마지막 설명으로서, 절연층(62)에 구멍을 형성하여, 워드선(WL)(게이트) 전극(68) 및 비트선(BL) 전극(70)을 각각 해당하는 구성요소에 접속한다. 소스(44)는 접지 전위(66)에 접속되어 있다.
도 13에 도시한 실시예는 c축 배향 강유전성 게이트 공핍형 MFMS 트랜지스터를 나타내고 있다. 게이트 전압이 0 인 경우, FEM 게이트 유닛 하부의 n-채널의 전하는 완전 공핍 상태가 된다. 따라서, 누설 전류가 대단히 적다. 이 적은 누설을 유지하기 위해, 하부 전극(50)의 어느 쪽의 에지도 n+소스 영역(42) 또는 n+드레인 영역(46)의 에지에서의 거리("D"로 나타냄)가 적어도 50 nm가 되어야 한다. 그러나, D가 증가함에 따라, 메모리 셀의 직렬 저항도 증가한다. 따라서, D는 300 nm 이하인 것이 바람직하다. 제 6 형의 p-도전성층(144)과 제 2 형의 n-도전성층(142) 사이의 전위 장벽은 0.9 eV 정도이다. 이 크기의 전위 장벽에 의해, c축 배향 강유전성 재료가 비분극 상태에 있을 때, n-형 실리콘 채널이 완전 공핍 상태가 된다. c축 배향 강유전성 재료(52)가 하부 전극(50)에 인접한 양전하에 의한 분극 상태에 있을 때, 임계 전압은 작다. c축 배향 강유전성 재료(52)가 하부 전극(50)에 인접한 음전하에 의한 분극 상태에 있을 때, 메모리 트랜지스터의 임계 전압은 대단히 크다. 이들 메모리 전하의 성질, 및 셀을 프로그래밍하기 위해 필요한 전압의 크기를 변경하기 위한 방법을 이하에 설명한다.
또한, c축 배향 강유전성 재료가 고온에 의한 열처리를 견딜 수 없는 경우에는, 하부 게이트 전극의 퇴적 전에 소스/드레인 이온 주입 및 어닐링을 완료할 수 있다.
본 발명에 따라 구축되는 구조는, 게이트 영역의 도전성 채널의 상부에 위치하는 FEM 게이트 유닛이 게이트 영역의 극성을 시프트할 수 있어, 소스로부터 채널을 통해 드레인으로 효율적인 전류가 흐르도록 할 수 있으므로, 특히 효율적이다. 본 구조에 의해, "off" 조건에서는 완전한 전하 공핍 상태가 얻어진다. 공핍형 소자의 동작 원리는 접합 FET의 경우와 유사하다.
c축 배향 강유전성 메모리 소자는, 저전압, 고밀도 및 고속 애플리케이션에사용될 수 있다. 메모리 셀을 도 5에 도시한 바와 같이 레이아웃한다. 비트선을 접지함과 동시에 워드선(게이트)에 양의 전압 Vpp를 인가함으로써, 메모리 어레이는"1"(고도전) 상태로 블록 프로그래밍된다. 각 메모리 셀을 개별적으로 "0"(저도전) 상태로 프로그래밍하기 위해서는, 비트선에 양의 프로그래밍 전압 Vpp을 인가하는 한편, 음의 프로그래밍 전압 -Vpp을 워드선에 인가한다. 이것에 의해, 1개의 셀만이 게이트에서 바이어스 전압 -Vpp를 갖고, 드레인에서 +Vpp를 갖게 된다. 이 메모리 셀은 전체 어레이에서 유일하게 "0" 상태로 기입되는 셀이다.
이 비대칭 분극 완화는, 여러가지 전극의 조합에서 관찰된다. 또한, 임의의 c축 배향 강유전성 박막 및 임의의 종류의 c축 배향 강유전성 게이트 구조에서도 관찰될 수 있다. 비대칭 분극 완화의 메커니즘은 복잡하고, 처리 조건에 대해 민감하다. 이것은, 본 발명의 바람직한 실시예에 있어서, c축 배향 강유전성 게이트 제어형 단일 트랜지스터 메모리 셀의 제작에 비대칭 분극 완화 기술을 사용하는 것을 필요로 한다.
FEM 게이트 유닛(48)의 임계 전압은 다음과 같이 결정된다: 대규모 어레이에 있어서, "1" 상태의 임계 전압은 작은 양의 전압, 즉 0.4 V∼0.8 V 가 되어야 한다. "0" 상태의 임계 전압은 전원 전압, 즉 3.3 V 보다 커야 한다. n-채널층은 p-형 기판 접합, 및 대단히 얕은 p-표면층 및 게이트 바이어스 전압에 의해 공핍 상태가 된다. 메모리 윈도우는 식(1)에 의해 정의된다.
판독 동작에 있어서, 보자 전압(즉, 메모리 내용이 변화하는 전압) 이하의 전압 Va를 게이트 전극 및 드레인 전극에 인가한다. 어떤 전극을 Va로 바이어스 하더라도 메모리 셀의 내용은 영향을 받지 않기 때문에, 판독 동작은 메모리 셀의 메모리 내용에 영향을 미치지 않는다. 따라서, 장기의 전하 유지가 얻어진다.
이와 같이, FEM 메모리 셀 및 이것을 구축하는 방법, 및 각각의 여러가지 변형예를 개시하였다. FEM 게이트 유닛은, 단일 트랜지스터 소자로서 구축되거나, 또는, 관련된 MOS 트랜지스터와 동시에 구축될 수 있다. 발명의 상세한 설명의 항에 기술된 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 개시한 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 여러가지로 변경하여 실시할 수 있다.

Claims (37)

  1. 강유전성 메모리(FEM) 게이트 유닛을 갖는 반도체 구조를 단결정 실리콘 기판상에 형성하는 방법에 있어서:
    상기 FEM 게이트 유닛에 대한 실리콘 소자 영역을 형성하는 공정;
    상기 실리콘 소자 영역에 제 1 형의 도핑 불순물을 주입함으로써 소스 접합 영역 및 드레인 접합 영역으로서 사용되는 제 1 형의 도전성 채널을 형성하는 공정;
    상기 실리콘 소자 영역상의 상기 FEM 게이트 유닛에 대한 소스 접합 영역과 드레인 접합 영역 사이에 게이트 접합 영역으로서 동작하는 제 2 형의 도전성 채널을 형성하는 공정;
    FEM 게이트 유닛을 상기 게이트 접합 영역의 상부에 퇴적하는 공정으로서, 하부 전극, c축 배향 Pb5Ge3O11FE 층 및 상부 전극을 퇴적하는 공정을 포함하며, 상기 게이트 접합 영역상에 위치하는 상기 FEM 게이트 유닛의 크기를, 상기 FEM 게이트 유닛의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지에서 거리 "D"만큼 떨어져 있고, 상기 "D"는 약 50 nm에서 300 nm 사이가 되도록하는 공정; 및
    상기 FEM 게이트 유닛의 주위에 절연 구조를 퇴적하는 공정을 포함하고,
    상기 FEM 게이트 유닛의 주위에 절연 구조를 퇴적하는 공정은, TiOx및 Si3N4로 이루어지는 그룹에서 선택된 절연 재료의 층을 상기 FEM 게이트 유닛상에 퇴적하는 공정을 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 구조를 약 500 ℃ 내지 1100 ℃의 온도로 어닐링하는 공정을 포함하는 방법.
  3. 제 1 항에 있어서, 상기 FEM 게이트 유닛을 퇴적하는 공정은, 상기 하부 전극을 약 20 nm 내지 100 nm의 두께로 퇴적하는 공정, 상기 FE 재료층을 약 100 nm 내지 400 nm의 두께로 퇴적하는 공정, 및 상기 상부 전극을 약 20 nm 내지 1OO nm의 두께로 퇴적하는 공정을 포함하며, 상기 하부 전극 및 상기 상부 전극은, Pt, Ir, IrO2및 Pt/Ir 합금으로 이루어지는 그룹에서 선택된 재료로 형성되는 방법.
  4. 제 1 항에 있어서, 상기 제 1 형의 도핑 불순물을 주입하는 공정은, 상기 소자 영역에 대해, 약 40 keV 내지 70 keV의 에너지로 주입되는 As, 및 약 30 keV 내지 60 keV의 에너지로 주입되는 인으로 이루어지는 그룹에서 선택된 이온을 약 2×1O15cm-2내지 5×1O15cm-2의 도핑량으로 도핑하는 공정을 포함하는 방법.
  5. 제 1 항에 있어서, 도전성 채널 전구체층을 상기 게이트 접합 영역상에 형성함으로써 상기 FEM 게이트 유닛과 상기 게이트 영역 사이의 장벽층으로서 기능하는제 6 형의 도전성 채널을 형성하는 공정, B 및 BF2로 이루어지는 그룹에서 선택된 도펀트를 각각 3 keV 내지 10 keV, 또는 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1O13cm-2의 도핑량으로 주입하여 상기 도전성 채널 전구체를 형성하는 공정, 및 상기 구조를 약 500 ℃∼1100 ℃의 온도로 어닐링함으로써 상기 하부 전극으로부터 상기 게이트 접합 영역으로 이온을 확산시켜 상기 도전성 채널 전구체를 형성하는 공정을 포함하는 방법.
  6. 제 5 항에 있어서, 상기 도전성 채널 전구체층은 상기 FEM 게이트 유닛의 가장자리의 하부에 위치하도록 형성되는 방법.
  7. 제 1 항에 있어서, 실리콘 기판상에 형성된 MOS 트랜지스터 및 강유전성 메모리(FEM) 셀을 형성하는 공정을 포함하며, 상기 기판상에 활성 영역을 형성하는 공정은, 상기 구조내에 p-웰을 형성함으로써 제 4 도전형의 도전성 채널을 형성하는 공정을 포함하고; 상기 p-웰상에 MOS 트랜지스터를 구축하는 공정을 더 포함하며; 상기 하부 전극은 상기 제 1 형의 도전성 채널의 적어도 일부에 중첩되고; 상기 제 2 형의 상기 도전성 채널을 형성하는 공정은, As 또는 P로 이루어지는 그룹에서 선택된 도펀트를 각각 3 keV 내지 10 keV, 또는 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1013cm-2의 도핑량으로 상기 소자 영역에 주입하고, 상기 구조를 약 500 ℃ 내지 1100 ℃의 온도로 어닐링함으로써 As 또는 P 이온을 상기 제 2 형의 도전성 채널로부터 상기 게이트 접합 영역으로 확산시켜 상기 제 2 형의 도전성 채널을 형성하는 공정을 포함하는 방법.
  8. 제 7 항에 있어서, 상기 FEM 게이트 유닛의 주위에 절연 구조를 퇴적하는 공정은, TiOx및 Si3N4로 이루어지는 그룹에서 선택되는 절연 재료의 층을 상기 MOS 트랜지스터 및 상기 FEM 게이트 유닛의 상부에 퇴적하는 공정을 포함하는 방법.
  9. 제 7 항에 있어서, 상기 FEM 게이트 유닛을 형성하는 공정은, 트랜지스터 절연층을 상기 MOS 트랜지스터의 상부에 퇴적한 후, 상기 FEM 게이트 유닛을 상기 트랜지스터 절연층상에 구축하는 공정을 포함하는 방법.
  10. 제 7 항에 있어서, 상기 FEM 게이트 유닛을 형성하는 공정은, 트랜지스터 절연층을 상기 MOS 트랜지스터의 상부에 퇴적한 후, 상기 FEM 게이트 유닛을 상기 MOS 트랜지스터의 측면을 따라 구축하는 공정을 포함하는 방법.
  11. 제 1 항에 있어서, 제 4 형의 도전성 채널을 상기 게이트 접합 영역에 형성하는 공정을 포함하며, 상기 게이트 접합 영역상에 위치하는 상기 제 3 형의 도전성 채널의 크기는, 상기 제 3 형의 상기 도전성 채널의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지에서 거리 "C"만큼 떨어져 있고, "C"는 약 0 nm에서 300 nm 사이가 되도록 하는 크기로 되는 방법.
  12. 제 11 항에 있어서, 상기 제 6 형의 도전성 채널을 형성하는 공정은, B 및 BF2로 이루어지는 그룹에서 선택된 도펀트를 각각 3 keV 내지 1OkeV, 또는 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×10l3cm-2의 도핑량으로 주입하는 공정을 포함하는 방법.
  13. 제 11 항에 있어서, 상기 구조를 약 500 ℃ 내지 1100 ℃의 온도로 어닐링함으로써 B 또는 BF2이온을 상기 하부 전극으로부터 상기 게이트 접합 영역으로 확산시켜 상기 제 6 형의 도전성 채널을 형성하는 공정을 포함하는 방법.
  14. 제 1 항에 있어서, 제 4 형의 도핑 불순물을 상기 소자 영역의 상부에 주입함으로써 제 4 형의 도전성층을 형성하는 공정; 및 제 1 형의 도핑 불순물을 상기 게이트 접합 영역의 어느 한 측상의 상기 실리콘 소자 영역에 주입함으로써 소스 접합 영역 및 드레인 접합 영역으로서 사용되는 상기 제 1 형의 도전성 채널을 형성하는 공정으로서, 상기 제 4 형의 도전성 채널이 상기 드레인 접합 영역으로 연장되는 공정을 포함하며; 제 5 형의 도전성 채널을 형성하는 공정은, B 또는 BF2로 이루어지는 그룹에서 선택된 도펀트를 각각 3 keV 내지 10 keV, 또는 15 keV 내지50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1013cm-2의 도핑량으로 주입하는 공정, 및 상기 구조를 약 500 ℃ 내지 1100 ℃의 온도로 어닐링함으로써 B 또는 BF2이온을 상기 제 4 형의 도전성 채널로부터 상기 게이트 접합 영역으로 확산시켜, 상기 제 2 형의 도전성 채널을 형성하는 공정을 포함하는 방법.
  15. 제 14 항에 있어서, 상기 소스 접합 영역 및 상기 드레인 접합 영역의 상부에 실리사이드층을 퇴적하는 공정을 더 포함하는 방법.
  16. 제 1 항에 있어서, 상기 제 2 형의 상기 도전성 채널상에 MOS 커패시터를 형성하는 공정; 및 상기 MOS 커패시터의 상부에 상기 FEM 게이트 유닛을 퇴적하여 적층 게이트 유닛을 형성하는 공정을 포함하는 방법.
  17. 제 16 항에 있어서, 상기 MOS 커패시터를 형성하는 공정은 소정의 표면적을 갖는 MOS 커패시터를 형성하는 공정을 포함하며, 상기 FEM 게이트 유닛을 퇴적하는 공정은 상기 MOS 커패시터의 표면적보다 작은 표면적을 갖는 FEM 커패시터를 퇴적하는 공정을 포함하는 방법.
  18. 제 16 항에 있어서, 상기 MOS 커패시터를 형성하는 공정은 소정의 표면적을 갖는 MOS 커패시터를 형성하는 공정을 포함하며, 상기 FEM 게이트 유닛을 퇴적하는공정은 상기 MOS 커패시터의 표면적과 실질적으로 동일한 표면적을 갖는 FEM 커패시터를 퇴적하는 공정을 포함하는 방법.
  19. 제 16 항에 있어서, 상기 적층 게이트 유닛의 옆에 제 2 MOS 커패시터를 형성하는 공정을 포함하는 방법.
  20. 제 1 항에 있어서, 제 2 형의 도핑 불순물을 상기 기판에 도입함으로써 제 2 형의 도전성 기판을 형성하는 공정; 및 제 4 형의 도핑 불순물을 상기 제 2 형의 도전성 기판에 주입함으로써 제 4 형의 도전성 채널을 형성하는 공정을 포함하며; 제 1 형의 도핑 불순물을 주입하는 공정은, 인 및 비소로 이루어지는 그룹에서 선택된 도펀트를 약 10 keV 내지 50 keV 범위의 에너지 레벨 및 약 5.0×1012cm-2내지 5.0×1013cm-2의 도핑량으로 주입하는 공정; 상기 제 1 형의 상기 도전성 채널에 제 2 형의 도핑 불순물을 주입함으로써 게이트 접합 영역으로서 사용되는 제 2 형의 도전성 채널을 형성하는 공정; 및 제 1 형의 도핑 불순물을 상기 게이트 접합 영역의 어느 한 측상에 주입함으로써 소스 접합 영역 및 드레인 접합 영역으로서 사용되는 복수의 제 1 형의 도전성 채널을 형성하는 공정을 포함하는 방법.
  21. 활성 영역을 포함하는 단결정 실리콘 기판;
    상기 활성 영역에 위치하며, 제 1 형의 도핑 불순물로 도핑되어 한 쌍의 제1 형의 도전성 채널을 형성하는 소스 접합 영역 및 드레인 접합 영역;
    상기 소스 접합 영역과 상기 드레인 접합 영역 사이의 상기 활성 영역내에 위치하며, 도핑되어 제 2 형의 도전성 채널을 형성하는 게이트 접합 영역;
    하부 전극, c축 배향 Pb5Ge3O11FE 층 및 상부 전극을 포함하는 FEM 게이트 유닛에 있어서, 상기 게이트 접합 영역상에 위치하는 상기 FEM 게이트 유닛의 크기는, 상기 FEM 게이트 유닛의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지에서 거리 "D"만큼 떨어져 있고, 상기 "D"는 약 50 nm에서 300 nm 사이가 되도록 하는 FEM 게이트 유닛;
    상기 접합 영역, 상기 FEM 게이트 유닛 및 상기 기판에 중첩되는 상부 표면을 갖는 절연층; 및
    상기 절연층의 상부 표면상에 위치하며, 그 절연층을 통해 연장되어 각각의 접합 영역과 전기적 접촉을 형성하는 소스 전극 및 드레인 전극, 및 상기 절연층의 상부 표면상에 위치하며, 그 절연층을 통해 연장되어 상기 FEM 게이트 유닛의 상부 전극과 전기적 접촉을 형성하는 게이트 전극을 포함하는 강유전성 메모리(FEM) 셀.
  22. 제 21 항에 있어서, 상기 게이트 접합 영역상에 위치하는 도전성 채널 전구체 영역을 포함하며, 상기 도전성 채널 전구체는 Pt 이온을 함유하고, 상기 Pt 이온은 약 500 ℃ 내지 1100 ℃의 온도로 상기 구조를 어닐링하는 동안 상기 FEM 게이트 유닛의 하부 전극으로부터 확산되는 FEM 셀.
  23. 제 21 항에 있어서, 상기 게이트 접합 영역상에 위치하는 도전성 채널 전구체 영역을 포함하며, 상기 도전성 채널 전구체는 주입된 이온을 함유하고, 상기 이온은 각각 3 keV 내지 10 keV, 및 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1013cm-2의 도핑량으로 주입되는 B 및 BF2로 이루어지는 그룹에서 선택되는 FEM 셀.
  24. 제 21 항에 있어서, 상기 하부 전극은 약 20 nm 내지 100 nm의 두께를 갖고, 상기 FE 층은 약 100 nm 내지 400 nm의 두께를 가지며, 상기 상부 전극은 20 nm 내지 100nm의 두께를 갖고, 상기 하부 전극 및 상기 상부 전극은, Pt, Ir, IrO2및 Pt/Ir 합금으로 이루어지는 그룹에서 선택된 재료로 형성되는 FEM 셀.
  25. 제 21 항에 있어서, 상기 제 2 형의 도핑 불순물은 약 40 keV 내지 70 keV의 에너지로 주입되는 As, 및 약 30 keV 내지 60 keV의 에너지로 주입되는 인으로 이루어지는 그룹에서 선택된 이온을 포함하고, 상기 이온은 약 2×1015cm-2내지 5×1015cm-2의 도핑량을 갖는 FEM 셀.
  26. 제 21 항에 있어서, 상기 활성 영역내에 위치하며 제 4 형의 도핑 불순물로도핑된 제 4 형의 도전성 채널 영역; 및 상기 제 2 형의 상기 도전성 채널에 인접하여 위치하는 MOS 트랜지스터를 포함하며; 상기 드레인 전극은 상기 드레인 접합 영역 및 상기 제 4 형의 상기 도전성 채널과 접촉하고; 상기 제 4 형의 상기 도전성 채널은 주입된 이온을 함유하며, 상기 이온은, 각각 3 keV 내지 10 keV, 및 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1013cm-2의 도핑량으로 주입되는 B 및 BF2로 이루어지는 그룹에서 선택되어, 약 500 ℃ 내지 1100 ℃의 온도로 상기 구조를 어닐링하는 동안 상기 소자 영역으로부터 확산되는 FEM 셀.
  27. 제 26 항에 있어서, 상기 FEM 게이트 유닛은 상기 MOS 트랜지스터에 중첩되는 FEM 셀.
  28. 제 26 항에 있어서, 상기 MOS 트랜지스터 및 상기 FEM 게이트 유닛은 나란히 배치되는 FEM 셀.
  29. 제 21 항에 있어서, 상기 게이트 접합 영역상에 위치하는 제 4 형의 도전성 채널을 포함하며, 상기 FEM 게이트 유닛은 상기 제 4 형의 상기 도전성 채널에 중첩되고, 상기 제 4 형의 상기 도전성 채널 영역보다 작은 표면적을 가지며; 상기 제 4 형의 상기 도전성 채널은 주입된 이온을 함유하고, 상기 이온은, 각각 3 keV 내지 10 keV, 및 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1013cm-2의 도핑량으로 주입되는 B 및 BF2로 이루어지는 그룹에서 선택되어, 약 500 ℃ 내지 1100 ℃의 온도로 상기 구조를 어닐링하는 동안 상기 FEM 게이트 유닛의 하부 전극으로부터 확산되는 FEM 셀.
  30. 제 29 항에 있어서, 상기 제 4 형의 상기 도전성 채널은, 그의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지에서 거리 "C"만큼 떨어져 있도록 구성되며, 상기 "C"는 약 0 nm 에서 300 nm 사이인 FEM 셀.
  31. 제 21 항에 있어서, 상기 게이트 접합 영역상에 위치하여 부분적으로 상기 드레인 접합 영역으로 연장되는 제 4 형의 도전성 채널을 포함하며; 상기 FEM 게이트 유닛은 상기 제 4 형의 상기 도전성 채널에 중첩되고, 상기 제 4 형의 상기 도전성 채널 영역보다 작은 표면적을 가지며, 상기 게이트 접합 영역상에 위치하는 상기 FEM 게이트 유닛의 크기는, 상기 FEM 게이트 유닛의 어느 쪽의 에지도 상기 소스 접합 영역 및 상기 드레인 접합 영역의 에지에서 거리 "D"만큼 떨어져 있고, 상기 "D"는 약 50 nm 에서 300 nm 사이가 되도록 하는 크기로 되며; 상기 제 4 형의 상기 도전성 채널은 주입된 이온을 함유하고, 상기 이온은, 각각 3 keV 내지 10 keV, 및 15 keV 내지 50 keV 범위의 에너지, 및 5×1011cm-2내지 1×1013cm-2의 도핑량으로 주입되는 B 및 BF2로 이루어지는 그룹에서 선택되어, 약 500 ℃ 내지 1100℃의 온도로 상기 구조를 어닐링하는 동안 상기 소자 영역으로부터 확산되는 FEM 셀.
  32. 제 31 항에 있어서, 상기 소스 접합 영역 및 상기 드레인 접합 영역에 중첩되는 실리사이드층을 더 포함하는 FEM 셀.
  33. 제 21 항에 있어서, 상기 게이트 접합 영역의 상부에 위치하는 산화물층 및 n-폴리실리콘으로 이루어진 도전성 층을 포함하는 MOS 커패시터를 포함하고, 상기 MOS 커패시터는 소정의 표면적을 가지며; 상기 FEM 게이트 유닛이 적층되어 상기 MOS 커패시터의 적어도 일부에 중첩됨으로써, 상기 MOS 커패시터와 동시에 적층 게이트 유닛을 형성하는 FEM 셀.
  34. 제 33 항에 있어서, 상기 FEM 커패시터는 상기 MOS 커패시터의 전체 표면적에 걸쳐 중첩되는 FEM 셀.
  35. 제 33 항에 있어서, 상기 FEM 커패시터는 상기 MOS 커패시터의 전체 표면적보다 작은 영역에 걸쳐 중첩되는 FEM 셀.
  36. 제 33 항에 있어서, 상기 적층 게이트 유닛의 옆에 형성된 제 2 MOS 커패시터를 더 포함하는 FEM 셀.
  37. 제 21 항에 있어서, 제 2 도전형의 실리콘 기판; 상기 기판에 형성된 제 4 도전형의 얕은 도전성 채널을 포함하며; 상기 제 2 도전형의 상기 도전성 층은 상기 제 4 형의 상기 얕은 도전성 채널에 형성되어 게이트 접합 영역을 제공하는 FEM 셀.
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