JPH0778944A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH0778944A JPH0778944A JP5222597A JP22259793A JPH0778944A JP H0778944 A JPH0778944 A JP H0778944A JP 5222597 A JP5222597 A JP 5222597A JP 22259793 A JP22259793 A JP 22259793A JP H0778944 A JPH0778944 A JP H0778944A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 (修正有)
【目的】アクセス回数に制限がなく動作速度が速い強誘
電体不揮発性メモリを得る。 【構成】MOSFET型強誘電体不揮発性メモリの強誘
電体として比誘電率が小さく分極軸一軸配向性を有する
Pb5Ge3O11薄膜材料を用いる。比誘電率が25〜30で
ある上記薄膜をメモリーのキャパシタの誘電体に用いた
場合には分極軸方位は一軸性であるため、分極反転時に
PZTのような90°反転時にみられるような強誘電体膜
に対する物理的ストレスが生じ難く分極方向の反転を10
13回以上繰り返しても劣化がなく長寿命メモリを得るこ
とができる。また、強誘電体に比誘電率が小さい材料を
用いることにより書き込み電圧を十分低くしても強誘電
体に印加される実効電圧が十分高いため高速な書き込み
が可能である。電荷注入阻止層であるS1O2膜に印加さ
れる電界強度も強誘電体の誘電率が低いため十分低く抑
えることが可能であり、S1O2膜の劣化による信頼性低
下の問題も生じない。
電体不揮発性メモリを得る。 【構成】MOSFET型強誘電体不揮発性メモリの強誘
電体として比誘電率が小さく分極軸一軸配向性を有する
Pb5Ge3O11薄膜材料を用いる。比誘電率が25〜30で
ある上記薄膜をメモリーのキャパシタの誘電体に用いた
場合には分極軸方位は一軸性であるため、分極反転時に
PZTのような90°反転時にみられるような強誘電体膜
に対する物理的ストレスが生じ難く分極方向の反転を10
13回以上繰り返しても劣化がなく長寿命メモリを得るこ
とができる。また、強誘電体に比誘電率が小さい材料を
用いることにより書き込み電圧を十分低くしても強誘電
体に印加される実効電圧が十分高いため高速な書き込み
が可能である。電荷注入阻止層であるS1O2膜に印加さ
れる電界強度も強誘電体の誘電率が低いため十分低く抑
えることが可能であり、S1O2膜の劣化による信頼性低
下の問題も生じない。
Description
【0001】
【産業上の利用分野】本発明は不揮発性メモリ、特に電
荷蓄積用キャパシタとして強誘電体を用いた不揮発性メ
モリに係るものである。
荷蓄積用キャパシタとして強誘電体を用いた不揮発性メ
モリに係るものである。
【0002】
【従来の技術】大容量記憶装置としてハードディスク装
置(HDD)が使用されている。HDDは大容量ではあ
るが機械的動作を必要とするため読み書き速度が遅い。
また、可動部分が存在するため機械的衝撃が加えられた
時に記録部に損傷が生じ読み書き不能となるクラッシュ
事故が発生することがある。最近のHDDはソフトウェ
ア規模の増大及び取り扱うデータ量の増大により益々大
容量化しており、このクラッシュ事故が発生した時の被
害規模は無視できないものとなってきている。
置(HDD)が使用されている。HDDは大容量ではあ
るが機械的動作を必要とするため読み書き速度が遅い。
また、可動部分が存在するため機械的衝撃が加えられた
時に記録部に損傷が生じ読み書き不能となるクラッシュ
事故が発生することがある。最近のHDDはソフトウェ
ア規模の増大及び取り扱うデータ量の増大により益々大
容量化しており、このクラッシュ事故が発生した時の被
害規模は無視できないものとなってきている。
【0003】半導体メモリは、読み書き動作状態からR
AM(Random Access Memory)とSAM(Sequential A
ccess Memory)とに大きく分類され、これらは原理的に
記憶動作状態から読み書きが可能なRWM(Read Write
Memory)及び読みだしだけが可能なROM(Read Only
Memory)に分けられ、また、記憶内容の維持に電力を
要せず、電源を切っても記憶内容を失わないものは不揮
発性メモリ、記憶内容の維持に電力を要し、電源を切る
と記憶内容を失うものは揮発性メモリと呼ばれている。
AM(Random Access Memory)とSAM(Sequential A
ccess Memory)とに大きく分類され、これらは原理的に
記憶動作状態から読み書きが可能なRWM(Read Write
Memory)及び読みだしだけが可能なROM(Read Only
Memory)に分けられ、また、記憶内容の維持に電力を
要せず、電源を切っても記憶内容を失わないものは不揮
発性メモリ、記憶内容の維持に電力を要し、電源を切る
と記憶内容を失うものは揮発性メモリと呼ばれている。
【0004】一般に用いられている半導体揮発性メモリ
には大きく分けてDRAM(Dynamic Randum Access Me
mory)とSRAM(Static Randum Access Memory)が
ある。DRAMは記憶セルが1個のトランジスタと1個
のキャパシタから構成されており構造が簡単なため集積
度を高くすることが可能であるため比較的安価である反
面キャパシタに蓄積された電荷が放電により失われるた
め、蓄積電荷を補充するリフレッシュ動作を行う必要が
あり、消費電力が大きい。これに対して、SRAMは2
個のトランジスタから構成されるフリップフロップ回路
によって記憶セルが構成されていためる集積度を高くす
ることが困難で高価であるが、消費電力は小さい。
には大きく分けてDRAM(Dynamic Randum Access Me
mory)とSRAM(Static Randum Access Memory)が
ある。DRAMは記憶セルが1個のトランジスタと1個
のキャパシタから構成されており構造が簡単なため集積
度を高くすることが可能であるため比較的安価である反
面キャパシタに蓄積された電荷が放電により失われるた
め、蓄積電荷を補充するリフレッシュ動作を行う必要が
あり、消費電力が大きい。これに対して、SRAMは2
個のトランジスタから構成されるフリップフロップ回路
によって記憶セルが構成されていためる集積度を高くす
ることが困難で高価であるが、消費電力は小さい。
【0005】そのため、従来はコンピュータ内部の動作
時の内部記憶装置として用いられる半導体メモリとして
は大容量のDRAM(Dynamic Randum Access Memory)
が用いられ、非使用時の内部記憶装置あるいはメモリー
カード等の外部記憶装置には小容量のSRAM(Static
Randum Access Memory)が用いられている。
時の内部記憶装置として用いられる半導体メモリとして
は大容量のDRAM(Dynamic Randum Access Memory)
が用いられ、非使用時の内部記憶装置あるいはメモリー
カード等の外部記憶装置には小容量のSRAM(Static
Randum Access Memory)が用いられている。
【0006】また、不揮発性メモリには製造時にデータ
が構造的に記録されており書き込みが全くできないマス
クROMと、製造後に書き込みを行うことができるEP
ROM(Erasable Programable ROM)とがある。そ
して、EPROMには代表的なものとして電気的に書き
込みを行い消去は紫外線を照射することによって一括し
て行うUV−EPROM(Ultra Violet−EPRO
M)、電気的な書き込み消去をビット単位で行うEEP
ROM(Electrically EPROM)及び電気的な書き
込み消去を一括して行うフラッシュEEPROM(Flas
h EEPROM)がある。
が構造的に記録されており書き込みが全くできないマス
クROMと、製造後に書き込みを行うことができるEP
ROM(Erasable Programable ROM)とがある。そ
して、EPROMには代表的なものとして電気的に書き
込みを行い消去は紫外線を照射することによって一括し
て行うUV−EPROM(Ultra Violet−EPRO
M)、電気的な書き込み消去をビット単位で行うEEP
ROM(Electrically EPROM)及び電気的な書き
込み消去を一括して行うフラッシュEEPROM(Flas
h EEPROM)がある。
【0007】これらの書き込み可能なEPROMはいず
れも書き込み動作に要する時間が数msと長く、データ
書き込み回数が104回程度と少ない。また、その動作
原理から書き込み動作の制御が複雑である。そのため、
SRAMに代えてEPROMを使用することができな
い。
れも書き込み動作に要する時間が数msと長く、データ
書き込み回数が104回程度と少ない。また、その動作
原理から書き込み動作の制御が複雑である。そのため、
SRAMに代えてEPROMを使用することができな
い。
【0008】ところで、近年、DRAM中でMOS電界
効果トランジスタ(MOSFET)と組み合わせて記憶
部に用いられるキャパシタの誘電体としてSiNxに代
えて強誘電体薄膜を用い、この強誘電体を自発分極させ
ることによって記憶動作を行わせる強誘電体不揮発性メ
モリはRAMでありながら記憶維持に電力を要しないた
め不揮発性であること、構造が単純なため集積化に適し
ていること、低電圧駆動が可能であること、書き込み動
作に要する時間が240ns〜500nsとEPROM
と比較して短いことから、SRAMあるいはHDDに代
わる記憶装置として注目されている。
効果トランジスタ(MOSFET)と組み合わせて記憶
部に用いられるキャパシタの誘電体としてSiNxに代
えて強誘電体薄膜を用い、この強誘電体を自発分極させ
ることによって記憶動作を行わせる強誘電体不揮発性メ
モリはRAMでありながら記憶維持に電力を要しないた
め不揮発性であること、構造が単純なため集積化に適し
ていること、低電圧駆動が可能であること、書き込み動
作に要する時間が240ns〜500nsとEPROM
と比較して短いことから、SRAMあるいはHDDに代
わる記憶装置として注目されている。
【0009】この強誘電体不揮発性メモリにはMOSF
ETのゲート絶縁膜を強誘電体で形成し、蓄積された分
極電荷によってゲートを制御するMOSFET型強誘電
体不揮発性メモリと、1トランジスタ・1キャパシタ型
DRAMのキャパシタを強誘電体で形成し、蓄積された
分極電荷を破壊読み出しによって読み出し再書き込みを
行うDRAM型強誘電体不揮発性メモリとがある。本発
明はMOSFET型不揮発性メモリに関するものであ
り、その従来例の構造を図1に示す。
ETのゲート絶縁膜を強誘電体で形成し、蓄積された分
極電荷によってゲートを制御するMOSFET型強誘電
体不揮発性メモリと、1トランジスタ・1キャパシタ型
DRAMのキャパシタを強誘電体で形成し、蓄積された
分極電荷を破壊読み出しによって読み出し再書き込みを
行うDRAM型強誘電体不揮発性メモリとがある。本発
明はMOSFET型不揮発性メモリに関するものであ
り、その従来例の構造を図1に示す。
【0010】図1(a)に示したのはMOSFET型強
誘電体不揮発性メモリの構造模式図であり、同(b)に
示したのはその等価回路である。この図において1はシ
リコンウェハであり、その表面にソース領域2及びドレ
イン領域3が形成されており、ソース領域2とドレイン
領域3との間の部分がチャンネル領域となっており、全
体として通常のMOSFETの構成を有している。その
チャンネル領域の上にSiO2電荷注入阻止層4が形成
されており、このSiO2電荷注入阻止層4の上に膜厚
0.6〜0.8μmの鉛,ジルコニウム,チタン複合酸化
物であるPZT[Pb(ZrxTi1-x)O3)]からな
る強誘電体薄膜8が形成されている。
誘電体不揮発性メモリの構造模式図であり、同(b)に
示したのはその等価回路である。この図において1はシ
リコンウェハであり、その表面にソース領域2及びドレ
イン領域3が形成されており、ソース領域2とドレイン
領域3との間の部分がチャンネル領域となっており、全
体として通常のMOSFETの構成を有している。その
チャンネル領域の上にSiO2電荷注入阻止層4が形成
されており、このSiO2電荷注入阻止層4の上に膜厚
0.6〜0.8μmの鉛,ジルコニウム,チタン複合酸化
物であるPZT[Pb(ZrxTi1-x)O3)]からな
る強誘電体薄膜8が形成されている。
【0011】これらのソース領域2、強誘電体膜8及び
ドレイン領域3の上に各々ソース電極5、ゲート電極9
及びドレイン電極6が形成されている。このMOSFE
T型強誘電体不揮発性メモリの回路記号は(b)に示さ
れたように表され、ソース電極S、ゲート電極G及びド
レイン電極Dを有するMOSFETのゲート電極Gに強
誘電体コンデンサFが接続されている。
ドレイン領域3の上に各々ソース電極5、ゲート電極9
及びドレイン電極6が形成されている。このMOSFE
T型強誘電体不揮発性メモリの回路記号は(b)に示さ
れたように表され、ソース電極S、ゲート電極G及びド
レイン電極Dを有するMOSFETのゲート電極Gに強
誘電体コンデンサFが接続されている。
【0012】MOSFET型強誘電体不揮発性メモリは
強誘電体を自発分極させ、その自発分極を利用して半導
体表面の電気電導を制御することにより記憶動作を行
う。そのために強誘電体の自発分極による電荷を半導体
表面に伝達するが、強誘電体と半導体は隣接して配設さ
れるかあるいは電気的に接続されている必要がある。こ
の記憶素子へのデータの書き込みは、強誘電体の自発分
極の方向を反転させることによって行われるが、そのた
めに半導体と強誘電体を直列に接続して正負の電圧を印
加して強誘電体の分極を反転させる。
強誘電体を自発分極させ、その自発分極を利用して半導
体表面の電気電導を制御することにより記憶動作を行
う。そのために強誘電体の自発分極による電荷を半導体
表面に伝達するが、強誘電体と半導体は隣接して配設さ
れるかあるいは電気的に接続されている必要がある。こ
の記憶素子へのデータの書き込みは、強誘電体の自発分
極の方向を反転させることによって行われるが、そのた
めに半導体と強誘電体を直列に接続して正負の電圧を印
加して強誘電体の分極を反転させる。
【0013】強誘電体をシリコン基板上に直接に形成す
ると、記憶電圧印加時に強誘電体内部あるいは強誘電体
とシリコン基板との界面に電荷が注入され、記憶動作が
正常に行われないことがある。この現象を避けるため
に、シリコン基板上にSiO2の薄膜を形成し、その上
に強誘電体膜を形成し、SiO2薄膜を電荷注入阻止層
とすることが行われている。
ると、記憶電圧印加時に強誘電体内部あるいは強誘電体
とシリコン基板との界面に電荷が注入され、記憶動作が
正常に行われないことがある。この現象を避けるため
に、シリコン基板上にSiO2の薄膜を形成し、その上
に強誘電体膜を形成し、SiO2薄膜を電荷注入阻止層
とすることが行われている。
【0014】MOSFET型強誘電体不揮発性メモリに
用いられる強誘電体としては上記のPZTの他に、チタ
ン酸ビスマス(Bi4Ti3O12)強誘電体を用いた例が
刊行物"Journal of Applied Physics",Vol.46,No.7,Jul
y 1975 に、同様にチタン酸鉛(PbTiO3)強誘電体
を用いた例がが刊行物"1979 Proceedings of the 2nd M
eeting on Ferroelectric Materials and Their Applic
ations"に記載されている。これら従来の不揮発性メモ
リに用いられている強誘電体の比誘電率はBi4Ti3O
12の場合で100,PbTiO3の場合で200,Pb
(ZrxTi1-x)O3(PZT)の場合で500〜1,5
00である。一方、ゲート領域上にゲート酸化膜5とし
て形成されているSiO2の比誘電率は4程度である。
用いられる強誘電体としては上記のPZTの他に、チタ
ン酸ビスマス(Bi4Ti3O12)強誘電体を用いた例が
刊行物"Journal of Applied Physics",Vol.46,No.7,Jul
y 1975 に、同様にチタン酸鉛(PbTiO3)強誘電体
を用いた例がが刊行物"1979 Proceedings of the 2nd M
eeting on Ferroelectric Materials and Their Applic
ations"に記載されている。これら従来の不揮発性メモ
リに用いられている強誘電体の比誘電率はBi4Ti3O
12の場合で100,PbTiO3の場合で200,Pb
(ZrxTi1-x)O3(PZT)の場合で500〜1,5
00である。一方、ゲート領域上にゲート酸化膜5とし
て形成されているSiO2の比誘電率は4程度である。
【0015】従来のMOSFET型強誘電体不揮発性メ
モリはシリコン基板1の上に厚さが100AÅであるS
iO2電荷注入阻止層4が形成されその上に厚さが10,
000AÅである強誘電体薄膜8及びゲート電極9が積
層されることにより、SiO2電荷注入阻止層4を誘電
体とするキャパシタと強誘電体層8を誘電体とするキャ
パシタがシリコン基板1とゲート電極9との間に直列に
接続されている。
モリはシリコン基板1の上に厚さが100AÅであるS
iO2電荷注入阻止層4が形成されその上に厚さが10,
000AÅである強誘電体薄膜8及びゲート電極9が積
層されることにより、SiO2電荷注入阻止層4を誘電
体とするキャパシタと強誘電体層8を誘電体とするキャ
パシタがシリコン基板1とゲート電極9との間に直列に
接続されている。
【0016】直列に接続され電極面積が等しい2つのキ
ャパシタの各々に印加される電圧は靜電容量に逆比例し
て配分され、SiO2電荷注入阻止層を誘電体とするキ
ャパシタの静電容量と強誘電体層を誘電体とするキャパ
シタの静電容量の比は各々の誘電体の比誘電率に比例
し、各々の誘電体の厚さに逆比例する。したがって、比
誘電率が4であり厚さが100AÅであるSiO2電荷
注入阻止層4を誘電体とするキャパシタに印加される電
圧VOXと比誘電率が1,000であり厚さが10,000
Aであるキャパシタに印加される電圧VFEの比は VOX/VFE=(1,000/10,000Å)/(4/1
00Å)=2.5 である。
ャパシタの各々に印加される電圧は靜電容量に逆比例し
て配分され、SiO2電荷注入阻止層を誘電体とするキ
ャパシタの静電容量と強誘電体層を誘電体とするキャパ
シタの静電容量の比は各々の誘電体の比誘電率に比例
し、各々の誘電体の厚さに逆比例する。したがって、比
誘電率が4であり厚さが100AÅであるSiO2電荷
注入阻止層4を誘電体とするキャパシタに印加される電
圧VOXと比誘電率が1,000であり厚さが10,000
Aであるキャパシタに印加される電圧VFEの比は VOX/VFE=(1,000/10,000Å)/(4/1
00Å)=2.5 である。
【0017】この事情は他の強誘電体を用いた場合も同
様であり、比誘電率が100であるBi4Ti3O12を使
用した場合にはBi4Ti3O12強誘電体に配分される電
圧の100/400=0.25倍、比誘電率が200で
あるPbTiO3の場合にはPbTiO3強誘電体に配分
される電圧の200/400=0.5倍の電圧がSiO2
電荷注入阻止層に配分される。
様であり、比誘電率が100であるBi4Ti3O12を使
用した場合にはBi4Ti3O12強誘電体に配分される電
圧の100/400=0.25倍、比誘電率が200で
あるPbTiO3の場合にはPbTiO3強誘電体に配分
される電圧の200/400=0.5倍の電圧がSiO2
電荷注入阻止層に配分される。
【0018】PZTを自発分極させるためには4×10
5V/cm程度の外部電界を印加する必要があるため、P
ZT強誘電体膜の厚さが10,000AÅである場合に
自発分極に必要な印加電圧は 4×105(V/cm)×10,000×10-8(cm)=4
0(V) である。PZT強誘電体膜に40Vの外部電界が印加さ
れる場合に、このキャパシタと積層して形成されたSi
O2電荷注入阻止層に印加される電圧は 40(V)×2.5=100(V) となる。通常のMOSFETにおけるSiO2ゲート絶
縁膜の厚さは100AÅ以下であるから、同様な構成を
有するSiO2電荷注入阻止層にこの電圧によって印加
される電界強度は 100(V)/(100×10-8)(cm)=108(V
/cm) になる。この電界強度はSiO2の耐電界強度107(V
/cm)を越えてしまう。
5V/cm程度の外部電界を印加する必要があるため、P
ZT強誘電体膜の厚さが10,000AÅである場合に
自発分極に必要な印加電圧は 4×105(V/cm)×10,000×10-8(cm)=4
0(V) である。PZT強誘電体膜に40Vの外部電界が印加さ
れる場合に、このキャパシタと積層して形成されたSi
O2電荷注入阻止層に印加される電圧は 40(V)×2.5=100(V) となる。通常のMOSFETにおけるSiO2ゲート絶
縁膜の厚さは100AÅ以下であるから、同様な構成を
有するSiO2電荷注入阻止層にこの電圧によって印加
される電界強度は 100(V)/(100×10-8)(cm)=108(V
/cm) になる。この電界強度はSiO2の耐電界強度107(V
/cm)を越えてしまう。
【0019】また、強誘電体不揮発性メモリへの書き込
みは印加電界により強誘電体の分極エネルギを2つの安
定点の間で移動させて自発分極の方向を反転させること
により行われる。分極反転速度は印加電界強度に比例す
るため、実用的な書き込み速度を得るには強誘電体層に
印加する電界強度として(2〜5)×105(V/cm)
程度の電界が必要であるから、そのために厚さが10,
000AÅである強誘電体層に印加される電圧は (2〜5)×105(V/cm)×104×10-8(cm)=
20〜50(V) である。この時、厚さが100AÅであるSiO2電荷
注入阻止層に印加される電界強度は 2.5×(20〜50)(V)/100×10-8(cm) =5〜12.5×107(V/cm) になり、この分極反転用電界の強度もSiO2の耐電界
強度107(V/cm)を越えてしまう。
みは印加電界により強誘電体の分極エネルギを2つの安
定点の間で移動させて自発分極の方向を反転させること
により行われる。分極反転速度は印加電界強度に比例す
るため、実用的な書き込み速度を得るには強誘電体層に
印加する電界強度として(2〜5)×105(V/cm)
程度の電界が必要であるから、そのために厚さが10,
000AÅである強誘電体層に印加される電圧は (2〜5)×105(V/cm)×104×10-8(cm)=
20〜50(V) である。この時、厚さが100AÅであるSiO2電荷
注入阻止層に印加される電界強度は 2.5×(20〜50)(V)/100×10-8(cm) =5〜12.5×107(V/cm) になり、この分極反転用電界の強度もSiO2の耐電界
強度107(V/cm)を越えてしまう。
【0020】強誘電体に配分される電圧を大きくするた
め、SiO2電荷注入阻止層を薄く形成してSiO2電荷
注入阻止層の靜電容量を大きくすることにより、SiO
2電荷注入阻止層に配分される電圧を小さくすることが
考えられているが耐電界強度の問題を解決することはで
きない。
め、SiO2電荷注入阻止層を薄く形成してSiO2電荷
注入阻止層の靜電容量を大きくすることにより、SiO
2電荷注入阻止層に配分される電圧を小さくすることが
考えられているが耐電界強度の問題を解決することはで
きない。
【0021】MOSFET型強誘電体不揮発性メモリは
強誘電体を自発分極させ、その自発分極を利用して半導
体表面の電気伝導を制御することにより記憶動作を行う
ため、書き込み速度を大きくするためには強誘電体の分
極反転すなわちキャパシタの充電が速く行われることが
望ましい。しかし、一般的に強誘電体は比誘電率が大き
いため強誘電体を誘電体に用いたキャパシタの靜電容量
が大きくなるため、充電に要する時間が長くなり、大き
な速度で書き込みを行うことができない。
強誘電体を自発分極させ、その自発分極を利用して半導
体表面の電気伝導を制御することにより記憶動作を行う
ため、書き込み速度を大きくするためには強誘電体の分
極反転すなわちキャパシタの充電が速く行われることが
望ましい。しかし、一般的に強誘電体は比誘電率が大き
いため強誘電体を誘電体に用いたキャパシタの靜電容量
が大きくなるため、充電に要する時間が長くなり、大き
な速度で書き込みを行うことができない。
【0022】また、強誘電体材料は電圧を印加されて分
極をくり返すことにより分極特性が低下し、PZT薄膜
の場合でおよそ108回,チタン酸鉛の場合で107回,
チタン酸ビスマスの場合には105回程度で使用不能と
なる。この108回という回数はEEPROMの106と
比較すれば多いが、10MHzの連続読み書きを仮定した
場合に10年間に行われる読み書き回数3×1015回は
達成されていない。したがって、108回という数字は
メモリの書換回数として十分な数字ではない。
極をくり返すことにより分極特性が低下し、PZT薄膜
の場合でおよそ108回,チタン酸鉛の場合で107回,
チタン酸ビスマスの場合には105回程度で使用不能と
なる。この108回という回数はEEPROMの106と
比較すれば多いが、10MHzの連続読み書きを仮定した
場合に10年間に行われる読み書き回数3×1015回は
達成されていない。したがって、108回という数字は
メモリの書換回数として十分な数字ではない。
【0023】その原因として、不揮発性半導体メモリに
おいては読み出し内容の再書き込みが行われる毎に分極
の方向が反転するが、PZTの場合は分極軸の方向が一
定ではないために分極反転時に強誘電体膜中に機械的ス
トレスが生じ、この機械的ストレスにより膜中の結晶構
成が変化するためであると考えられる。
おいては読み出し内容の再書き込みが行われる毎に分極
の方向が反転するが、PZTの場合は分極軸の方向が一
定ではないために分極反転時に強誘電体膜中に機械的ス
トレスが生じ、この機械的ストレスにより膜中の結晶構
成が変化するためであると考えられる。
【0024】強誘電体材料の自発分極の様子を図2に模
式的に示す。強誘電体材料は一般的にセラミック材料で
あり、多くの結晶粒から構成されている。これらの結晶
粒は印加電界により分極し、この分極は印加電界が取り
去られた後も維持され(自発分極)、この自発分極によ
り記憶動作が行われる。なお、その自発分極は結晶粒の
分極軸方向に生じる。
式的に示す。強誘電体材料は一般的にセラミック材料で
あり、多くの結晶粒から構成されている。これらの結晶
粒は印加電界により分極し、この分極は印加電界が取り
去られた後も維持され(自発分極)、この自発分極によ
り記憶動作が行われる。なお、その自発分極は結晶粒の
分極軸方向に生じる。
【0025】図2(a)は従来使用されている代表的な
強誘電体であるPZTの結晶構造を示すものであり、こ
の図において8は強誘電体薄膜であり、7及び7’は強
誘電体薄膜8の分極状態を変更するために電圧を印加す
る電極である。破線で囲んだ部分は強誘電体の結晶粒で
あり、電極7及び7’の間に印加された電圧によりこの
結晶粒単位でその分極軸方向に分極する。この図におい
て黒矢印は強誘電体薄膜7の厚さ方向の分極軸であり、
白矢印は強誘電体薄膜8の厚さ方向とは異なる方向の分
極軸である。PZT多結晶は1軸性ではないため、この
図に示すように薄膜の厚さ方向とは異なる方向の分極軸
を有する結晶粒が存在している。このように、分極軸の
方向が一定ではなく白矢印で示したように強誘電体の膜
厚方向と異なる方向の分極軸を有する結晶粒が存在して
いる場合には、分極反転時に機械的ストレスが発生し、
この機械的ストレスにより膜の構造が変化する。
強誘電体であるPZTの結晶構造を示すものであり、こ
の図において8は強誘電体薄膜であり、7及び7’は強
誘電体薄膜8の分極状態を変更するために電圧を印加す
る電極である。破線で囲んだ部分は強誘電体の結晶粒で
あり、電極7及び7’の間に印加された電圧によりこの
結晶粒単位でその分極軸方向に分極する。この図におい
て黒矢印は強誘電体薄膜7の厚さ方向の分極軸であり、
白矢印は強誘電体薄膜8の厚さ方向とは異なる方向の分
極軸である。PZT多結晶は1軸性ではないため、この
図に示すように薄膜の厚さ方向とは異なる方向の分極軸
を有する結晶粒が存在している。このように、分極軸の
方向が一定ではなく白矢印で示したように強誘電体の膜
厚方向と異なる方向の分極軸を有する結晶粒が存在して
いる場合には、分極反転時に機械的ストレスが発生し、
この機械的ストレスにより膜の構造が変化する。
【0026】
【発明の概要】本発明は不揮発性半導体メモリの寿命が
不十分なのは、従来使用されているPZTの場合は分極
軸の方向が一定ではないために分極反転時に強誘電体膜
中に機械的ストレスが生じ、この機械的ストレスにより
膜中の結晶構成が変化するためであるとの認識に基づい
てなされたものである。
不十分なのは、従来使用されているPZTの場合は分極
軸の方向が一定ではないために分極反転時に強誘電体膜
中に機械的ストレスが生じ、この機械的ストレスにより
膜中の結晶構成が変化するためであるとの認識に基づい
てなされたものである。
【0027】また、本発明はゲート領域上に形成された
SiO2ゲート酸化膜の上に積層して形成されるPZT
強誘電体層の比誘電率がSiO2の比誘電率に対して非
常に高いことにより、強誘電体層に自発分極を起こすた
めに印加される全体の電圧及び高いデータ書き込み速度
を得るための書き込み電圧が非常に高くなり、その結果
SiO2電荷注入阻止層に印加される電圧が耐圧限界を
越えるとの認識に基づいてなされたものである。
SiO2ゲート酸化膜の上に積層して形成されるPZT
強誘電体層の比誘電率がSiO2の比誘電率に対して非
常に高いことにより、強誘電体層に自発分極を起こすた
めに印加される全体の電圧及び高いデータ書き込み速度
を得るための書き込み電圧が非常に高くなり、その結果
SiO2電荷注入阻止層に印加される電圧が耐圧限界を
越えるとの認識に基づいてなされたものである。
【0028】さらに、本発明は一般的に強誘電体は比誘
電率が大きいので強誘電体を誘電体に用いたキャパシタ
の靜電容量が大きくなるため、充電に要する時間が長く
なり、大きな速度で書き込みを行うことができないとの
認識に基づいて本発明はなされたものである。
電率が大きいので強誘電体を誘電体に用いたキャパシタ
の靜電容量が大きくなるため、充電に要する時間が長く
なり、大きな速度で書き込みを行うことができないとの
認識に基づいて本発明はなされたものである。
【0029】最初に記載した認識に基づき、分極軸の方
向が一定な一軸分極性を有する強誘電体材料を強誘電体
キャパシタに用いれば分極反転時に強誘電体膜中に機械
的ストレスが生じることがなく、この機械的ストレスに
より膜中の結晶構成が変化することなく強誘電体膜の寿
命いいかえれば強誘電体不揮発性メモリの寿命を十分な
ものとすることができる。
向が一定な一軸分極性を有する強誘電体材料を強誘電体
キャパシタに用いれば分極反転時に強誘電体膜中に機械
的ストレスが生じることがなく、この機械的ストレスに
より膜中の結晶構成が変化することなく強誘電体膜の寿
命いいかえれば強誘電体不揮発性メモリの寿命を十分な
ものとすることができる。
【0030】比誘電率がゲート酸化膜を構成するSiO
2に対してそれほど大きくない強誘電体材料を強誘電体
キャパシタに用いれば、強誘電体層に自発分極を起こす
ために印加される全体の電圧及びデータ書き込みの場合
の書き込み電圧を低下させることができ、SiO2電荷
注入阻止層に印加される電圧を耐圧限界以下にするとと
もに高い書き込み速度を低い書き込み電圧によって実現
することができる。
2に対してそれほど大きくない強誘電体材料を強誘電体
キャパシタに用いれば、強誘電体層に自発分極を起こす
ために印加される全体の電圧及びデータ書き込みの場合
の書き込み電圧を低下させることができ、SiO2電荷
注入阻止層に印加される電圧を耐圧限界以下にするとと
もに高い書き込み速度を低い書き込み電圧によって実現
することができる。
【0031】本発明においては種々検討した結果、ゲル
マン酸鉛(Pb5Ge3O11)は強誘電体でありながら比
誘電率が25〜35程度と比較的低く,結晶の<001
>方向である分極軸方向のみに強誘電性を示し分極軸方
向の垂直方向には常誘電性を示し強誘電性を示さない一
軸性強誘電体であることに着目し、このPb5Ge3O11
を強誘電体MOSFET型不揮発性メモリの強誘電体膜
に用いたものである。
マン酸鉛(Pb5Ge3O11)は強誘電体でありながら比
誘電率が25〜35程度と比較的低く,結晶の<001
>方向である分極軸方向のみに強誘電性を示し分極軸方
向の垂直方向には常誘電性を示し強誘電性を示さない一
軸性強誘電体であることに着目し、このPb5Ge3O11
を強誘電体MOSFET型不揮発性メモリの強誘電体膜
に用いたものである。
【0032】
【実施例】本願発明の実施例を説明する。本願発明に係
るMOSFET型強誘電体不揮発性メモリの構造は図1
に示した従来のMOSFET型強誘電体不揮発性メモリ
と同一であるのでこれらの図を再度用いて本願発明の実
施例を説明する。図1(a)に示したMOSFET型強
誘電体不揮発性メモリにおいて、1はシリコンウェハで
あり、その表面にソース領域2及びドレイン領域3が形
成されており、ソース領域2とドレイン領域3との間の
部分がチャンネル領域となっており、全体として通常の
MOSFETの構成を有している。そのチャンネル領域
の上にSiO2電荷注入阻止層4が形成されており、こ
のSiO2電荷注入阻止層4の上に従来のもののPZT
強誘電体薄膜4に代えてPb5Ge3O11からなる強誘電
体薄膜4が形成されている。これらのソース領域2、強
誘電体膜4及びドレイン領域3の上に各々ソース電極
5、ゲート電極9及びドレイン電極3が形成されてい
る。
るMOSFET型強誘電体不揮発性メモリの構造は図1
に示した従来のMOSFET型強誘電体不揮発性メモリ
と同一であるのでこれらの図を再度用いて本願発明の実
施例を説明する。図1(a)に示したMOSFET型強
誘電体不揮発性メモリにおいて、1はシリコンウェハで
あり、その表面にソース領域2及びドレイン領域3が形
成されており、ソース領域2とドレイン領域3との間の
部分がチャンネル領域となっており、全体として通常の
MOSFETの構成を有している。そのチャンネル領域
の上にSiO2電荷注入阻止層4が形成されており、こ
のSiO2電荷注入阻止層4の上に従来のもののPZT
強誘電体薄膜4に代えてPb5Ge3O11からなる強誘電
体薄膜4が形成されている。これらのソース領域2、強
誘電体膜4及びドレイン領域3の上に各々ソース電極
5、ゲート電極9及びドレイン電極3が形成されてい
る。
【0033】上記実施例において強誘電体薄膜材料とし
て用いられるゲルマン酸鉛(Pb5Ge3O11)の比誘電
率は25〜35であり、SiO2電荷注入阻止層に用い
られるSiO2の比誘電率は4程度であるから、Pb5G
e3O11強誘電体薄膜4の比誘電率を25とし各々の膜
の厚さを従来のものと等しい100Å及び10,000
Åとした場合にSiO2電荷注入阻止層4に配分される
電圧はPb5Ge3O11強誘電体薄膜4に配分される電圧
に対して (25×100Å)/(4×10,000Å)=1/1
6 である。
て用いられるゲルマン酸鉛(Pb5Ge3O11)の比誘電
率は25〜35であり、SiO2電荷注入阻止層に用い
られるSiO2の比誘電率は4程度であるから、Pb5G
e3O11強誘電体薄膜4の比誘電率を25とし各々の膜
の厚さを従来のものと等しい100Å及び10,000
Åとした場合にSiO2電荷注入阻止層4に配分される
電圧はPb5Ge3O11強誘電体薄膜4に配分される電圧
に対して (25×100Å)/(4×10,000Å)=1/1
6 である。
【0034】また、Pb5Ge3O11強誘電体を自発分極
させるための電界を従来のPZTと同じ400KV/cm
とした場合、自発分極に必要な印加電圧は40Vである
から、Pb5Ge3O11強誘電体膜に40Vの外部電界が
印加される場合に、このキャパシタと積層して形成され
たSiO2電荷注入阻止層に印加される電圧は 40(V)×1/16=2.5(V) となり、PZT強誘電体を用いた場合の100Vと比較
して非常に小さくなる。そして、SiO2電荷注入阻止
層4にこの電圧によって印加される電界強度は 2.5(V)/(100×10-8)(cm)=2.5×10
6(V/cm) になり、PZT強誘電体を用いた場合の108(V/c
m)と比較して小さく、この電界強度はSiO2の耐電界
強度107(V/cm)を越えることがない。
させるための電界を従来のPZTと同じ400KV/cm
とした場合、自発分極に必要な印加電圧は40Vである
から、Pb5Ge3O11強誘電体膜に40Vの外部電界が
印加される場合に、このキャパシタと積層して形成され
たSiO2電荷注入阻止層に印加される電圧は 40(V)×1/16=2.5(V) となり、PZT強誘電体を用いた場合の100Vと比較
して非常に小さくなる。そして、SiO2電荷注入阻止
層4にこの電圧によって印加される電界強度は 2.5(V)/(100×10-8)(cm)=2.5×10
6(V/cm) になり、PZT強誘電体を用いた場合の108(V/c
m)と比較して小さく、この電界強度はSiO2の耐電界
強度107(V/cm)を越えることがない。
【0035】また、強誘電体不揮発性メモリへの実用的
な書き込み速度を得るためにSiO2電荷注入阻止層に
印加される電界強度は 1/16×(20〜50)(V)/100×10-8(c
m)=1.25〜3.125×106(V/cm) になり、この分極反転用電界強度はSiO2の耐電界強
度107(V/cm)を越えることがない。
な書き込み速度を得るためにSiO2電荷注入阻止層に
印加される電界強度は 1/16×(20〜50)(V)/100×10-8(c
m)=1.25〜3.125×106(V/cm) になり、この分極反転用電界強度はSiO2の耐電界強
度107(V/cm)を越えることがない。
【0036】また、Pb5Ge3O11強誘電体は強誘電体
不揮発性メモリに用いられている強誘電体の比誘電率が
Bi4Ti3O12の場合で100,PbTiO3の場合で
200,Pb(ZrxTi1-x)O3(PZT)の場合で
500〜1,500であるのに対し25〜35である。
そのため、Pb5Ge3O11強誘電体を自発分極させる速
度はすなわち書き込み速度は、Bi4Ti3O12に対して
25/100=4倍、PbTiO3に対して25/20
0=8倍、Pb(ZrxTi1-x)O3に対して25/1
500=60倍に達する。
不揮発性メモリに用いられている強誘電体の比誘電率が
Bi4Ti3O12の場合で100,PbTiO3の場合で
200,Pb(ZrxTi1-x)O3(PZT)の場合で
500〜1,500であるのに対し25〜35である。
そのため、Pb5Ge3O11強誘電体を自発分極させる速
度はすなわち書き込み速度は、Bi4Ti3O12に対して
25/100=4倍、PbTiO3に対して25/20
0=8倍、Pb(ZrxTi1-x)O3に対して25/1
500=60倍に達する。
【0037】図2(b)にPb5Ge3O11膜10の結晶
構造を示す。この図において7及び7’はPb5Ge3O
11膜10の分極状態を変更するために電圧を印加する電
極である。破線で囲んだ部分は結晶粒であり、分極用の
電圧が印加される前は180゜異なる方向の分極方向を
有しているが電極7と7’の間に電圧が印加されるとP
b5Ge3O11膜10の結晶粒は図2(b)に示された黒
矢印のように、すべて同じ方向に分極する。そのため分
極反転が容易に行われ、また分極反転時に機械的ストレ
スが発生しない。
構造を示す。この図において7及び7’はPb5Ge3O
11膜10の分極状態を変更するために電圧を印加する電
極である。破線で囲んだ部分は結晶粒であり、分極用の
電圧が印加される前は180゜異なる方向の分極方向を
有しているが電極7と7’の間に電圧が印加されるとP
b5Ge3O11膜10の結晶粒は図2(b)に示された黒
矢印のように、すべて同じ方向に分極する。そのため分
極反転が容易に行われ、また分極反転時に機械的ストレ
スが発生しない。
【0038】次に、Pb5Ge3O11薄膜製造方法につい
て説明する。 [製造方法1]図3に本願発明において強誘電体薄膜を
形成するために用いるマグネトロンスパッタリング装置
を示す。このマグネトロンスパッタリング装置は、減圧
されたチャンバ11内に2個のマグネトロンスパッタリ
ングカソード12及び13を具えており、これら2個の
マグネトロンスパッタリングカソード12,13に対向
する位置に基板ホルダ14が配置され、マグネトロンス
パッタリングカソード12,13と基板ホルダ14の間
にはシャッタ15が配置されている。2個のマグネトロ
ンスパッタリングカソード12,13には各々周波数1
3.56MHzの高周波を供給する高周波電源16及び1
7が接続されており、チャンバ1内にスパッタリング用
のガスを供給するガス供給口が設けられている。
て説明する。 [製造方法1]図3に本願発明において強誘電体薄膜を
形成するために用いるマグネトロンスパッタリング装置
を示す。このマグネトロンスパッタリング装置は、減圧
されたチャンバ11内に2個のマグネトロンスパッタリ
ングカソード12及び13を具えており、これら2個の
マグネトロンスパッタリングカソード12,13に対向
する位置に基板ホルダ14が配置され、マグネトロンス
パッタリングカソード12,13と基板ホルダ14の間
にはシャッタ15が配置されている。2個のマグネトロ
ンスパッタリングカソード12,13には各々周波数1
3.56MHzの高周波を供給する高周波電源16及び1
7が接続されており、チャンバ1内にスパッタリング用
のガスを供給するガス供給口が設けられている。
【0039】第1のマグネトロンスパッタリングカソー
ド12にはPb金属ターゲット18が、第2のマグネト
ロンスパッタリングカソード13にはGe金属ターゲッ
ト19が装着されており、基板ホルダ14には、約1,
000AÅの厚さの白金膜が下部電極として形成された
シリコン基板20が装着されている。下部電極膜として
は、この他にもパラジウムやニッケル等の高融点金属膜
あるいは窒化チタン膜、酸化物導電膜等が使用可能であ
る。10-4Pa程度に減圧されたチャンバ11内には、
高純度アルゴンガスに酸素を20%混合したスパッタリ
ングガスが0.5Paの圧力となるように導入されてい
る。
ド12にはPb金属ターゲット18が、第2のマグネト
ロンスパッタリングカソード13にはGe金属ターゲッ
ト19が装着されており、基板ホルダ14には、約1,
000AÅの厚さの白金膜が下部電極として形成された
シリコン基板20が装着されている。下部電極膜として
は、この他にもパラジウムやニッケル等の高融点金属膜
あるいは窒化チタン膜、酸化物導電膜等が使用可能であ
る。10-4Pa程度に減圧されたチャンバ11内には、
高純度アルゴンガスに酸素を20%混合したスパッタリ
ングガスが0.5Paの圧力となるように導入されてい
る。
【0040】基板20は基板ホルダ14に内蔵されてい
る加熱ヒーターにより約100℃に加熱されており、第
1のマグネトロンスパッタリングカソード12に250
W,第2のマグネトロンスパッタリングカソード13に
200Wの高周波電力を供給し、シャッタ15を閉じて
所定時間のプリスパッタリングを行った後にシャッタ1
5を開き形成される膜厚が10,000AÅになるまで
20AÅ/sec.の成膜速度で基板10上にPb5Ge3O
11薄膜を形成する。
る加熱ヒーターにより約100℃に加熱されており、第
1のマグネトロンスパッタリングカソード12に250
W,第2のマグネトロンスパッタリングカソード13に
200Wの高周波電力を供給し、シャッタ15を閉じて
所定時間のプリスパッタリングを行った後にシャッタ1
5を開き形成される膜厚が10,000AÅになるまで
20AÅ/sec.の成膜速度で基板10上にPb5Ge3O
11薄膜を形成する。
【0041】次に、このようにして得られたPb5Ge3
O11薄膜を、赤外線加熱装置を用いて400℃から75
0℃の温度範囲において10℃/sec.の昇温速度で10
分間熱処理を行う。
O11薄膜を、赤外線加熱装置を用いて400℃から75
0℃の温度範囲において10℃/sec.の昇温速度で10
分間熱処理を行う。
【0042】このようにして得られたPb5Ge3O11薄
膜のX線回折装置による回折パターンを図5に示す。こ
の回折パターンにおいて横軸はX線の回折角度であり、
縦軸はその強度を示しているが、回折角24゜に現れた
ピークはPb5Ge3O11薄膜の分極軸であるC軸配向を
示すピークであり、回折角40゜に現れたピークはシリ
コンの基板上に電極として形成された白金膜によるピー
クである。なお、この白金膜による実際のピークはここ
に示したものよりも高いが、図面記載の都合上その部分
は省略してある。
膜のX線回折装置による回折パターンを図5に示す。こ
の回折パターンにおいて横軸はX線の回折角度であり、
縦軸はその強度を示しているが、回折角24゜に現れた
ピークはPb5Ge3O11薄膜の分極軸であるC軸配向を
示すピークであり、回折角40゜に現れたピークはシリ
コンの基板上に電極として形成された白金膜によるピー
クである。なお、この白金膜による実際のピークはここ
に示したものよりも高いが、図面記載の都合上その部分
は省略してある。
【0043】この回折パターンから明らかなように、5
50℃から700℃の温度で10分間熱処理を行うこと
により、分極軸の膜厚方向の配向性がきわめて良好なP
b5Ge3O11薄膜が形成されていることが確認される。
なお、Pb5Ge3O11の融点は738℃であるためこの
温度で熱処理を行った薄膜は結晶軸の一軸配向性を失
い、特別のピークを示さない。
50℃から700℃の温度で10分間熱処理を行うこと
により、分極軸の膜厚方向の配向性がきわめて良好なP
b5Ge3O11薄膜が形成されていることが確認される。
なお、Pb5Ge3O11の融点は738℃であるためこの
温度で熱処理を行った薄膜は結晶軸の一軸配向性を失
い、特別のピークを示さない。
【0044】次に、熱処理温度を650℃と一定とし、
温度上昇速度を0.2℃/sec.,1.0℃/sec.,10℃
/sec.,30℃/sec.とした場合のX線回折パターンを
図6に示す。このX線回折パターンによれば、C軸配向
を示すピークが最も強く現れたのは温度上昇速度を10
℃/sec.とした場合であって、次いで温度上昇速度を3
0℃/sec.とした場合である。これに対して、温度上昇
速度を1.0℃/sec.とした場合及び0.2℃/sec.とし
た場合に現れるピークは小さい。したがって、温度上昇
速度を10℃/sec.以上とした場合に十分なC軸配向を
得ることができる。
温度上昇速度を0.2℃/sec.,1.0℃/sec.,10℃
/sec.,30℃/sec.とした場合のX線回折パターンを
図6に示す。このX線回折パターンによれば、C軸配向
を示すピークが最も強く現れたのは温度上昇速度を10
℃/sec.とした場合であって、次いで温度上昇速度を3
0℃/sec.とした場合である。これに対して、温度上昇
速度を1.0℃/sec.とした場合及び0.2℃/sec.とし
た場合に現れるピークは小さい。したがって、温度上昇
速度を10℃/sec.以上とした場合に十分なC軸配向を
得ることができる。
【0045】本方法で得られたPb5Ge3O11薄膜のヒ
ステリシス特性は図7に示すように極めて良好な特性を
示している。また、得られたPb5Ge3O11薄膜の比誘
電率は25〜30であった。
ステリシス特性は図7に示すように極めて良好な特性を
示している。また、得られたPb5Ge3O11薄膜の比誘
電率は25〜30であった。
【0046】[製造方法2]製造方法1においてはPb
ターゲットとGeターゲットの2個のターゲットを用い
ているが、次に、製造方法2として、単一カソードマグ
ネトロンスパッタリング装置を用いた製造方法を図4に
示す。このマグネトロンスパッタリング装置は、減圧さ
れたチャンバ21内に単一のマグネトロンスパッタリン
グカソード22を具えており、このマグネトロンスパッ
タリングカソード22に対向する位置に基板ホルダ24
が配置され、マグネトロンスパッタリングカソード22
と基板ホルダ24の間にはシャッタ25が配置されてい
る。マグネトロンスパッタリングカソード22には周波
数13.56MHzの高周波を供給する高周波電源26が
接続されており、チャンバ21内にスパッタリング用の
ガスを供給するガス供給口が設けられている。
ターゲットとGeターゲットの2個のターゲットを用い
ているが、次に、製造方法2として、単一カソードマグ
ネトロンスパッタリング装置を用いた製造方法を図4に
示す。このマグネトロンスパッタリング装置は、減圧さ
れたチャンバ21内に単一のマグネトロンスパッタリン
グカソード22を具えており、このマグネトロンスパッ
タリングカソード22に対向する位置に基板ホルダ24
が配置され、マグネトロンスパッタリングカソード22
と基板ホルダ24の間にはシャッタ25が配置されてい
る。マグネトロンスパッタリングカソード22には周波
数13.56MHzの高周波を供給する高周波電源26が
接続されており、チャンバ21内にスパッタリング用の
ガスを供給するガス供給口が設けられている。
【0047】マグネトロンスパッタリングカソード22
にはPb5Ge3O11ターゲット28が装着されており、
基板ホルダ24には、約1,000AÅの厚さの白金膜
が下部電極として形成されたシリコン基板30が装着さ
れている。下部電極膜としては、この他にもパラジウム
やニッケル等の高融点金属膜あるいは窒化チタン膜、酸
化物導電膜等が使用可能である。10-4Pa程度に減圧
されたチャンバ21内には、高純度アルゴンガスに酸素
を20%混合したスパッタリングガスが0.5Paの圧
力となるように導入されている。
にはPb5Ge3O11ターゲット28が装着されており、
基板ホルダ24には、約1,000AÅの厚さの白金膜
が下部電極として形成されたシリコン基板30が装着さ
れている。下部電極膜としては、この他にもパラジウム
やニッケル等の高融点金属膜あるいは窒化チタン膜、酸
化物導電膜等が使用可能である。10-4Pa程度に減圧
されたチャンバ21内には、高純度アルゴンガスに酸素
を20%混合したスパッタリングガスが0.5Paの圧
力となるように導入されている。
【0048】基板30は基板ホルダ24に内蔵されてい
る加熱ヒーターにより約100℃に加熱されており、マ
グネトロンスパッタリングカソード22に200Wの高
周波電力を供給し、シャッタ25を閉じて所定時間のプ
リスパッタリングを行った後にシャッタ25を開き、形
成される膜厚が10,000AÅになるまで60AÅ/s
ec.の成膜速度で基板27上にPb5Ge3O11薄膜を形
成する。
る加熱ヒーターにより約100℃に加熱されており、マ
グネトロンスパッタリングカソード22に200Wの高
周波電力を供給し、シャッタ25を閉じて所定時間のプ
リスパッタリングを行った後にシャッタ25を開き、形
成される膜厚が10,000AÅになるまで60AÅ/s
ec.の成膜速度で基板27上にPb5Ge3O11薄膜を形
成する。
【0049】このようにして形成されたPb5Ge3O11
薄膜を昇温速度10℃/sec.以上、550℃以上700
℃以下の温度で長くても10分程度の熱処理を行う。
薄膜を昇温速度10℃/sec.以上、550℃以上700
℃以下の温度で長くても10分程度の熱処理を行う。
【0050】このようにして形成されたPb5Ge3O11
薄膜について、実施例1と同様の熱処理を行った結果、
熱処理温度範囲および温度上昇速度について製造方法1
と同様の結果を得ることができた。
薄膜について、実施例1と同様の熱処理を行った結果、
熱処理温度範囲および温度上昇速度について製造方法1
と同様の結果を得ることができた。
【0051】これらのマグネトロンスパッタリング法で
形成されたPb5Ge3O11薄膜を昇温速度10℃/sec.
以上、550℃以上700℃以下の温度で長くても10
分程度の熱処理を行うことにより、極めて分極軸配向性
の良好なPb5Ge3O11薄膜を得ることができた。ま
た、マグネトロンスパッタリング法で形成されたPb5
Ge3O11薄膜は、レーザアブレーション法で形成され
た薄膜にあるような、特定の結晶方位配向核を持たない
状態で形成することができた。
形成されたPb5Ge3O11薄膜を昇温速度10℃/sec.
以上、550℃以上700℃以下の温度で長くても10
分程度の熱処理を行うことにより、極めて分極軸配向性
の良好なPb5Ge3O11薄膜を得ることができた。ま
た、マグネトロンスパッタリング法で形成されたPb5
Ge3O11薄膜は、レーザアブレーション法で形成され
た薄膜にあるような、特定の結晶方位配向核を持たない
状態で形成することができた。
【0052】上記のPb5Ge3O11薄膜の形成法を用い
て形成したMOSFET型強誘電体不揮発性メモリ素子
の構造を図8に示す。このMOSFET型強誘電体不揮
発性メモリ素子は、比抵抗10Ωcmのn型単結晶Si基
板31に各々n+ソース領域32及びn+ドレイン領域3
3が形成され、これらのソース領域32及びドレイン領
域33の間のチャンネル領域上に熱酸化法にて約200
AÅ厚のSiO2電荷注入阻止層34が形成され、電荷
注入阻止層34の上に膜厚約1μmのPb5Ge3O11強
誘電体分極軸配向膜38が形成されている。なお、Si
O2電荷注入阻止層34とPb5Ge3O11強誘電体分極
軸配向膜38との間に白金等の高融点金属層40を形成
しておけばPb5Ge3O11強誘電体分極軸配向膜38と
SiO2電荷注入阻止層34の反応を回避することがで
きる。さらに、ゲート電極39を強誘電体膜上に形成
後、フォトエッチングにて強誘電体ゲートを形成し、ゲ
ート部に隣接してソース・ドレインとなるp型領域が形
成される。
て形成したMOSFET型強誘電体不揮発性メモリ素子
の構造を図8に示す。このMOSFET型強誘電体不揮
発性メモリ素子は、比抵抗10Ωcmのn型単結晶Si基
板31に各々n+ソース領域32及びn+ドレイン領域3
3が形成され、これらのソース領域32及びドレイン領
域33の間のチャンネル領域上に熱酸化法にて約200
AÅ厚のSiO2電荷注入阻止層34が形成され、電荷
注入阻止層34の上に膜厚約1μmのPb5Ge3O11強
誘電体分極軸配向膜38が形成されている。なお、Si
O2電荷注入阻止層34とPb5Ge3O11強誘電体分極
軸配向膜38との間に白金等の高融点金属層40を形成
しておけばPb5Ge3O11強誘電体分極軸配向膜38と
SiO2電荷注入阻止層34の反応を回避することがで
きる。さらに、ゲート電極39を強誘電体膜上に形成
後、フォトエッチングにて強誘電体ゲートを形成し、ゲ
ート部に隣接してソース・ドレインとなるp型領域が形
成される。
【0053】図9はこのようにして作られたPb5Ge3
O11を用いた強誘電体不揮発性メモリ素子のゲート電極
電圧−ドレイン電流特性図である。この図において、
(a)〜(e)は周波数を100Hzとし電圧を各々±1
0V,±15V,20V,±25V,±30Vとした書
き込み電圧を印加した場合のゲート電極電圧とドレイン
電流の関係を示したものである。これらから明らかなよ
うにFETの閾値電圧が予めゲートに印加された電圧値
に依存して移動しており、不揮発性記憶動作が可能であ
ることが確認される。
O11を用いた強誘電体不揮発性メモリ素子のゲート電極
電圧−ドレイン電流特性図である。この図において、
(a)〜(e)は周波数を100Hzとし電圧を各々±1
0V,±15V,20V,±25V,±30Vとした書
き込み電圧を印加した場合のゲート電極電圧とドレイン
電流の関係を示したものである。これらから明らかなよ
うにFETの閾値電圧が予めゲートに印加された電圧値
に依存して移動しており、不揮発性記憶動作が可能であ
ることが確認される。
【0054】本発明のPb5Ge3O11分極軸配向膜を用
いた強誘電体ゲートは図9に示した書き込みサイクルを
1013以上繰り返しても全く特性に変化はみられない。
いた強誘電体ゲートは図9に示した書き込みサイクルを
1013以上繰り返しても全く特性に変化はみられない。
【0055】以上の説明では、半導体部の構成にシリコ
ン単結晶を用い、単結晶シリコン基板にMOSFETを
構成し、MOSFETのチャンネル領域上に強誘電体を
形成した実施例を示したが、この他にも以下に掲げる構
成を採ることができる。 単結晶シリコン以外に、特願平3−355926号
に記載されているように多結晶シリコン、非晶質シリコ
ン等を用いた薄膜トランジスタで半導体部を構成する。 多結晶シリコンあるいは非晶質シリコンは通常ガラ
ス等の基板上に形成されるが、特願平3−355925
号に記載されているようにシリコン層が形成される前に
基板上に強誘電体層を形成しておきその上に多結晶シリ
コンあるいは非晶質シリコンからなる薄膜トランジスタ
を形成する。 SiO2電荷注入阻止層への強誘電体層の影響を避
けるために、特願平3−355926号に記載されてい
るようにSiO2電荷注入阻止層と強誘電体層との間に
白金等の高融点金属層を介在させる。 SiO2電荷注入阻止層への強誘電体層の影響を避
けるために、特願平3−350773号に記載されてい
るようにSiO2電荷注入阻止層と強誘電体層を積層構
造とせずに強誘電体層を空間的に分離して配置し、Si
O2電荷注入阻止層と強誘電体層をこの金属層を用いて
電気的に接続する。 強誘電体層への外部からの電気的接続を容易にする
ため、特願平3−350775号に記載されているよう
にソース電極上あるいはドレイン電極上に強誘電体層を
形成する。
ン単結晶を用い、単結晶シリコン基板にMOSFETを
構成し、MOSFETのチャンネル領域上に強誘電体を
形成した実施例を示したが、この他にも以下に掲げる構
成を採ることができる。 単結晶シリコン以外に、特願平3−355926号
に記載されているように多結晶シリコン、非晶質シリコ
ン等を用いた薄膜トランジスタで半導体部を構成する。 多結晶シリコンあるいは非晶質シリコンは通常ガラ
ス等の基板上に形成されるが、特願平3−355925
号に記載されているようにシリコン層が形成される前に
基板上に強誘電体層を形成しておきその上に多結晶シリ
コンあるいは非晶質シリコンからなる薄膜トランジスタ
を形成する。 SiO2電荷注入阻止層への強誘電体層の影響を避
けるために、特願平3−355926号に記載されてい
るようにSiO2電荷注入阻止層と強誘電体層との間に
白金等の高融点金属層を介在させる。 SiO2電荷注入阻止層への強誘電体層の影響を避
けるために、特願平3−350773号に記載されてい
るようにSiO2電荷注入阻止層と強誘電体層を積層構
造とせずに強誘電体層を空間的に分離して配置し、Si
O2電荷注入阻止層と強誘電体層をこの金属層を用いて
電気的に接続する。 強誘電体層への外部からの電気的接続を容易にする
ため、特願平3−350775号に記載されているよう
にソース電極上あるいはドレイン電極上に強誘電体層を
形成する。
【0056】
【発明の効果】以上の説明から明らかなように、比誘電
率が小さい強誘電体材料を用いた本発明の強誘電体不揮
発性メモリは比誘電率が低いため書き込み電圧を十分低
くしても強誘電体に印加される実効電圧が十分高いため
高速な書き込みが可能である。さらに、電荷注入阻止層
であるSiO2膜に印加される電界強度も強誘電体膜の
誘電率が低いため十分低く抑えることが可能であり、S
iO2膜の劣化による信頼性低下の問題も生じない。
率が小さい強誘電体材料を用いた本発明の強誘電体不揮
発性メモリは比誘電率が低いため書き込み電圧を十分低
くしても強誘電体に印加される実効電圧が十分高いため
高速な書き込みが可能である。さらに、電荷注入阻止層
であるSiO2膜に印加される電界強度も強誘電体膜の
誘電率が低いため十分低く抑えることが可能であり、S
iO2膜の劣化による信頼性低下の問題も生じない。
【0057】特に強誘電体として比誘電率が25〜35
である分極軸配向Pb5Ge3O11薄膜を強誘電体不揮発
性メモリーのキャパシタに用いた場合には分極方向の反
転を1013回以上繰り返しても従来用いられたPZT薄
膜にみられるような強誘電体キャパシタの劣化が全く観
測されず、従来の強誘電体不揮発性メモリーの有する信
頼性の問題を解決することができた。このPb5Ge3O
11強誘電体の分極軸方位は一軸性であるため、分極反転
時にPZTのような90°反転時にみられるような強誘
電体膜に対する物理的ストレスが生じにくく、その結果
長寿命の不揮発性メモリを得ることができる。
である分極軸配向Pb5Ge3O11薄膜を強誘電体不揮発
性メモリーのキャパシタに用いた場合には分極方向の反
転を1013回以上繰り返しても従来用いられたPZT薄
膜にみられるような強誘電体キャパシタの劣化が全く観
測されず、従来の強誘電体不揮発性メモリーの有する信
頼性の問題を解決することができた。このPb5Ge3O
11強誘電体の分極軸方位は一軸性であるため、分極反転
時にPZTのような90°反転時にみられるような強誘
電体膜に対する物理的ストレスが生じにくく、その結果
長寿命の不揮発性メモリを得ることができる。
【図1】MOSFET型強誘電体不揮発性メモリの構造
図及び等価回路図。
図及び等価回路図。
【図2】強誘電体薄膜の結晶構造模式図。
【図3】製造方法1で用いるマグネトロンスパッタリン
グ装置の説明図。
グ装置の説明図。
【図4】製造方法2で用いるマグネトロンスパッタリン
グ装置の説明図。
グ装置の説明図。
【図5】熱処理温度をパラメータとするPb5Ge3O11
薄膜のX線回折パターン。
薄膜のX線回折パターン。
【図6】昇温速度をパラメータとするPb5Ge3O11薄
膜のX線回折パターン。
膜のX線回折パターン。
【図7】本発明方法によって得られたPb5Ge3O11薄
膜のヒステリシス曲線。
膜のヒステリシス曲線。
【図8】本発明の実施例であるMOSFET型強誘電体
不揮発性メモリの構造図。
不揮発性メモリの構造図。
【図9】Pb5Ge3O11を用いた強誘電体不揮発性メモ
リ素子のゲート電極電圧−ドレイン電流特性図。
リ素子のゲート電極電圧−ドレイン電流特性図。
1,31 シリコン基板 2,32 ソース領域 3,33 ドレイン領域 4,34 電荷注入阻止層 5,35 ソース電極 6,36 ドレイン電極 7 下部電極 7’上部電極 8,10,38 強誘電体薄膜 9,39 ゲート電極 11,21 チャンバ 12,13,22 マグネトロンスパッタリングカソー
ド 14,24 基板ホルダ 15,25 シャッタ 16,17,26 高周波電源 18 Pb金属ターゲット 19 Ge金属ターゲット 20,30 基板 28 ゲルマン酸鉛ターゲット
ド 14,24 基板ホルダ 15,25 シャッタ 16,17,26 高周波電源 18 Pb金属ターゲット 19 Ge金属ターゲット 20,30 基板 28 ゲルマン酸鉛ターゲット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 21/8242 27/108 21/8247 29/788 29/792 H01L 29/78 371
Claims (1)
- 【請求項1】 半導体表面電位を隣接する、もしくは電
気的に接続された強誘電体薄膜の分極方位によって変化
させることにより半導体表面の導電率もしくは導電タイ
プ(即ちN型もしくはP型)を制御する素子を用いた半
導体記憶装置において、前記強誘電体薄膜をPb5Ge3
O11分極軸方位配向膜を用いたことを特徴とする半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5222597A JPH0778944A (ja) | 1993-09-07 | 1993-09-07 | 不揮発性メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5222597A JPH0778944A (ja) | 1993-09-07 | 1993-09-07 | 不揮発性メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0778944A true JPH0778944A (ja) | 1995-03-20 |
Family
ID=16784970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5222597A Withdrawn JPH0778944A (ja) | 1993-09-07 | 1993-09-07 | 不揮発性メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0778944A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0743685A2 (en) * | 1995-05-18 | 1996-11-20 | Nec Corporation | Nonvolatile semiconductor memory utilizing polarization of ferroelectric material |
EP0936675A2 (en) * | 1998-01-02 | 1999-08-18 | Sharp Kabushiki Kaisha | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
-
1993
- 1993-09-07 JP JP5222597A patent/JPH0778944A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0743685A2 (en) * | 1995-05-18 | 1996-11-20 | Nec Corporation | Nonvolatile semiconductor memory utilizing polarization of ferroelectric material |
JPH08316342A (ja) * | 1995-05-18 | 1996-11-29 | Nec Corp | 不揮発性半導体記憶装置 |
EP0743685A3 (en) * | 1995-05-18 | 1997-01-29 | Nec Corp | Non-volatile semiconductor memory that needs the polarization of a ferroelectric material |
KR100247884B1 (ko) * | 1995-05-18 | 2000-03-15 | 가네꼬 히사시 | 강유전 물질의 분극을 이용하는 불휘발성 반도체 메모리 |
EP0936675A2 (en) * | 1998-01-02 | 1999-08-18 | Sharp Kabushiki Kaisha | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
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