KR100373580B1 - 자기정렬된펀치스루방지포켓을갖는반도체소자역주입부제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법은 반도체 장치의 기판내에 매립된 층을 정형한다. 이 매립층은 기판의 도전성과 동일한 도전성을 갖지만 더 높은 도우핑 레벨을 갖는다. 이 방법에서, 매립층의 영역이 선택되고 선택된 매립층에 반대인 도전성의 이온이 그 영역에 역주입되어 영역의 도우핑 레벨은 실질적으로 제거된다. 역주입영역에 인접한 매립층의 영역은 더 높은 도우핑 레벨을 갖는다. 역주입에 대해 도우프된 영역을 보호하기 위해 대안적 기술이 사용된다. 제 1 접근에서, 매립층은 도우프되고 후속하여 마스크가 기판의 표면에 형성된다. 마스크는 도우펀트층이 기판에 형성된 후 게이트 전극에 접속된 스페이서와 같은 반도체 소자의 부분에 의해 제공된다. 마스크가 형성된후, 이온은 도우프된 영역을 보호하는 마스크로 역주입된다. 제 2 접근에서, 도우프된 층을 형성하는 이온 주입과 역주입은 마스킹 구조가 형성된 후에 행해지지만, 이온 주입은 이온을 마스킹 구조 아래에 주입하는 대각 주입이고 한편 역주입은 수직 주입이어서 마스킹 구조 아래의 영역은 제거로부터 보호된다.
Description
발명의 배경
발명의 분야
본 발명은 반도체 소자 및 반도체 소자 제조방법에 관한 것으로, 특히 펀치스루 방지를 제공하는 제조방법에 관한 것이다.
관련기술의 설명
CMOS 집적회로 기술이 발전함에 따라 CMOS 트랜지스터의 기하학적 크기는 계속 감소되고 있다. CMOS 길이가 감소됨에 따라, 펀치스루라고 하는 쇼트 채널 효과의 위험이 일어난다. 펀치스루는 드레인 전압이 드레인과 관련된 공핍층을 기판을 기로질러 확대시켜 소오스에 이르게 하기에 충분히 큰 값에 도달하는 회로 현상이다. 이것은 파괴적인 소오스/드레인 전도 경로 혹은 누설 전류를 야기한다.
쇼트 채널 효과를 피하기 위해 다양한 접근이 행해지고 있다. 펀치스루를 피하기 위한 한가지 기술은 웰 혹은 기판 도우펀트 농도를 상승시켜 공핍층의 크기를 감소시키는 것에 의해 전압이 인가될때 펀치스루가 발생하지 않도록 하는 것이다. 그러나, 웰 농도를 증가시키는 것은 문제점이 있다. 고기판 도우핑 레벨은 고소오스 / 드레인 접합 용량, 저접합 항복 전압, 트랜지스터 문턱 전압의 증가 및 고몸체 효과를 야기한다. 또한, 고웰 농도는 캐리어 이동도를 감소시켜 구동전류의 저하로 이어진다.
웰 혹은 기판을 통해 도우펀트 농도를 일반적으로 상승시키기 위한 대안으로서, 펀치스루방지 주입부 (anti - punchthrough (APT) 주입) 가 개발되고 있다. APT 주입부는 채널 및 소오스 / 드레인 영역의 부근에서만 도우펀트 농도를 증가시키고 전기판을 통해 도우펀트 농도를 증가시키지는 않는다. 그러나, APT 주입부는 고몸체 효과, 저캐리어 이동도 및 고접합 용량의 동일한 문제점이 있다. 소위 HALO 주입부라고 하는 특별 APT 주입부는 폴리실리콘 게이트가 주입 동안 마스크 역할을 하는 자기 정렬된 APT 주입부이다. 이 마스크는 채널 영역이 너무 높은 도우펀트 농도에 이르지 못하도록 한다. HALO 주입부는 몸체 효과를 저하시키고 이동도가 낮아지는 것을 방지하지만, 그럼에도 불구하고 소오스 및 드레인 접합 용량은 여전히 상승된다. HALO 주입부에 대한 개선은 도우펀트 이온이 대각 (large angle) 으로 주입되어 APT 주입부가 폴리실리콘 게이트에 의해 중첩되는 영역에 이르도록 하는 대각 HALO 주입부의 개발에 이르고 있다. 대각 HALO 주입부에 있어, 대각 주입부가 소오스 /드레인 접합 보다 깊은 경우 접합 용량은 여전히 높지만, 대각 주입부가 소오스 및 드레인에 관해 충분히 얕은 경우 접합 용량은 증가하지 않는다. 그러나, 얕은 대각 HALO 주입부는 소오스 및 드레인 아래의 펀치스루 경로를 차단하지 못할 경우도 있다.
한가지 전망 있는 APT 접근은 APT 주입부가 고도우펀트 농도의 작은 포켓으로서 형성되는 자기 정렬된 포켓 주입부라는 것이다. 이 APT 포켓은 전위 누설 경로를 차단하면서 채널 영역이 낮은 도우펀트 농도를 유지하도록 한다. 따라서, 기판을 통해 웰 농도를 균일하게 증가시키는 것보다, 자기 정렬된 포켓 주입부는 도우핑 상승이 필요한 곳만 도우펀트 농도를 증가시킨다. 한가지 자기 정렬된 포켓 주입부 기술은 Hori A. ("High Carrier Velocity and Reliability of Quarter - Micron SPI (Self - aligned Pocket Implantation) MOSFETS". IEDM 92 - 699. December 1992)에 기재되어 있다. Hori 프로세스 방법에 따르면, 국소 포켓 주입부는 게이트 전극과 티타늄 실리사이드 (TiSi2) 를 자기 정렬된 마스크로서 사용하여 형성된다. Hori 프로세스에는 몇가지 문제점이 있다. TiSi2의 마스킹 특성이 알려져 있지 않으므로 마스킹성과 특정 도우펀트를 개략적으로 마스크하기 위해 필요한 TiSi2층 두께가 설정되지 않는다. 또한, 마스킹 목적에 필요한 TiSi2층 두께가 집적회로의 다른 필요조건과 호환되지 않을 수도 있다. 또한, 회로에 있는 살리사이드 (TiSi2) 및 기타 유전체에 장애를 일으킴이 없이 스페이서가 제거되어야 한다. 이런 식으로의 스페이서의 제거는 제조환경에서 어려운 공정이다.
발명의 개요
개시된 프로세스는 개선되고 제조가능한 고불순물 농도의 자기 정렬된 포켓을 갖는 MOS 트랜지스터 제조방법을 유리하게 제공한다. 본 방법은 APT 주입부와 저농도로 도우프된 드레인 (LDD) 주입부를 형성하는 단계들을 포함하고, 양단계는 트랜지스터 게이트를 마스크로서 사용하며, 선택된 포켓 영역 이외의 또든 영역에서의 APT 주입부를 역주입 기술을 이용하여 제거한다.
예시의 프로세스는 추가의 도우펀트 불순물이 이득적인 곳에만 추가의 도우펀트 농도를 공급하여 접합 용량을 감소시키고, 전력 소비를 낮추며 트랜지스터 동작 속도를 개선하기 때문에 효과적이다. 이 프로세스는 소오스 / 드레인 접합과 APT 포켓의 위치, 크기, 도우펀트 농도를 정확하게 제어할 수 있게 한다.
이들 효과는 어떠한 추가적인 마스킹 단계없이 APT 보호를 제공하지 않는 프로세스를 위한 종래의 MOS 주입 단계에 부가하여 단지 2 개의 주입단계만을 포함하는 프로세스에서 달성된다.
본 발명의 일 실시예에 따른 반도체 소자 제조방법은 반도체 소자의 기판내 매립층의 정형을 행한다. 이 매립층은 기판과 동일한 도전성을 갖지만 기판보다 높은 도우펀트 농도 레벨을 갖는다. 이 방법은 매립층의 영역을 선택하는 단계와 선택된 영역에서의 매립층 도우핑 레벨이 낮아지거나 실질적으로 제거되고 더 높은 도우핑 레벨을 갖는 선택된 영역 외측의 매립 층 영역은 기판에 매립됨을 유지하도록 매립층의 선택적 영역으로 매립층의 도전성과 반대인 도전성의 이온을 역주입하는 단계를 포함한다.
매립층의 영역을 선택하는 단계는 2 가지 이상의 접근에 의해 행해진다. 제 1 접근에서, 마스크가 기판의 표면에 형성되고 선택된 영역 외측의 매립층 영역은 마스크에 의해 역주입으로부터 보호된다. 유리하게, 이 마스크는 기판내 고도우펀트 농도의 매립층 형성에 후속하지만 역주입 단계전에 게이트 전극에 연결된 스페이서와 같은 반도체 소자의 구성요소에 의해 제공된다.
제 2 접근에서, 고도우펀트 농도의 매립층을 이온 주입하는 단계와 매립층을 역주입하는 단계 둘다는 반도체 소자의 마스킹 부분이 형성된 후 행해진다. 이 경우, 고도우펀트 농도의 매립층을 형성하는 주입 프로세스는 이온을 마스킹 구조 아래에 주입하는 대각 주입 프로세스이고 역주입 프로세스는 이온을 기판 표면에 수직인 방향으로 주입하여 마스킹 구조 아래의 영역이 이온의 역주입으로부터 보호되도록 한다.
다양한 자기 정렬된 마스크 및 대각 주입 접근이 조합되어 상이한 크기와 형태의 고도우펀트 농도의 영역을 형성할 수도 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 제 1 도전형의 반도체 기판과 스페이서에 연결된 대향 측면, 상면, 저면을 갖는 게이트 진극을 포함한다. 제 2 도전형의 소오스 및 드레인 주입영역은 표면으로부터 반도체 기판내 선택길이로 깊이 방향으로 연장하고 스페이서의 측면으로부터 대략 옆으로 연장한다. 제 2 도전형이고 소오스 및 드레인 주입영역보다 낮은 도우핑 농도를 갖는 2개의 저농도로 도우프된 주입영역은 소오스 및 드레인 주입영역의 내부 경계부에 인접하여 기판에 배치되고 각각은 게이트 전극 아래에서 중앙으로 연장한다. 제 1 도전형이고 반도체 기판보다 높은 도우핑 농도를 갖는 펀치스루방지 주입영역은 반도체 기판내 매립층에서 게이트 전극과 스페이서를 가로질러 옆으로 실질적으로 연장한다.
제 1a도 및 제 1b 도는 각각 종래 기술의 실리콘 게이트 MOS 트랜지스터의 평면도와 단면도.
제 2(a)도 - 제 2 (g)도는 반도체 웨이퍼에 n 채널 MOS 트랜지스터를 제조하는 방법에 대한 본 발명에 따른 제 1 실시예를 도시하는 공정 단면도.
제 3 도는 P 채널 MOS 트랜지스터 제조를 위해 변경된 제 2 (a) 도 - 제 2 (g) 도에 도시한 방법에 의한 P 채널 MOS 트랜지스터를 도시하는 공정 단면도.
제 4 (a) 도 - 제 4 (b) 도는 종래의 APT 제조 순서를 APT 포켓을 갖는 P 채널 MOS트랜지스터를 제조하기 위한 제조 순서로 적응시키는 방법의 실시예를 도시하는 공정 단면도.
제 1a도 및 제 1b도는 각각 종래 기술의 전형적인 실리콘 게이트 MOS 트랜지스터(100)의 평면도 및 대응 공정단면도를 도시하고 길이 방향축 (102) 과 폭방향 치수 (104)에 관한 트랜지스터 (100)의 형태로 도시한다. 트랜지스터 (100)는 게이트 콘택트 (122), 소오스 콘택트 (124 및 드레인 콘택트(126)를 포함하는 금속 콘택트를 사용하여 집적회로의 다른 부분 도시하지 않음)에 접속되는 기판(110) (제 1b 도의 단면도 참조), 폴리실리콘 게이트 전극(112), 소오스 (114) 및 드레인 (116)을 포함한다. 이산화 실리콘층 (132)은 절연을 제공한다. 트랜지스터 (100)의 전기적으로 능동인 부분은 게이트 전극(112) 아래의 영역을 점유한다.
일반적으로 MOS 트랜지스터 (100)의 형태를 갖는 개선된 MOS 트랜지스터는 본 발명에 따른 n 채널 MOS 트랜지스터 (202) 의 제조의 다양한 순서적 단계에서의 반도체 웨이퍼(200) 를 도시하는 공정 단면도인 제 2 (a) 도 내지 제 2 (g) 도에 따라 제조된다. 이 방법에서, 제 2 (a) 도 내지 제 2 (g) 도는 반도체 웨이퍼 (200) 상에 n 채널 MOS 트랜지스터 (202) 를 제조하는 방법의 일실시예를 도시한다. 제 2 (a)도는 표면에 게이트 산화물층 (206)이 형성되는 P 형 반도체 기판 혹은 P 웰 (204) 을 도시한다. 산화 공정을 이용하여 게이트 산화물층 (206)은 대략 2 내지 30 nm 의 범위의 두께로 형성된다.
게이트 전극 (210)은 기판 (204)을 중첩하는 게이트 산화물 (206) 의 표면에 폴리실리콘막을 증착하고 그 폴리실리콘막을 비등방적으로 에칭하는 것에 의해 형성된다.
제 2(b) 도를 참조하여 설명하면, n 층 (212) 은 인을 도우펀트 불순물로서 사용하여 비교적 얕은 도우펀트 농도를 갖는 n층 (212)을 형성하는 이온 주입 공정인 저농도로 도우프된 드레인 (LDD) 주입 기술을 이용하여 기판 (204) 면에서 기판 (204) 내에 형성된다. N 층(212)은 게이트 전극(210)을 마스크로서 이용하여 n 층 (212) 이 2개의 부분, 즉 소오스 영역(214)에 제 1 부분 및 드레인 영역 (216)에 제 2 부분을 갖도록 형성된다. 종래의 단일 이온 주입 공정에서는 게이트 전극에 의해 보호되거나 쉐이드되는 영역이 마스크되는 것을 피할 수 없다. 인 이온 LDD 주입 공정은 이온이 다수의 각에서 기판(204)을 향해 지향되도록 행해진다. 기판 (204)으로 이온이 깊이 침투하도록 이온은 기판 (204)의 표면에 대략 수직인 방향으로 주입된다. LDD 주입 공정은 n 이온을 기판 (204)으로 대략 0.02μ 내지 약 0.50μ 의 범위의 깊이로 주입한다. 또한 이온을 MOS 트랜지스터 (202)의 길이 방향축에 수직으로 지향되고 임의의 각이지만 통상 이온 공급에 따라 웨이퍼 (200)를 회전시키는 것에 의해 기판 (204) 표면에 수직으로부터 0° 내지 60° 각으로 게이트 (210)를 향해 경사진다. 이온은 게이트 (210)의 돌출부로부터 게이트 (210)를 향해 지향되어 이온은 소오스 영역 (214) 및 드레인 영역 (216)모두에서의 n층(212)에 대해 MOS 트랜지 스터 (202)에 관한 폭방향으로 게이트 (210) 아래를 침투한다. 인,비소, 안티모 이온등으로부터 선택된 이온이 당업계 통상 범위의 에너지로 주입되어 선택된 소오스 및 드레인 불순물 이온양을 얻는다.
제 2 (C) 도에 도시한 바와 같이, 반펀치스루 (APT) 주입부는 n 층 (212) 과 기판(204)의 접합부에 P 층 APT 주입부 (222) 를 형성한다. n 층 (212) 과 같이 P 층 APT 주입부 (222)는 게이트 전극 (210) 을 마스크로서 사용하여 형성되고 P 층 APT 주입부 (222) 는 또한 2 개의 부분 즉, 소오스 영역에서의 제 1부분과 드레인 영역 (216)에서의 제 2 부분을 갖는다. APT 주입부는 붕소 혹은 BF2를 도우펀트 불순물로서 사용하여 약 0.02μ 내지 약 0.50μ 범위의 두께와 약 1015cm3내지 약 1018cm-3범위의 도우펀트 농도를 갖는 P 층을 형성하는 이온 주입 공정이다. 도시된 APT 주입부는 이온이 다수의 각에서 기판 (204)을 향해 지향되는 대각 펀치스루방지 (large - angle anti - punchthrough : LATAP)주입 기술에 의해 달성될 수도 있다. 이온은 기판 (204) 의 표면에 수직인 방향으로 주입되어 P 이온의 기판 (204) 으로의 선택 침투 깊이를 제공한다. 웨이퍼 (200)는 선택된 각에서 회전되어 이온을 MOS 트랜지스터(202)의 길이방향축에 수직으로 지향시키고 기판 (204) 표면에 수직으로부터 0° 내지 60°로 변하는 틸트각으로 게이트 (210) 를 향해 경사지도록 한다. P 이온은 게이트 (210) 의 양측부로부터 게이트 (210) 을 향해 지향되어 이온은 n 층 (212) 과 기판 (204) 사이의 접합부에서 P층 APT 주입부 (222) 에 대해 MOS 트랜지스터 (202)에 관해 폭방향으로 게이트 (210) 아래로 침투한다.
붕소이온은 당업계 통상 범위의 에너지로 주입되어 선택된 소오스 APT 및 드레인 APT 불순물 이온양을 얻는다.
제 2 (e) 도에 도시한 스페이서 (226) 는 웨이퍼 (200)의 표면에 화학 기상 증착법 (CVD - SiO2혹은 CVD - Si3N4)에 의한 이산화 실리콘 (SiO2) 혹은 질화 실리콘 (Si3N4)과 같은 유전막을 증착하고 그 유전막을 비등방성 에칭법에 의해 에칭하여 게이트 (210) 의 측부에 제 2 (d) 도에 도시한 방법으로 형성된다. 이 방법에서, 웨이퍼 (200) 의 평탄 평면상의 유전막(228) 은 제거되고 유전막 (228) 으로부터 만들어진 측벽 스페이서 (226)가 게이트의 측부에 남는다.
스페이서 (226) 가 형성된후, 역주입 공정을 행하여 제 2 (e) 도에 도시한 바와 같이 게이트 (210) 의 가장자리 아래에 2 개의 각 P 이온 포켓 (232) 이외의 모든 영역에서 P 층 APT주입부 (222) 의 불순물을 제거한다. 따라서, P 형 APT (예를 들어, 붕소) 주입부는 P 층 APT 주입부 (222) 의 제거영역 (242)에 n형 이온 (예를 들어, 인)을 주입하므로써 제거된다. 제거영역 (242) 은 제거영역이 P 이온 포켓 (232) 과 같지 않게 게이트 (210) 와 스페이서 (226) 에 의해 마스크되지 않기 때문에 n 불순물의 주입에 의해 제거된다. n 형 이온 역주입 공정은 이온이 실질적으로 단 하나의 방향, 즉 기판 (204) 표면에 수직인 방향에서만 기판 (204)을 향해 지향된다. N 형 이온은 선택된 소오스 및 드레인 불순물 이온양을 얻기 위해 통상의 이온 주입에 일상적인 범위의 에너지로 역주입된다. P 이온 포켓 (232)은 포켓 (232)의 가장 깊은 부분이 기판 (204) 표면으로부터 약 0.04μm 내지 0.5 μm의 범위의 깊이에 이르도록 기판 (204) 에 형성된다.
따라서, 제 2 (f) 도를 참조하여 설명하면, 2 개의 APT 포켓 (232) 은 APT 주입부 없이 MOS 트랜지스터를 제조하기 위한 주입 단계에 보충적인 단지 2 개의 주입 단계만을 사용하여 형성된다. 제 1 보충 APT 주입 단계는 APT 주입이다. 제 2 보충 주입 단계는 게이트(210) 및 스페이서 (226) 에 의해 마스크되거나 보호되는 영역에서를 제외하고 APT 주입부를 제거하는 역주입이다. APT 포켓 (232) 의 크기, 위치 및 이온 농도는 게이트 (210) 및 스페이서 (226)의 크기, APT 이온 주입의 주입각, 도우펀트의 유형, 주입 공정 및 이온 주입 에너지에 의해 결정되고, 이들 모두는 쉽게 제어된다. 포켓 (232)을 발생하기 위한 역주입 단계는 APT 주입이 APT 종점을 게이트 (210) 아래로 위치시키는 대각 주입인 경우 게이트 (210)의 측부상의 스페이서 (226) 없이 이루어질 수도 있다.
제 2 (g) 도를 참조하여 설명하면, 소오스 / 드레인 주입은 비소 (As+) 이온을 주입하여 소오스 / 드레인층 (252) 을 형성하고 더높게 게이트 (210) 를 도우프하여 행한다. n - 층 (212)과 P층 APT 주입부 (222)와 같이, 소오스 / 드레인 주입부 (252)는 소오스 영역 (212)에 제 1 부분을 그리고 드레인 영역 (216) 에 제 2 부분을 갖는다. 소오스 / 드레인층 (252) 은 n 층(212) 의 부분상에 주입되어 n 층 (212) 의 잔유부로서 n 포켓 (262) 을 남긴다. n 포켓 (262)은 게이트 (210) 와 스페이서 (226) 에 의해 제공되는 마스크에 의해 As+이온의 소오스 / 드레인 주입으로부터 보호된다. 소오스 / 드레인층 (252) 은 n 층 (212) 이 주입되는 것보다 더깊게 기판 (204) 으로 주입된다. n+소오스 / 드레인층 (252) 의 가장 깊은 면은 대략 0.02 μm 내지 0.5μm 의 범위를 갖고 전형적으로 0.10 μm 내지 0.15μm 범위의 깊이를 갖는다.
소오스 / 드레인 주입에 이어, 제 2 (g) 도에 도시한 바와 같이, MOS 트랜지스터 (202)는 P 형 기판과 기판 (204) 의 표면에 위치한 폴리실리콘 게이트 (210) 를 포함한다. 실리콘 산화물 스페이서 (226) 는 게이트 (210) 의 측면에 형성된다. 기판 (204) 내에서, 소오스 / 드레인 층 (252) 은 기판 (204) 표면에 근접하여 기판 (204) 을 따라 연장한다. 소오스 / 드레인층(252)의 2 부분은 각각 게이트 (210) 의 가장자리에서 스페이서 밑의 위치에서 종단된다.
n 포켓 (262) 은 소오스 / 드레인층 (252) 의 종단경계부 (264) 를 지나 게이트 (210) 아래에 연장한다. 각 APT 포켓 (232) 은 n층 (212) 에 의해 기판 (204) 표면으로부터 분리되어 게이트 (210) 의 일 가장자리 아래에 있는 각 n 포켓 (262) 아래에 인접하여 기판 (204) 내에 위치된다. APT 포켓(232)의 크기, 위치 및 이온 농도는 스페이서 (226)의 크기, APT 이온 주입의 적용강도 도우펀트의 형태, 주입공정 및 이온 주입 에너지에 의해 결정되고, 이들은 용이하게 제어된다.
제 2 (a) 도 내지 제 2 (g) 도에 도시한 방법은 주입 이온의 극성이 바뀐 변형예인 제 3 도에 도시한 P 채널 MOS 트랜지스터 (302) 의 제조에 적용가능하다. P 채널 MOS 트랜지스터 (302) 는 n 형 반도체 기판 혹은 n 웰 (304) 을 사용하여 제조된다. P 층은 붕소 LDD 주입을 사용하여 기판 (304) 표면에 주입된다. n 층 APT주입은 인을 도우펀트 불순물로서 사용하여 행해진다. 붕소를 역주입 이온으로 사용하는 역주입 공정은 게이트 (310) 의 가장자리 아래에 2개의 각 n 이온 포켓 (332) 이외의 모든 영역에서 n층 APT 주입부의 불순물을 제거하도록 행해진다. 소오스 /드레인 주입은 소오스 /드레인층 (352)을 주입하기 위해 비소보다 오히려 붕소, BF2혹은 붕소와 BF2의 조합을 사용한다.
제 3 도에 도시한 P 채널 MOS 트랜지스터 (302) 는 n 형 기판 (304) 과 기판 (304) 의 표면에 위치한 폴리실리콘 게이트 (310) 를 포함한다. 실리콘 산화물 스페이서 (326) 는 게이트(310) 의 측면에 형성된다. 기판 (304) 내에서, P+형 소오스 / 드레인층 (352) 은 기판 (304) 표면에 근접하여 n 형 기판 (304) 을 따라 연장한다. 소오스 / 드레인층 (352) 의 2 부분은 각각 게이트 (310) 의 가장자리에서 스페이서 밑의 위치에서 종단된다. P 포켓 (362) 은 소오스 / 드레이층 (352) 의 종단 경계부 (364)를 지나 게이트 (310) 아래에 연장한다. 2개의 n+형 APT 포켓 (332) 각각의 게이트 (310) 의 일가장자리 아래에 있는 각 P 포켓 (362) 아래에 인접하여 기판 (304) 내에 위치된다.
제 4 (a) 도 - 제 4 (b) 도는 종래의 APT 제조 과정을 APT 포켓을 갖는 P 채널 MOS 트랜지스터를 제조하기 위한 제조 과정으로의 적응 방법을 도시하는 공정 단면도이다.
제 4 (a) 도에 도시한 바와 같이, APT 주입부를 갖는 P 채널 MOS 트랜지스터 (402)는 n형 기판 혹은 n 웰 (404) 및 기판 (404)의 표면에 위치한 폴리실리콘 게이트 (410)를 포함한다. 실리콘 산화물 스페이서 (426) 게이트 (410)의 측면에 형성되고 게이트 산화물층 (406) 은 기판 (404)에 인접한 게이트 (410)의 표면에 형성된다. 기판 (404) 내에, P+형 소오스 드레인층 (452)은 기판 (404) 표면에 인접하여 기판 (404)을 따라 연장한다. 소오스 드레인 (452)의 2 부분 각각은 게이트 (410)의 가장자리에 있는 스페이서 아래의 위치에 종단된다. n형 APT 주입부 (460) 는 기판 (404) 과 P+형 소오드 / 드레인층 (452) 사이의 접합부에서 트랜지스터 (402) 를 가로질러 연장한다. P 포켓 (462) 은 소오스 / 드레인층 (452) 의 종단 경계부(464) 를 지나 게이트 (410) 아래에서 연장된다.
역주입공정은 제 4 (b) 도에 도시한 바와 같이 게이트 (210) 아래의 기판 (404) 채널을 사실상 가로질러 연장하는 단일의 n 이온 포켓 (432) 이외의 모든 영역에서의 n 형 APT 주입부(460) 의 불순물을 제거하기 위해 행한다. 따라서, n 형 인 APT 주입부는 n형 APT 주입부(460) 의 제거영역 (442) 에 P 형 붕소를 주입하는 것에 의해 저지된다. 제거영역 (442) 은 제거영역이 n 이온 포켓 (432) 처럼 게이트 (410) 와 스페이서 (426) 에 의해 마스크되지 않으므로 붕소 P 불순물의 주입에 의해 제거되는 n 불순물을 갖는다. 붕소 이온 역주입 공정은 이온이 기판 (404) 의 표면에 수직인 방향으로 혹은 경사각에서 기판 (404) 의 표면에 수직인 방향으로 혹은 경사각에서 기판 (404) 를 향해 지향되도록 행해진다. 단일의 APT 포켓 (432) 은 P 포켓(462)에 의해 기판 (404) 표면으로부터 분리된 게이트 (410) 의 한 가장자리 아래에 있는 각 P 포켓 (462) 아래에 인접하여 기판 (404) 내에 위치된다.
제 4 (a) 도 및 제 4 (b) 도에 도시한 공정은 APT 포켓을 갖는 n 채널 MOS 트랜지스터를 제조하는 방법을 제공하기 위해 변형될 수도 있다. 이 변형된 공정에서, P형 기판 혹은 P 웰는 제 4 (a) 도 및 제 4 (b) 도에 도시한 도우펀트 이온 유형에 상보적인 이온으로 도우프된다.
펀치스루방지 기술은 일반적으로 소오스, 드레인 접합 용량을 증가하는 댓가로 쇼트 채널 효과를 피할 수 있다. 역주입 공정에 의해 이루어진 개선은 펀치스루를 효과적으로 방지하면서 소오스 / 드레인 접합 용량의 감소로서 표현된다.
일반적으로 접합 용량은 APT 주입부의 크기 및 전하 농도를 줄이는 것에 의해 유리하게 감소된다. 그러나, 쇼트 채널 효과를 줄이고 펀치스루를 방지하는 것에 있어서의 APT 주입부의 효율성은 주입부의 크기와 이온 불순물 농도는 펀치스루를 피하기에 충분해야 하지만 APT 주입부의 크기보다 오히려 소오스/드레인 접합부의 경로에서의 APT 주입부의 위치에 주로 의존한다. 상술한 제조 공정에 대한 실시예는 도우펀트 포켓의 위치, 크기, 및 불순물 농도를 정확하게 제어하는 방법을 제공한다. 또한, 상술한 제조공정은 쇼트 채널 효과, 접합 용량, 몸체 효과 및 캐리어 이동도를 제어하는 방법을 제공한다.
예시한 역주입 방법은 종래의 APT 접근에 비해 트랜지스터의 접합 용량을 개선하는 방법을 제공한다. 그러나 예시한 역주입방법은 또한 APT 기술을 포함하지 않는 트랜지스터에 비해 접합 용량을 개선시키는 방법을 제공한다. 접합 용량은 제 2 (e) 도에 도시한 바와 같이 웰 도우핑을 채널영역 (218) 에서 보다 소오스 및 드레인 영역 (242) 에서 더 가볍게 하는 것에 의해 APT 주입부를 이용하지 않는 트랜지스터의 그것 아래로 감소된다. 이것은 역주입이 APT 주입부를 과보상하여 효과적으로 더 깊고 덜경사의 소오스 및 드레인 접합을 만들도록 역주입 용량과 에너지를 선택하는 것에 의해 달성된다. 이러한 형태의 소오스 및 드레인 접합은 외부 콘택트와 소오스 및 드레인의 접속을 증진시키고 유리하게 실리사이드 형성을 촉진한다. 동시에 트랜지스터는 펀치스루방지 포켓에 의해 제한되는 얕은 소오스 및 드레인 접합을 형성하는 것에 의해 최적화 될 수도 있다. 따라서, 예시의 방법은 불리한 쇼트 채널 효과와 펀치스루를 효과적으로 피할 뿐만 아니라 APT 성능과 무관하게 트랜지스터 동작 특성을 개선시킨다.
여기서 설명하지 않은 다양한 다른 실시예 및 변형과 개선은 다음의 특허청구의 범위에서 정의되는 본 발명의 사상과 범위내에 있을 수도 있다.
예를 들어, 예시의 공정은 n 채널 및 P 채널 트랜지스터 (N - MOSFET 및 P MOSFETs)와 표면 채널 및 매립 채널 트랜지스터에 적용된다. 역주입은 기판 혹은 웰 필드내에서의 이온 균형 혹은 깊이 혹은 위치에 있어 APT 주입부를 정합시킬 필요가 없다.
또한, 상술한 역주입 공정이 개선된 APT 주입부를 제공하는 방법으로서 설명되었지만, 이 방법은 APT 성능에 무관하게 트랜지스터 성능을 개선하기 위해 도우펀트 영역을 정확하게 만드는 더 일반적인 적용성을 갖는다. 이런 식으로, 트랜지스터 채널의 크기와 깊이 및 소오스 / 드레인 형태를 미세 조정하여 진기 콘택트 및 실리사이드화를 위한 외부 소오스 / 드레인 접합의 적당한 깊이를 제공할 뿐만아니라, 접합 용량, 누설 전류 및 전하 이동도를 제어하는 "드레인 엔지니어링" 이 가능하다.
Claims (25)
- 반도체 소자의 기판내에 상기 기판과 동일한 도전성을 갖고 상기 기판보다 더 높은 도우핑 레벨을 갖는 매립층을 정형하는 방법에 있어서,상기 매립층의 영역을 선택하는 단계상기 선택된 영역에서의 상기 매립층 도우핑 레벨이 실질적으로 제거되고 더 높은 도우핑 레벨을 갖는 상기 선택된 영역 외측의 상기 매립층의 영역은 상기 기판에 매립됨을 유지하도록 상기 매립층의 선택된 영역으로 상기 매립층의 도전성과 반대인 도전성의 이온을 역주입하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 1 항에 있어서, 상기 역주입 단계는 상기 기판의 표면에 마스크 구조를 형성하는 단계를 또한 구비하고, 상기 선택된 영역 외측의 상기 매립층의 영역은 상기 마스크 구조에 의해 역주입으로부터 보호되는 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 2 항에 있어서,게이트 전극이 상기 기판의 표면에 연결되고,스페이서가 상기 게이트 전극의 표면에 형성되고,상기 스페이서와 상기 게이트 전극은 상기 마스크 구조를 제공하는 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 1 항에 있어서,게이트 전극은 상기 기판의 표면에 연결되고,상기 매립층은 상기 기판 표면에 수직인 방향으로부터 소정 각으로 경사지는 대각주입 공정에 의해 형성되고, 상기 매립층은 상기 게이트 전극 아래에 부분적으로 연장하며,상기 역주입 단계는 상기 기판 표면에 실질적으로 수직인 방향으로부터 이온을 주입하여 상기 게이트 전극 아래에 연장하는 상기 매립층 영역의 부분이 상기 매립층의 상기 고도우핑 레벨 영역에 실질적으로 유지되는 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 1 항에 있어서, 상기 반도에 소자는 n 채널 소자이며, 상기 기판과 상기 매립층은 P 형 도전성을 가지며, 상기 역주입은 n 형 이온 주입인 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 5 항에 있어서, 상기 n형 이온 역주입은 인 이온 주입인 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 1항에 있어서, 상기 반도체 소자는 P 채널 소자이며, 상기 기판과 상기매립층은 n 형 도전성을 가지며 상기 역주입은 p 형 이온주입인 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 제 7 항에 있어서, 상기 P 형 역주입은 붕소 이온 주입인 것을 특징으로 하는 반도체 소자의 기판내에 매립층을 정형하는 방법.
- 반도체 소자에 펀치스루방지 주입부를 형성하는 방법에 있어서,기판내에 펀치스루방지 주입영역을 형성하는 단계로서, 상기 펀치스루방지 주입부는 상기 기판과 동일한 도전성을 갖고 상기 기판보다 높은 도우핑 레벨을 갖는 단계; 및상기 펀치스루방지 주입부의 도전성과 반대인 도전성의 이온을 상기 펀치스루방지 주입영역의 선택영역에 역주입하여 상기 선택 영역에서의 상기 펀치스루방지 도우핑 레벨은 실질적으로 제거되고 펀치스루방지 주입부 포켓은 상기 기판에 매립됨을 유지하는 단계를 포함하는 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 9 항에 있어서, 상기 역주입 단계는상기 반도체 표면에 마스크 구조를 형성하는 단계를 또한 포함하고,상기 펀치스루방지 포켓은 상기 마스크 구조에 의해 역주입으로부터 보호되는 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 10 항에 있어서,상기 기판의 표면에 게이트 전극을 연결하는 단계,상기 펀치스루방지 주입 단계에 후속하지만 상기 역주입 단계전에 상기 게이트 전극의 측면에 스페이서를 형성하는 단계를 또한 구비하고,상기 스페이서와 상기 게이트는 펀치스루방지 포켓을 위한 마스크 구조를 제공하는 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 9 항에 있어서,상기 기판의 표면에 게이트 전극을 연결하는 단계와,상기 기판 표면에 실질적으로 수직인 방향으로부터 소정각으로 상기 펀치스루방지 주입부를 대각주입하고, 상기 매립 펀치스루방지 영역은 상기 게이트 전극 아래에 부분적으로 연장하는 단계를 또한 구비하고,상기 역주입 단계는 상기 기판 표면에 실질적으로 수직인 방향으로부터 이온을 주입하여 상기 게이트 전극 아래에 연장하는 상기 펀치스루방지 영역의 부분은 상기 펀치스루방지 포켓으로서 실질적으로 유지되는 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 9항에 있어서, 상기 반도체 소자는 n 채널 소자이고, 상기 기판은 P 형 도전성을 가지며, 상기 펀치스루방지 주입부는 P 형 이온 주입부고, 상기 역주입부는 n 형 이온 주입부인 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 13 항에 있어서, 상기 펀치스루방지 주입부는 붕소 이온 주입부이고 상기 역주입부는 인 이온 주입부인 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 9 항에 있어서, 상기 반도체 소자는 P 채널 소자이고,상기 기판은 n 형 도전성을 가지며, 상기 펀치스루방지 주입부는 n 형 이온 주입부이고, 상기 역주입부는 P 형 이온 주입부인 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 15 항에 있어서, 상기 펀치스루방지 주입부는 인 이온 주입부이고 상기 역주입부는 붕소 이온 주입부인 것을 특징으로 하는 반도체 소자에 펀치스루방지 주입부를 형성하는 방법.
- 제 2 도전형의 반도체 기판의 표면에 연결된 게이트 전극의 측부에 각각 상기 게이트 전극을 마스크 구조로서 사용하여 2 개의 저농도로 도우프된 제 1 도전형의 주입영역을 형성하는 단계,제 2 도전형을 갖고, 상기 반도체 기판 도우핑 레벨보다 높은 도우핑 레벨을가지며, 각각이 상기 게이트 전극을 마스크 구조로서 사용하여 상기 게이트 전극의 측부상의 상기 저농도로 도우프된 주입영역 아래에서 상기 반도체 기판에 매립된 2개의 펀치스루방지 주입영역을 형성하는 단계,상기 2 개의 펀치스루방지 주입영역의 선택된 영역에 상기 제 1 도전형의 이온을 역주입하여 상기 선택된 영역에서의 펀치스루방지 도우핑 레벨이 실질적으로 제거되고 2 개의 펀치스루방지 주입 포켓이 상기 게이트 전극 가장자리 아래에서 실질적으로 상기 반도체 기판에 매립됨을 유지하는 단계, 및상기 게이트 전극을 마스크 구조로서 사용하여 상기 반도체 기판에 제 1 도전형의 소오스 및 드레인 주입영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 17 항에 있어서, 상기 역주입 단계는상기 게이트 전극의 측면에 스페이서를 형성하는 단계를 또한 구비하고,상기 펀치스루방지 포켓은 상기 게이트 전극과 상기 스페이서에 의해 마스크되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 17 항에 있어서, 상기 펀치스루방지 주입영역을 형성하는 단계를 상기 반도체 기판 표면에 수직인 방향으로부터 소정각으로 상기 펀치스루방지 주입부를 대각 주입하고, 상기 매립된 펀치스루방지 영역 각각은 게이트 전극 아래에 부분적으로 연장하는 단계를 구비하고,상기 역주입 단계는 상기 반도체 기판 표면에 실질적으로 수직인 방향으로부터 이온을 주입하여 상기 게이트 전극 아래에 연장하는 상기 펀치스루방지 영역의 부분은 상기 펀치스루방지 포켓으로서 실질적으로 유지되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 17 항에 있어서, 상기 저농도로 도우프된 주입영역은 상기 반도체 기판의 표면에 따라 한 영역에 실질적으로 주입되고 상기 펀치스루방지 주입영역은 상기 저농도로 도우프된 주입영역에 실질적으로 인접하여 상기 반도체 기판에 더 깊게 주입되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 17 항에 있어서, 상기 게이트 전극은 절연층에 의해 상기 반도체 기판 표면에 연결되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 17 항에 있어서, 상기 반도체 소자는 n 채널 소자이고, 상기 반도체 기판은 P 형 도전성을 가지며, 상기 저농도로 도우프된 주입부는 n 형 이온 주입부이며, 상기 펀치스루방지 주입부는 P 형 이온 주입부이고, 상기 역주입부는 n 형 이온 주입부이며 상기 소오스 드레인 주입부는 n 형 이온 주입부인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 22 항에 있어서, 상기 저농도로 도우프된 주입부는 인 이온 주입부이며,상기 펀치스루방지 주입부는 붕소 이온 주입부이고, 상기 역주입부는 인 이온 주입부이며, 상기 소오스 / 드레인 주입부는 비소 이온 주입부인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 17 항에 있어서, 상기 반도체 소자는 P 채널 소자이고, 상기 반도체 기판은 n 형 도전성을 가지며, 상기 저농도로 도우프된 주입부는 P 형 이온 주입부이고, 상기 펀치스루방지 주입부는 n 형 이온 주입부이며, 상기 역주입부는 P 형 이온 주입부이고, 상기 소오스 / 드레인 주입부는 P 형 이온 주입부인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 24 항에 있어서, 상기 저농도로 도우프된 주입부는 붕소 혹은 BF2이온 주입부이며, 상기 펀치스루방지 주입부는 인 이온 주입부이고, 상기 역주입부는 붕소 이온 주입부이며, 상기 소오스 / 드레인 주입부는 붕소 이온 주입부, BF2이온 주입부, 붕소 및 BF2이온 조합 주입부로부터 선택된 P 형 이온 주입부인 것을 특징으로 하는 반도체 소자 제조방법.
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