JP4228416B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にＭＯＳ型電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、バイポーラトランジスタと金属−酸化膜−半導体積層電界効果トランジスタ（MOSFET:Metal-Oxide-Semiconductor Field Effect Transistor）に大別される。ＭＯＳＦＥＴとしては、トランジスタのチャネルの導電型によりさらにｎチャネル型とｐチャネル型とに分類される。ＭＯＳＦＥＴは今日における代表的な半導体素子として広く使用されており、大規模集積化が進められてきている。
【０００３】
今日において、半導体装置に要求される性能はより高速化、高性能化、大容量化が求められており、これに伴って上記のＭＯＳＦＥＴも微細化、縮小化が進められて、半導体装置の製造プロセスにおいては微細加工技術が開発、研究されている。とりわけ、０．３５μｍ世代以降のＭＯＳＦＥＴの形成においては、ゲート電極の微細加工技術の開発が盛んである。ゲート長が１μｍ以下になるとポリシリコンとタングステンシリサイドなどのシリサイドを積層させて形成したポリサイド構造が用いられ、ゲート長が０．５μｍ以下になると、短チャネル効果の抑制とホットキャリアによるトランジスタ特性の劣化の抑制の目的で、ソース・ドレイン拡散層のチャネル形成領域側にソース・ドレイン拡散層よりも低濃度の不純物含有領域を形成したＬＤＤ（Lightly Doped Drain ）構造が用いられるようになってきた。
【０００４】
図１１（ａ）は上記のＬＤＤ構造を用いたＭＯＳＦＥＴを有する半導体装置の断面図である。例えばＳＴＩ（Shallow Trench Isolation）法により形成された素子分離絶縁膜２０で分離されたｐ型半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコンからなるゲート絶縁膜２１ａが形成されている。その上層に、例えばポリシリコンからなるゲート電極３０ａが形成されている。ゲート電極３０ａの両側部には、例えば酸化シリコンからなるサイドウォール絶縁膜２２が形成されている。ゲート電極の両側部の半導体基板１０中には、例えばｎ型不純物を含有するソース・ドレイン拡散層１３が形成されており、さらにそのチャネル形成領域側には例えばｎ型不純物をソース・ドレイン拡散層１３よりも低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１２が形成されている。また、半導体基板１０中のチャネル形成領域（ゲート電極３０ａの下部領域）においては、ｐ型不純物を高濃度に含有して短チャネル効果の１つであるパンチスルーを防止するためのパンチスルー防止層１１が形成されている。パンチスルー防止層１１においては、図１１（ａ）中のＸ−Ｘ’に沿った位置でのｐ型不純物濃度プロファイルである図１１（ｂ）に示すように、半導体基板１０の表面から深くなるほど不純物濃度が高くなり、例えばＬＤＤ拡散層１２の接合面の深さとソース・ドレイン拡散層１３の接合面の深さの間の深さに極大値を有するようなプロファイルをとる。
【０００５】
上記のＭＯＳＦＥＴは、ゲート電極３０ａに電圧を印加することによりｐ型半導体基板１０のチャネル形成領域にｎ型の反転層を誘起し、誘起された反転層がチャネルとなり、電流はソース拡散層からドレイン拡散層へと流れることが可能となるものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のＬＤＤ構造のＭＯＳＦＥＴにおいて、半導体装置の高集積化及び微細化のためにスケーリング則に従ってゲート長およびゲート絶縁膜の縮小化を行うと、トランジスタのチャネル抵抗は低下するものの、一方で短チャネル効果が顕著となってくるという問題が発生する。特に短チャネル効果の一つであるパンチスルー電流を抑制するためには、ソース・ドレインの接合深さを浅くして、ソース・ドレイン空乏層がチャネル側に張り出す量を少なくすること、あるいは、チャネル不純物濃度を高くしてパンチスルー防止層を形成することが効果的であることが知られている。
【０００７】
しかし、上記の理由で接合深さを浅くした場合、接合領域の面抵抗が上昇し、スケーリング則に沿ってゲート長を縮小化したことでチャネル抵抗を低下させたにもかかわらず、接合部の面抵抗による寄生抵抗が増大し、トランジスタの電流駆動能力を低下させることになる。
【０００８】
また、図１１（ａ）の半導体装置のように、チャネル形成領域のチャネル不純物濃度はそれほど高くせず、チャネル形成領域の下部において基板表面から所定の深さに基板不純物の濃度極大を持つような濃度プロファイルを持つパンチスルー防止層を形成する場合、パンチスルー電流の抑制には効果があるが、このチャネル不純物をイオン注入により形成するのは通常ゲート電極の形成工程前であり、基板全面に上記のプロファイルの不純物が導入されるので、ソース・ドレイン拡散層の接合面近傍領域にも高濃度にチャネル不純物が導入されることになる。この場合、ソース・ドレイン拡散層の接合容量が大きくなり、トランジスタの電流駆動能力が低下してしまう。
【０００９】
上記の問題を解決する方法として、特公平３−４３７８７号公報には、フォトリソグラフィー工程を用いてソース・ドレインとなる領域をマスクし、チャネル形成領域のみに高濃度のチャネル不純物を導入する方法が開示されている。この方法によれば、チャネル形成領域のみに高濃度のチャネル不純物を導入してパンチスルー電流を抑制し、一方ソース・ドレイン拡散層の接合面近傍領域にはチャネル不純物を導入しないので接合容量の増大を防止できる。しかしながら、フォトリソグラフィー工程を用いるので製造コストが上昇し、また、半導体装置を微細化するにつれて合わせずれが許容できなくなってくるということが問題となっている。
【００１０】
また、特開昭６２−１４１７７８号公報には、高濃度のチャネル不純物の注入を基板全面に行った後に、ゲート電極およびソース・ドレイン拡散層の形成を行い、形成したトランジスタを被覆する層間絶縁膜を形成し、ソース・ドレイン拡散層に達するコンタクトホールを開口し、この開口部内にチャネル不純物と逆導電型の不純物をイオン注入し、ソース・ドレイン領域の下方にソース・ドレイン領域と半導体基板との中間的な不純物濃度の半導体層を形成する方法が開示されている。しかしながら、中間的な不純物濃度の半導体層の形成はコンタクトホールの開口部に限定され、しかもコンタクトホールもソース・ドレイン領域とのあわせずれを補償するためにソース・ドレイン領域よりも小さくせざるを得ないため、コンタクトホールの開口部以外のソース・ドレイン領域の接合容量を低減することはできない。
【００１１】
また、特開平８−２１３６００号公報には、高濃度のチャネル不純物の注入を基板全面に行った後に、ゲート電極の形成を行い、さらに、ゲート電極をマスクとして基板表面に対して垂直にチャネル不純物と逆の導電型の不純物イオンを注入し、チャネリングを起こさせることにより、チャネル不純物領域よりも深い位置に接合面を有するようにソース・ドレイン拡散層を形成する方法が開示されている。この方法によれば、不純物イオンの注入方向から横方向への広がりの好くないチャネリングを利用してソース・ドレイン拡散層を深く形成するので、ゲート電極下方のチャネル形成領域における実効的なチャネル不純物濃度は高く保て、パンチスルー電流を抑制することが可能であり、一方、ソース・ドレイン拡散層の接合容量を低減できる。ソース・ドレイン拡散層の形成用マスクと同じマスクを用いることができるので、ソース・ドレイン拡散層の下方に全面に不純物を注入でき、ソース・ドレイン拡散層の接合容量を低減する効果は特開昭６２−１４１７７８号公報記載の方法よりも大きい。
【００１２】
しかしながら、上記の特開平８−２１３６００号公報に記載の方法は、ソース・ドレイン拡散層の形成のためのイオン注入時に、チャネリングを利用するので、イオン注入角度に対するプロセスマージンが小さく、さらに不純物イオンの注入量を制御することが困難である。例えば、面方位（１００）面の半導体基板を用いる場合、チャネリングを起こさせるような基板表面の法線に対する注入角度は−２°〜２°程度に制限され、しかもこの角度範囲においても、チャネリングするイオンの割合は注入角度に対して大きく変動してしまう。ソース・ドレイン拡散層の接合容量の低減効果は注入する不純物イオンの量に大きく依存するので、この方法により安定にソース・ドレイン拡散層の接合容量を低減することは困難である。
【００１３】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、パンチスルー電流を抑制するために、ソース・ドレイン拡散層を浅く形成し、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させないＭＯＳ型電界効果トランジスタを有する半導体装置を安定に製造することが可能な製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置は、チャネル形成領域を有する第１導電型の半導体基板と、前記チャネル形成領域の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成された第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成された第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有する。
【００１５】
上記の本発明の半導体装置は、半導体基板に形成されたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体装置であり、チャネル形成領域において半導体基板中に形成された第１導電型のパンチスルー防止層が形成されていてパンチスルー電流が抑制され、また、ソース・ドレイン領域の接合面の下部が、パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域となっているので、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させない。
【００１６】
上記の本発明の半導体装置は、好適には、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域が、前記パンチスルー防止層中の第１導電型不純物濃度と同じオーダーでかつ低濃度の第２導電型不純物を含有している。これにより、ソース・ドレイン領域の接合面の下部をパンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とすることができる。
【００１７】
上記の本発明の半導体装置は、好適には、前記ソース・ドレイン領域の前記チャネル形成領域側における前記半導体基板中に、第２導電型不純物を前記ソース・ドレイン領域よりも低濃度に含有する第２導電型低濃度不純物含有領域が形成されている。これにより、ＬＤＤ（Lightly Doped Drain ）構造のＭＯＳＦＥＴとすることができる。
【００１８】
上記の本発明の半導体装置は、好適には、前記ゲート電極の側壁部にサイドウォール絶縁膜が形成されている。ゲート電極の側壁部のサイドウォール絶縁膜は、ＬＤＤ構造の拡散層を形成するときのイオン注入用マスク（ＬＤＤスペーサ）とすることができるので、ＬＤＤ構造のＭＯＳＦＥＴを形成することが可能となる。
【００１９】
上記の本発明の半導体装置は、好適には、前記第２導電型低濃度不純物含有領域の前記チャネル形成領域側における前記半導体基板中に、第１導電型不純物を前記パンチスルー防止層よりも高濃度に含有するポケット層が形成されている。これにより、第２導電型低濃度不純物含有領域（ＬＤＤ拡散層）近傍におけるドレイン電界を緩和して、パンチスルー電流をさらに抑制することができる。
【００２０】
また、上記の目的を達成するため、本発明の半導体装置は、半導体基板上に第１トランジスタと前記第１トランジスタよりもしきい値電圧が高い第２トランジスタを有する半導体装置であって、前記第１トランジスタと第２トランジスタは、第１導電型の半導体基板上に形成され、前記半導体基板中のチャネル形成領域と、前記チャネル形成領域の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成された第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成された第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有し、前記第２トランジスタのゲート電極が前記第１トランジスタのゲート電極よりも高く、前記第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高い。
【００２１】
上記の本発明の半導体装置は、第１トランジスタと第１トランジスタよりもしきい値電圧が高い第２トランジスタを有する半導体装置であり、第１トランジスタと第２トランジスタにおいて、それぞれチャネル形成領域において半導体基板中に形成された第１導電型のパンチスルー防止層が形成されていてパンチスルー電流が抑制され、また、ソース・ドレイン領域の接合面の下部が、パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域となっているので、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させない。また、第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高いことにより、第２トランジスタのしきい値電圧を第１トランジスタよりも高くすることが可能となっている。これは、第１トランジスタと第２トランジスタとでゲート電極の高さが異なることから、製造工程においてソース・ドレイン領域の接合面の下部をパンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とする際に、各トランジスタのチャネル形成領域における実効的キャリア濃度を変えることが可能となっている。
【００２２】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体基板に、パンチスルー防止層となる第１導電型の不純物を導入する工程と、前記チャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記半導体基板中に第２導電型の不純物を導入して前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程と、前記半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入することにより、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体基板に、パンチスルー防止層となる第１導電型の不純物を導入し、チャネル形成領域上にゲート絶縁膜を形成し、ゲート絶縁膜の上層にゲート電極を形成する。次に、半導体基板中に第２導電型の不純物を導入してチャネル形成領域に接続するソース・ドレイン領域を形成し、半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入することにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する。
【００２４】
上記の本発明の半導体装置の製造方法によれば、半導体基板上にＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することができ、第１導電型の不純物を導入してパンチスルー防止層を形成するのでパンチスルー電流が抑制され、また、チャネリングを起こさないように、半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入してソース・ドレイン領域の下部に第２導電型の不純物を導入することから、導入する不純物の量がばらつくことなく安定に、ソース・ドレインの接合容量を増大させずにＭＯＳＦＥＴを形成することが可能である。
【００２５】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記半導体基板の表面の法線に対して３〜１０°の角度をつけて第２導電型不純物をイオン注入する。これにより、チャネリングを起こさないように第２導電型の不純物を導入することができる。
【００２６】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ソース・ドレイン領域の下部を、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とし、さらに好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ソース・ドレイン領域の下部に、前記パンチスルー防止層中の第１導電型不純物濃度と同じオーダーでありかつ低濃度となるように第２導電型不純物を導入する。これにより、パンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させないで形成することができる。
【００２７】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域を形成する工程、および、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極をマスクとして第２導電型の不純物を導入する。これにより、ゲート電極に対して自己整合的にソース・ドレイン領域を形成することが可能であり、また、ソース・ドレイン領域の下部にソース・ドレインの接合容量を増加させないように第２導電型の不純物を導入することができる。
【００２８】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程の前に、前記ゲート電極をマスクとして前記半導体基板中に第２導電型の不純物を導入して前記ソース・ドレイン領域よりも低濃度の第２導電型不純物を含有する第２導電型低濃度不純物含有領域を形成する工程と、前記ゲート電極の側壁にサイドウォール絶縁膜を形成する工程とをさらに有し、前記ソース・ドレイン領域を形成する工程、および、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記サイドウォール絶縁膜をマスクとして第２導電型の不純物を導入する。これにより、ＬＤＤ構造のＭＯＳＦＥＴを形成することができる。
【００２９】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート電極をマスクとして前記半導体基板の表面に対して斜めに角度をつけて第１導電型の不純物をイオン注入する工程をさらに有する。これにより、第２導電型低濃度不純物含有領域（ＬＤＤ拡散層）のチャネル形成領域側にパンチスルー防止層よりも高濃度に第１導電型不純物を含有するポケット層を形成することができ、パンチスルー電流をさらに抑制することができる。
【００３０】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、および、前記ソース・ドレイン領域の接合面の前記半導体基板表面からの深さＸｊに対して、Ｘｊ≦Ｒｐ≦Ｘｊ＋ΔＲｐを満足するように第２導電型不純物をイオン注入する。ここで、不純物イオンの投影飛程距離のゆらぎΔＲｐとは、基板からの深さＲｐにおける不純物濃度の（１／ｅ）1/2 の濃度となる深さの、深さＲｐからの距離である。Ｘｊ≦Ｒｐ≦Ｘｊ＋ΔＲｐとすることで、ソース・ドレイン領域の下部に選択的に第２導電型の不純物を導入することが可能となり、また、この第２導電型の不純物のチャネル形成領域側への広がりを抑制して形成することができるので、効果的にパンチスルー電流を抑制することが可能である。
【００３１】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極の高さＨ、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ＜Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物を導入して、しきい値電圧を調節することができる。
【００３２】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極の高さＨ、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ≧Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物が導入されるのを防ぐことができる。
【００３３】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程の前に、前記ゲート電極の上層にオフセット絶縁膜を形成する工程をさらに有し、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極と前記オフセット絶縁膜の高さの和Ｈ’、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ’＜Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物を導入して、しきい値電圧を調節することができる。
【００３４】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程の前に、前記ゲート電極の上層にオフセット絶縁膜を形成する工程をさらに有し、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極と前記オフセット絶縁膜の高さの和Ｈ’、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ’≧Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物が導入されるのを防ぐことができる。
【００３５】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に形成される、第１トランジスタと前記第１トランジスタとしきい値電圧が異なる第２トランジスタを有し、前記第１トランジスタと第２トランジスタは、それぞれ第１導電型の半導体基板に形成され、前記半導体基板中のチャネル形成領域と、前記チャネル形成領域の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されるゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成される第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成される第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有し、前記しきい値が異なるように、前記第２トランジスタのゲート電極の高さが前記第１トランジスタのゲート電極の高さと異なり、前記第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高い半導体装置を製造するため、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記チャネル形成領域を有する第１導電型の半導体基板に、前記半導体基板の表面から所定の深さで濃度の極大値を有するように、パンチスルー防止層となる第１導電型の不純物を導入する第一の工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記半導体基板の、前記チャネル形成領域上に、ゲート絶縁膜を形成する第二の工程と、前記第１トランジスタ形成領域において、前記ゲート絶縁膜の上層に第１ゲート電極を形成し、前記第２トランジスタ形成領域において、前記ゲート絶縁膜の上層に、前記第１ゲート電極の高さと異なる高さの第２ゲート電極を形成する第三の工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記半導体基板中に第２導電型の不純物を導入して前記チャネル形成領域に接続するソース・ドレイン領域を形成する第四の工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、高さの異なる前記第１ゲート電極および前記第２ゲート電極をマスクとして、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、第１ゲート電極の高さＨ１、および、第２ゲート電極の高さＨ２に対して、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足する同じ条件で、前記半導体基板と前記ソース・ドレイン領域の接合面の下部において前記パンチスルー防止層に接するように、第２導電型の不純物をイオン注入により導入し、前記第２トランジスタのしきい値と、前記第１トランジスタのしきい値とを異ならせる第五の工程とを有する。
【００３６】
上記の本発明の半導体装置の製造方法は、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、チャネル形成領域を有する第１導電型の半導体基板に、前記半導体基板の表面から所定の深さで濃度の極大値を有するように、パンチスルー防止層となる第１導電型の不純物を導入し、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、半導体基板の、前記チャネル形成領域上に、にゲート絶縁膜を形成する。次に、第１トランジスタ形成領域において、ゲート絶縁膜の上層に第１ゲート電極を形成し、一方、第２トランジスタ形成領域において、ゲート絶縁膜の上層に第２ゲート電極よりも高い第２ゲート電極を形成する。次に、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、半導体基板中に第２導電型の不純物を導入してチャネル形成領域に接続するソース・ドレイン領域を形成し、さらに前記第１ゲート電極および第２ゲート電極をマスクとして、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、第１ゲート電極の高さＨ１、および、第２ゲート電極の高さＨ２に対して、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足する同じ条件で、前記半導体基板と前記ソース・ドレイン領域の接合面の下部において前記パンチスルー防止層に接するように、第２導電型の不純物をイオン注入により導入する。
【００３７】
上記の本発明の半導体装置の製造方法によれば、第１トランジスタと第２トランジスタを形成する際に、各トランジスタのゲート電極の高さを変えることで、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足するように第２導電型の不純物をイオン注入することにより、第１トランジスタにおいては、同時にチャネル形成領域にも第２導電型不純物を導入して、しきい値電圧を調節し、第２トランジスタにおいては、同時にチャネル形成領域にも第２導電型不純物が導入されるのを防ぐ。これにより、互いにしきい値電圧の異なる第１トランジスタおよび第２トランジスタを有する半導体装置を製造することができる。
【００３８】
【発明の実施の形態】
以下に、本発明の半導体装置の実施の形態について実施例により図面を参照して説明する。
【００３９】
第１実施形態
図１（ａ）は本実施形態にかかるＬＤＤ構造を用いたｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図である。例えばＳＴＩ（Shallow Trench Isolation）法により形成された素子分離絶縁膜２０で分離されたｐ型半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコンからなるゲート絶縁膜２１ａが形成されている。その上層に、例えばポリシリコンからなるゲート電極３０ａが形成されている。ゲート電極３０ａの両側部には、例えば酸化シリコンからなるサイドウォール絶縁膜２２が形成されている。ゲート電極の両側部の半導体基板１０中には、例えばｎ型不純物を含有するソース・ドレイン拡散層１３が形成されており、さらにそのチャネル形成領域側には例えばｎ型不純物をソース・ドレイン拡散層１３よりも低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１２が形成されている。また、半導体基板１０中のチャネル形成領域（ゲート電極３０ａの下部領域）においては、ｐ型不純物を高濃度に含有して短チャネル効果の１つであるパンチスルーを防止するためのパンチスルー防止層１１が形成されている。パンチスルー防止層１１においては、図１（ａ）中のＸ−Ｘ’に沿った位置でのｐ型不純物濃度プロファイルである図１（ｂ）に示すように、半導体基板１０の表面から深くなるほど不純物濃度が高くなり、例えばＬＤＤ拡散層１２の接合面の深さとソース・ドレイン拡散層１３の接合面の深さの間の深さに極大値を有するようなプロファイルをとる。また、ソース・ドレイン拡散層１３の接合面の下部にはパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４が形成されている。
【００４０】
上記のＭＯＳＦＥＴは、ゲート電極３０ａに電圧を印加することによりｐ型半導体基板１０のチャネル形成領域にｎ型の反転層を誘起し、誘起された反転層がチャネルとなり、電流はソース拡散層からドレイン拡散層へと流れることが可能となるものである。ここで、チャネル形成領域において半導体基板中にｐ型のパンチスルー防止層１１が形成されているのでパンチスルー電流を抑制することができ、また、ソース・ドレイン拡散層１３の接合面の下部が、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４となっているので、チャネル不純物を高くしてパンチスルー防止層１１を形成しても、ソース・ドレインの接合容量を増大させない。パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４においては、パンチスルー防止層１１と同じ濃度のｐ型不純物を含有し、さらにこのｐ型不純物と同じオーダーでかつ低濃度にｎ型不純物を含有させることで、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度を低くすることができる。
【００４１】
次に、上記の半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、例えばｐ型シリコン半導体基板１０にＳＴＩ法などにより３００ｎｍの膜厚の素子分離絶縁膜２０を形成する。
【００４２】
次に、図２（ｂ）に示すように、素子分離絶縁膜２０により分離されたｐ型半導体基板１０の活性領域上に、ウェル形成、チャネルストップ層の形成、パンチスルー防止層の形成、しきい値の調整のために、ｐ型不純物Ｄ１をイオン注入する。図面上は、パンチスルー防止層１１のみを表示している。パンチスル防止層を形成するためのイオン注入は、例えばホウ素を５０ｋｅＶのエネルギーでイオン注入し、例えばｐ型不純物の濃度プロファイルが図１（ｂ）に示すように基板表面から所定の深さの位置で濃度の極大値を有するように導入する。
【００４３】
次に、図３（ｃ）に示すように、例えば熱酸化法により４ｎｍの膜厚の酸化シリコンのゲート絶縁膜２１を形成する。
【００４４】
次に、図３（ｄ）に示すように、ゲート絶縁膜２１の上層に例えばＣＶＤ（Chemical Vapor Deposition ）法により２００ｎｍの膜厚でポリシリコンを堆積させ、ゲート電極用層３０を形成する。
【００４５】
次に、図４（ｅ）に示すように、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施して、ゲート電極３０ａを形成する。
【００４６】
次に、図４（ｆ）に示すように、ゲート電極３０ａをマスクとしてｎ型不純物Ｄ２として例えば砒素を１０ｋｅＶのエネルギーでイオン注入し、ＬＤＤ拡散層１２を形成する。次に、例えば窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ（Rapid Thermal Annealing ）処理を行うことで、半導体基板の結晶欠陥の回復や、導入した不純物Ｄ２の活性化などを行う。
【００４７】
次に、図５（ｇ）に示すように、例えばＣＶＤ法により酸化シリコン層を１００ｎｍの膜厚で酸化シリコンあるいは窒化シリコンを層を堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックして、ゲート電極３０ａの側壁部分を残して酸化シリコンあるいは窒化シリコンを除去し、ゲート電極３０ａの側壁部に幅が１００ｎｍ程度のサイドウォール絶縁膜２２を形成する。
【００４８】
次に、図５（ｈ）に示すように、サイドウォール絶縁膜２２をマスクとしてｎ型不純物Ｄ３として例えば砒素を５０ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１３を形成する。
【００４９】
次に、図６（ｉ）に示すように、サイドウォール絶縁膜２２をマスクとして、半導体基板１０の表面の法線に対して３〜１０°の角度をつけて、ｎ型不純物Ｄ４として例えばリンを１００ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１２の下部にパンチスルー防止層１１中のｐ型不純物濃度と同じオーダーでありかつ低濃度となるようにｎ型不純物を導入することで、ソース・ドレイン拡散層１３の下部を、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とする。
【００５０】
次に、例えば窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ処理を行うことで、半導体基板の結晶欠陥の回復や、導入した不純物Ｄ３，Ｄ４の活性化などを行う。以上で、図１（ａ）に示すＭＯＳＦＥＴを有する半導体装置に至る。以降の工程としては、例えば、ＭＯＳＦＥＴと被覆して酸化シリコンの層間絶縁膜を形成し、層間絶縁膜にソース・ドレイン拡散層１２に達するコンタクトホールを開口し、コンタクトホール内に埋め込み電極を形成し、さらに上層配線などを形成して所望の半導体装置を形成する。ＭＯＳＦＥＴとしては、ＳＡＬＩＣＩＤＥ（Self Aligned Silicide ）プロセスにより、ゲート電極上部、ソース・ドレイン拡散層上部に高融点金属シリサイド領域を形成することもできる。
【００５１】
ここで、上記の図６（ｉ）に示すソース・ドレイン拡散層１３の下部を、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とするためのｎ型不純物のイオン注入について、図７（ａ）を参照して説明する。このイオン注入時の総不純物注入量をＱ、注入する不純物イオンの投影飛程距離をＲｐ、不純物イオンの投影飛程距離のゆらぎ（基板からの深さＲｐにおける不純物濃度の（１／ｅ）1/2 の濃度となる深さの、深さＲｐからの距離）をΔＲｐ、ソース・ドレイン領域の接合面の前記半導体基板表面からの深さをＸｊとすると、Ｒｐ−ΔＲｐ〜Ｒｐ＋ΔＲｐの範囲（図中の斜線部分）に約７割（０．７Ｑ）の不純物が注入されることになり、Ｒｐ＋ΔＲｐよりも深い領域には約１．５割（０．１５Ｑ）の少ない量の不純物しか注入されないことになる。ここで、ＲｐをＸｊ＋ΔＲｐとなるように設定することで、約７割（０．７Ｑ）の不純物がソース・ドレイン領域の直下の領域となるＸｊ〜Ｘｊ＋２ΔＲｐの範囲に注入され、これにより効果的にソース・ドレインの接合容量を低減することが可能となる。上記のイオン注入は、基板に対して角度をつけてチャネリングが起きないようにして注入するので、不純物の注入量を制御して安定に不純物注入を行うことが可能である。また、注入する不純物のチャネル形成領域側への広がり方にも上記と同様の関係があるので、Ｘｊ＋２ΔＲｐよりも遠い領域にまで不純物が注入されることはなく、効果的にパンチスルー電流を抑制することができる。Ｒｐとしては、Ｘｊ≦Ｒｐ≦Ｘｊ＋ΔＲｐとなるように設定することが好ましい。
【００５２】
また、上記のイオン注入においては、Ｒｐ＋２ΔＲｐよりも深い領域には、約２．３％（０．０２３Ｑ）以下しか注入されない。このことから、ゲート電極の高さ（ゲート電極の上層にオフセット絶縁膜が形成されている場合にはゲート電極とオフセット絶縁膜の高さの和）を調節することで、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とするためのｎ型不純物のイオン注入において、同時にチャネル形成領域にもｎ型不純物を導入し、しきい値電圧を調節する、あるいは、チャネル形成領域にもｎ型不純物が導入されるのを防ぐことができる。即ち、図７（ｂ）に示すように、ゲート電極の高さＨについて、Ｈ＜Ｒｐ＋２ΔＲｐを満足するようにゲート電極を低くすることで、上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることになり、これにより実効的キャリア濃度が低下してしきい値電圧を低くすることができる。逆に、Ｈ≧Ｒｐ＋２ΔＲｐを満足するようにゲート電極を高くすることで、上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることはなくなり、これにより実効的キャリア濃度を低下させないで形成することができる。ゲート電極の上層にオフセット絶縁膜が形成されている場合には、ゲート電極とオフセット絶縁膜の高さの和Ｈ’についてＨ’＜Ｒｐ＋２ΔＲｐを満足するように設定することで上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることになり、Ｈ’≧Ｒｐ＋２ΔＲｐを満足するように設定することで、上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることはなくなる。
【００５３】
また、上記のイオン注入において、ゲート電極の高さに応じてトランジスタのしきい値の調整が可能であることから、ゲート電極の高さの異なるトランジスタを形成し、例えばゲート電極の高さＨについて、Ｈ＜Ｒｐ＋２ΔＲｐとなるトランジスタと、Ｈ≧Ｒｐ＋２ΔＲｐとなるトランジスタを形成する（例えば２００ｎｍの高さのゲート電極と２５０ｎｍの高さのゲート電極を形成する）ことで、前者は上記のイオン注入において不純物イオンの一部がチャネル形成領域に注入され、後者は上記のイオン注入において不純物イオンがチャネル形成領域に注入されることはなく、簡単な方法で互いにしきい値の異なるトランジスタを形成することが可能である。上記のように高さの異なるゲート電極を形成するためには、例えばフォトリソグラフィー工程によりレジストマスクを形成し、高さを低く形成するゲート電極のみをドライエッチングにより必要量エッチング除去することで形成することが可能である。この時、ゲート電極中に不純物を導入する場合には、あらかじめ不純物を注入しておくことが好ましい。
【００５４】
上記の本実施形態の半導体装置の製造方法によれば、半導体基板上にｎチャネル型ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することができる。ｐ型の不純物を導入してパンチスルー防止層を形成するのでパンチスルー電流が抑制され、また、チャネリングを起こさないように、半導体基板の表面に対して斜めに角度をつけてｎ型不純物をイオン注入してソース・ドレイン領域の下部にｎ型の不純物を導入することから、導入する不純物の量がばらつくことなく安定に、ソース・ドレインの接合容量を増大させずにＭＯＳＦＥＴを形成することが可能である。
【００５５】
上記の本実施形態においては、ｎチャネル型トランジスタについて説明しているが、ｎ型不純物をｐ型不純物と入れ替えることでｐチャネル型トランジスタとすることもできる。製造工程において、例えば、ｎ型半導体基板を用い、パンチスルー防止層の形成工程においてはリンを１００ｋｅＶでイオン注入し、ＬＤＤ拡散層の形成工程においてはＢＦ2 を１０ｋｅＶでイオン注入し、ソース・ドレイン拡散層の形成工程においてはＢＦ2 を２０ｋｅＶでイオン注入し、ソース・ドレイン拡散層の下部を、パンチスルー防止層よりもｎ型の実効的キャリア濃度が低いｎ型領域とするためのｐ型不純物のイオン注入工程においては、ホウ素を４０ｋｅＶでイオン注入することで形成することが可能である。
【００５６】
（実施例）
以下のようにして、ｐ型シリコン半導体基板上にｎチャネル型ＭＯＳＦＥＴを形成した。まず、図２（ａ）に示すように、ｐ型シリコン半導体基板１０にＳＴＩ法などにより３００ｎｍの膜厚の素子分離絶縁膜２０を形成し、図２（ｂ）に示すように、ｐ型不純物Ｄ１としてホウ素を５０ｋｅＶのエネルギーでイオン注入し、パンチスルー防止層１１を形成した。次に、図３（ｃ）に示すように、熱酸化法により４ｎｍの膜厚の酸化シリコンのゲート絶縁膜２１を形成した。次に、図３（ｄ）に示すように、ゲート絶縁膜２１の上層に例えばＣＶＤ法により２００ｎｍの膜厚でポリシリコンを堆積させ、ゲート電極用層３０を形成し、図４（ｅ）に示すように、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）によりゲート電極３０ａのパターンに加工した。
【００５７】
次に、図４（ｆ）に示すように、ゲート電極３０をマスクとしてｎ型不純物Ｄ２として砒素を１０ｋｅＶのエネルギーでイオン注入してＬＤＤ拡散層１２を形成し、窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ処理を行った後、図５（ｇ）に示すように、ゲート電極３０ａの側壁部に幅が１００ｎｍ程度のサイドウォール絶縁膜２２を形成した。次に、図５（ｈ）に示すように、サイドウォール絶縁膜２２をマスクとしてｎ型不純物Ｄ３として砒素を５０ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１３を形成し、さらに図６（ｉ）に示すように、サイドウォール絶縁膜２２をマスクとして、半導体基板１０の表面の法線に対して３〜１０°の角度をつけて、ｎ型不純物Ｄ４としてリンを１００ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１２の下部にパンチスルー防止層１１中のｐ型不純物濃度と同じオーダーでありかつ低濃度となるようにｎ型不純物を導入してソース・ドレイン拡散層１３の下部をパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とした。次に、例えば窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ処理を行った。
【００５８】
上記のソース・ドレイン拡散層１３の下部をパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とするためのリンのイオン注入においては、ドーズ量を０（注入しない条件）、５×１０12atoms/cm2 、１×１０13atoms/cm2 の各条件とした。また、注入する不純物イオンの投影飛程距離をＲｐをソース・ドレイン領域の接合面の前記半導体基板表面からの深さをＸｊ程度と設定し、また、ゲート電極の高さＨは、Ｈ＜Ｒｐ＋２ΔＲｐとして注入するリンの一部がゲート電極を突き抜けてチャネル形成領域に注入される条件とした。
【００５９】
図８（ａ）は、上記のようにして形成したｎチャネル型トランジスタのソース・ドレイン拡散層の接合容量Ｃを累積確率に対して、各ドーズ量について、プロットした図である。このように、リンのイオン注入により効果的にソース・ドレイン拡散層の接合容量が低減されていることが確認された。
【００６０】
図８（ｂ）は、上記のようにして形成したｎチャネル型トランジスタについて、ゲート長Ｌに対してトランジスタのしきい値Ｖthをプロットしたロールオフ特性を示す図である。このように、リンのイオン注入によりロールオフの増大を抑制する、即ち、パンチスルー電流の増大を抑制でき、また、リンのドーズ量を増加するにつれてトランジスタのしきい値が低電圧化できていることが確認された。
【００６１】
第２実施形態
図９（ａ）は本実施形態にかかるＬＤＤ構造を用いたｐチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図である。実質的に第１実施形態にかかる半導体装置と同様であるが、さらに、ＬＤＤ拡散層１２のチャネル形成領域側において、パンチスルー防止層１１よりも高濃度のｐ型不純物を含有するポケット層１５が形成されている点が異なる。第１実施形態と同様に、パンチスルー防止層１１においては、図９（ａ）中のＸ−Ｘ’に沿った位置でのｐ型不純物濃度プロファイルである図９（ｂ）に示すように、半導体基板１０の表面から深くなるほど不純物濃度が高くなり、例えばＬＤＤ拡散層１２の接合面の深さとソース・ドレイン拡散層１３の接合面の深さの間の深さに極大値を有するようなプロファイルをとり、また、ソース・ドレイン拡散層１３の接合面の下部にはパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４が形成されている。
【００６２】
次に、上記の半導体装置の製造方法について説明する。第１実施形態と同様にして、ＬＤＤ拡散層１２を形成した後、図１０（ａ）に示すように、半導体基板に対して斜めに（例えば４５°程度）ｐ型不純物としてホウ素をイオン注入し、パンチスルー防止層１１よりも高濃度のｐ型不純物を含有するポケット層１５を形成する。以降の工程は第１実施形態と同様であり、砒素などのｎ型不純物をイオン注入してソース・ドレイン拡散層１３を形成し、さらにリンなどのｎ型不純物Ｄ４をイオン注入してソース・ドレイン拡散層１３の下部をパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４として、図９（ａ）に示す半導体装置に至る。
【００６３】
上記の本実施形態の半導体装置は、ＬＤＤ拡散層１２のチャネル形成領域側において、パンチスルー防止層１１よりも高濃度のｐ型不純物を含有するポケット層１５が形成されているので、パンチスルー電流をさらに抑制することができる。
【００６４】
本発明の半導体装置及びその製造方法は、上記の実施形態に限定されない。例えば、また、ゲート電極としては、本実施形態のように単層構成の他、ポリサイドなどの２層以上としてよい。ゲート電極の高さは特に限定されず、必要に応じて様々な高さとすることができる。この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６５】
【発明の効果】
本発明の半導体装置によれば、チャネル形成領域において半導体基板中に形成された第１導電型のパンチスルー防止層が形成されていてパンチスルー電流が抑制され、また、ソース・ドレイン領域の接合面の下部が、パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域となっているので、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させない。
【００６６】
また、本発明の半導体装置の製造方法によれば、本発明の半導体装置を容易に製造することが可能である。第１導電型の不純物を導入してパンチスルー防止層を形成するのでパンチスルー電流が抑制され、また、チャネリングを起こさないように、半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入してソース・ドレイン領域の下部に第２導電型の不純物を導入することから、導入する不純物の量がばらつくことなく安定に、ソース・ドレインの接合容量を増大させずにＭＯＳＦＥＴを形成することが可能である。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態にかかる半導体装置の断面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における不純物プロファイルである。
【図２】図２は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は素子分離絶縁膜の形成工程まで、（ｂ）はパンチスルー防止層の形成工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｃ）はゲート絶縁膜の形成工程まで、（ｄ）はゲート電極用層の形成工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｅ）はゲート電極のパターン加工工程まで、（ｆ）はＬＤＤ拡散層の形成工程までを示す。
【図５】図５は図４の続きの工程を示し、（ｇ）はサイドウォール絶縁膜の形成工程まで、（ｈ）はソース・ドレイン拡散層の形成工程までを示す。
【図６】図６は図５の続きの工程を示し、（ｉ）はソース・ドレイン拡散層の下部に第１導電型不純物をイオン注入する工程までを示す。
【図７】図７（ａ）はソース・ドレイン拡散層の下部に第１導電型不純物をイオン注入する工程における注入位置を説明する模式図であり、図７（ｂ）はゲート電極の高さによりチャネル形成領域への不純物の注入を制御する方法を説明する模式図である。
【図８】図８（ａ）は実施例において、トランジスタのソース・ドレイン拡散層の接合容量Ｃを累積確率に対してプロットした図であり、図８（ｂ）はゲート長Ｌに対してトランジスタのしきい値Ｖthをプロットしたロールオフ特性を示す図である。
【図９】図９（ａ）は第２実施形態にかかる半導体装置の断面図であり、図９（ｂ）は図９（ａ）中のＸ−Ｘ’における不純物プロファイルである。
【図１０】図１０は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はポケット層の形成工程まで、（ｂ）はソース・ドレイン拡散層の下部に第１導電型不純物をイオン注入する工程までを示す。
【図１１】図１１（ａ）は従来例にかかる半導体装置の断面図であり、図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’における不純物プロファイルである。
【符号の説明】
１０…ｐ型半導体基板、１１…ｐ型パンチスルー防止層、１２…ｎ型ＬＤＤ拡散層、１３…ｎ型ソース・ドレイン拡散層、１４…ｐ型領域、１５…ｐ型ポケット層、２０…素子分離絶縁膜、２１，２１ａ…ゲート絶縁膜、２２サイドウォール絶縁膜、３０…ゲート電極用層、３０ａ…ゲート電極、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…不純物イオン。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にＭＯＳ型電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、バイポーラトランジスタと金属−酸化膜−半導体積層電界効果トランジスタ（MOSFET:Metal-Oxide-Semiconductor Field Effect Transistor）に大別される。ＭＯＳＦＥＴとしては、トランジスタのチャネルの導電型によりさらにｎチャネル型とｐチャネル型とに分類される。ＭＯＳＦＥＴは今日における代表的な半導体素子として広く使用されており、大規模集積化が進められてきている。
【０００３】
今日において、半導体装置に要求される性能はより高速化、高性能化、大容量化が求められており、これに伴って上記のＭＯＳＦＥＴも微細化、縮小化が進められて、半導体装置の製造プロセスにおいては微細加工技術が開発、研究されている。とりわけ、０．３５μｍ世代以降のＭＯＳＦＥＴの形成においては、ゲート電極の微細加工技術の開発が盛んである。ゲート長が１μｍ以下になるとポリシリコンとタングステンシリサイドなどのシリサイドを積層させて形成したポリサイド構造が用いられ、ゲート長が０．５μｍ以下になると、短チャネル効果の抑制とホットキャリアによるトランジスタ特性の劣化の抑制の目的で、ソース・ドレイン拡散層のチャネル形成領域側にソース・ドレイン拡散層よりも低濃度の不純物含有領域を形成したＬＤＤ（Lightly Doped Drain ）構造が用いられるようになってきた。
【０００４】
図１１（ａ）は上記のＬＤＤ構造を用いたＭＯＳＦＥＴを有する半導体装置の断面図である。例えばＳＴＩ（Shallow Trench Isolation）法により形成された素子分離絶縁膜２０で分離されたｐ型半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコンからなるゲート絶縁膜２１ａが形成されている。その上層に、例えばポリシリコンからなるゲート電極３０ａが形成されている。ゲート電極３０ａの両側部には、例えば酸化シリコンからなるサイドウォール絶縁膜２２が形成されている。ゲート電極の両側部の半導体基板１０中には、例えばｎ型不純物を含有するソース・ドレイン拡散層１３が形成されており、さらにそのチャネル形成領域側には例えばｎ型不純物をソース・ドレイン拡散層１３よりも低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１２が形成されている。また、半導体基板１０中のチャネル形成領域（ゲート電極３０ａの下部領域）においては、ｐ型不純物を高濃度に含有して短チャネル効果の１つであるパンチスルーを防止するためのパンチスルー防止層１１が形成されている。パンチスルー防止層１１においては、図１１（ａ）中のＸ−Ｘ’に沿った位置でのｐ型不純物濃度プロファイルである図１１（ｂ）に示すように、半導体基板１０の表面から深くなるほど不純物濃度が高くなり、例えばＬＤＤ拡散層１２の接合面の深さとソース・ドレイン拡散層１３の接合面の深さの間の深さに極大値を有するようなプロファイルをとる。
【０００５】
上記のＭＯＳＦＥＴは、ゲート電極３０ａに電圧を印加することによりｐ型半導体基板１０のチャネル形成領域にｎ型の反転層を誘起し、誘起された反転層がチャネルとなり、電流はソース拡散層からドレイン拡散層へと流れることが可能となるものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のＬＤＤ構造のＭＯＳＦＥＴにおいて、半導体装置の高集積化及び微細化のためにスケーリング則に従ってゲート長およびゲート絶縁膜の縮小化を行うと、トランジスタのチャネル抵抗は低下するものの、一方で短チャネル効果が顕著となってくるという問題が発生する。特に短チャネル効果の一つであるパンチスルー電流を抑制するためには、ソース・ドレインの接合深さを浅くして、ソース・ドレイン空乏層がチャネル側に張り出す量を少なくすること、あるいは、チャネル不純物濃度を高くしてパンチスルー防止層を形成することが効果的であることが知られている。
【０００７】
しかし、上記の理由で接合深さを浅くした場合、接合領域の面抵抗が上昇し、スケーリング則に沿ってゲート長を縮小化したことでチャネル抵抗を低下させたにもかかわらず、接合部の面抵抗による寄生抵抗が増大し、トランジスタの電流駆動能力を低下させることになる。
【０００８】
また、図１１（ａ）の半導体装置のように、チャネル形成領域のチャネル不純物濃度はそれほど高くせず、チャネル形成領域の下部において基板表面から所定の深さに基板不純物の濃度極大を持つような濃度プロファイルを持つパンチスルー防止層を形成する場合、パンチスルー電流の抑制には効果があるが、このチャネル不純物をイオン注入により形成するのは通常ゲート電極の形成工程前であり、基板全面に上記のプロファイルの不純物が導入されるので、ソース・ドレイン拡散層の接合面近傍領域にも高濃度にチャネル不純物が導入されることになる。この場合、ソース・ドレイン拡散層の接合容量が大きくなり、トランジスタの電流駆動能力が低下してしまう。
【０００９】
上記の問題を解決する方法として、特公平３−４３７８７号公報には、フォトリソグラフィー工程を用いてソース・ドレインとなる領域をマスクし、チャネル形成領域のみに高濃度のチャネル不純物を導入する方法が開示されている。この方法によれば、チャネル形成領域のみに高濃度のチャネル不純物を導入してパンチスルー電流を抑制し、一方ソース・ドレイン拡散層の接合面近傍領域にはチャネル不純物を導入しないので接合容量の増大を防止できる。しかしながら、フォトリソグラフィー工程を用いるので製造コストが上昇し、また、半導体装置を微細化するにつれて合わせずれが許容できなくなってくるということが問題となっている。
【００１０】
また、特開昭６２−１４１７７８号公報には、高濃度のチャネル不純物の注入を基板全面に行った後に、ゲート電極およびソース・ドレイン拡散層の形成を行い、形成したトランジスタを被覆する層間絶縁膜を形成し、ソース・ドレイン拡散層に達するコンタクトホールを開口し、この開口部内にチャネル不純物と逆導電型の不純物をイオン注入し、ソース・ドレイン領域の下方にソース・ドレイン領域と半導体基板との中間的な不純物濃度の半導体層を形成する方法が開示されている。しかしながら、中間的な不純物濃度の半導体層の形成はコンタクトホールの開口部に限定され、しかもコンタクトホールもソース・ドレイン領域とのあわせずれを補償するためにソース・ドレイン領域よりも小さくせざるを得ないため、コンタクトホールの開口部以外のソース・ドレイン領域の接合容量を低減することはできない。
【００１１】
また、特開平８−２１３６００号公報には、高濃度のチャネル不純物の注入を基板全面に行った後に、ゲート電極の形成を行い、さらに、ゲート電極をマスクとして基板表面に対して垂直にチャネル不純物と逆の導電型の不純物イオンを注入し、チャネリングを起こさせることにより、チャネル不純物領域よりも深い位置に接合面を有するようにソース・ドレイン拡散層を形成する方法が開示されている。この方法によれば、不純物イオンの注入方向から横方向への広がりの好くないチャネリングを利用してソース・ドレイン拡散層を深く形成するので、ゲート電極下方のチャネル形成領域における実効的なチャネル不純物濃度は高く保て、パンチスルー電流を抑制することが可能であり、一方、ソース・ドレイン拡散層の接合容量を低減できる。ソース・ドレイン拡散層の形成用マスクと同じマスクを用いることができるので、ソース・ドレイン拡散層の下方に全面に不純物を注入でき、ソース・ドレイン拡散層の接合容量を低減する効果は特開昭６２−１４１７７８号公報記載の方法よりも大きい。
【００１２】
しかしながら、上記の特開平８−２１３６００号公報に記載の方法は、ソース・ドレイン拡散層の形成のためのイオン注入時に、チャネリングを利用するので、イオン注入角度に対するプロセスマージンが小さく、さらに不純物イオンの注入量を制御することが困難である。例えば、面方位（１００）面の半導体基板を用いる場合、チャネリングを起こさせるような基板表面の法線に対する注入角度は−２°〜２°程度に制限され、しかもこの角度範囲においても、チャネリングするイオンの割合は注入角度に対して大きく変動してしまう。ソース・ドレイン拡散層の接合容量の低減効果は注入する不純物イオンの量に大きく依存するので、この方法により安定にソース・ドレイン拡散層の接合容量を低減することは困難である。
【００１３】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、パンチスルー電流を抑制するために、ソース・ドレイン拡散層を浅く形成し、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させないＭＯＳ型電界効果トランジスタを有する半導体装置を安定に製造することが可能な製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置は、チャネル形成領域を有する第１導電型の半導体基板と、前記チャネル形成領域の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成された第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成された第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有する。
【００１５】
上記の本発明の半導体装置は、半導体基板に形成されたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体装置であり、チャネル形成領域において半導体基板中に形成された第１導電型のパンチスルー防止層が形成されていてパンチスルー電流が抑制され、また、ソース・ドレイン領域の接合面の下部が、パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域となっているので、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させない。
【００１６】
上記の本発明の半導体装置は、好適には、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域が、前記パンチスルー防止層中の第１導電型不純物濃度と同じオーダーでかつ低濃度の第２導電型不純物を含有している。これにより、ソース・ドレイン領域の接合面の下部をパンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とすることができる。
【００１７】
上記の本発明の半導体装置は、好適には、前記ソース・ドレイン領域の前記チャネル形成領域側における前記半導体基板中に、第２導電型不純物を前記ソース・ドレイン領域よりも低濃度に含有する第２導電型低濃度不純物含有領域が形成されている。これにより、ＬＤＤ（Lightly Doped Drain ）構造のＭＯＳＦＥＴとすることができる。
【００１８】
上記の本発明の半導体装置は、好適には、前記ゲート電極の側壁部にサイドウォール絶縁膜が形成されている。ゲート電極の側壁部のサイドウォール絶縁膜は、ＬＤＤ構造の拡散層を形成するときのイオン注入用マスク（ＬＤＤスペーサ）とすることができるので、ＬＤＤ構造のＭＯＳＦＥＴを形成することが可能となる。
【００１９】
上記の本発明の半導体装置は、好適には、前記第２導電型低濃度不純物含有領域の前記チャネル形成領域側における前記半導体基板中に、第１導電型不純物を前記パンチスルー防止層よりも高濃度に含有するポケット層が形成されている。これにより、第２導電型低濃度不純物含有領域（ＬＤＤ拡散層）近傍におけるドレイン電界を緩和して、パンチスルー電流をさらに抑制することができる。
【００２０】
また、上記の目的を達成するため、本発明の半導体装置は、半導体基板上に第１トランジスタと前記第１トランジスタよりもしきい値電圧が高い第２トランジスタを有する半導体装置であって、前記第１トランジスタと第２トランジスタは、第１導電型の半導体基板上に形成され、前記半導体基板中のチャネル形成領域と、前記チャネル形成領域の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成された第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成された第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有し、前記第２トランジスタのゲート電極が前記第１トランジスタのゲート電極よりも高く、前記第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高い。
【００２１】
上記の本発明の半導体装置は、第１トランジスタと第１トランジスタよりもしきい値電圧が高い第２トランジスタを有する半導体装置であり、第１トランジスタと第２トランジスタにおいて、それぞれチャネル形成領域において半導体基板中に形成された第１導電型のパンチスルー防止層が形成されていてパンチスルー電流が抑制され、また、ソース・ドレイン領域の接合面の下部が、パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域となっているので、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させない。また、第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高いことにより、第２トランジスタのしきい値電圧を第１トランジスタよりも高くすることが可能となっている。これは、第１トランジスタと第２トランジスタとでゲート電極の高さが異なることから、製造工程においてソース・ドレイン領域の接合面の下部をパンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とする際に、各トランジスタのチャネル形成領域における実効的キャリア濃度を変えることが可能となっている。
【００２２】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体基板に、パンチスルー防止層となる第１導電型の不純物を導入する工程と、前記チャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記半導体基板中に第２導電型の不純物を導入して前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程と、前記半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入することにより、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体基板に、パンチスルー防止層となる第１導電型の不純物を導入し、チャネル形成領域上にゲート絶縁膜を形成し、ゲート絶縁膜の上層にゲート電極を形成する。次に、半導体基板中に第２導電型の不純物を導入してチャネル形成領域に接続するソース・ドレイン領域を形成し、半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入することにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する。
【００２４】
上記の本発明の半導体装置の製造方法によれば、半導体基板上にＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することができ、第１導電型の不純物を導入してパンチスルー防止層を形成するのでパンチスルー電流が抑制され、また、チャネリングを起こさないように、半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入してソース・ドレイン領域の下部に第２導電型の不純物を導入することから、導入する不純物の量がばらつくことなく安定に、ソース・ドレインの接合容量を増大させずにＭＯＳＦＥＴを形成することが可能である。
【００２５】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記半導体基板の表面の法線に対して３〜１０°の角度をつけて第２導電型不純物をイオン注入する。これにより、チャネリングを起こさないように第２導電型の不純物を導入することができる。
【００２６】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ソース・ドレイン領域の下部を、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とし、さらに好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ソース・ドレイン領域の下部に、前記パンチスルー防止層中の第１導電型不純物濃度と同じオーダーでありかつ低濃度となるように第２導電型不純物を導入する。これにより、パンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させないで形成することができる。
【００２７】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域を形成する工程、および、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極をマスクとして第２導電型の不純物を導入する。これにより、ゲート電極に対して自己整合的にソース・ドレイン領域を形成することが可能であり、また、ソース・ドレイン領域の下部にソース・ドレインの接合容量を増加させないように第２導電型の不純物を導入することができる。
【００２８】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程の前に、前記ゲート電極をマスクとして前記半導体基板中に第２導電型の不純物を導入して前記ソース・ドレイン領域よりも低濃度の第２導電型不純物を含有する第２導電型低濃度不純物含有領域を形成する工程と、前記ゲート電極の側壁にサイドウォール絶縁膜を形成する工程とをさらに有し、前記ソース・ドレイン領域を形成する工程、および、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記サイドウォール絶縁膜をマスクとして第２導電型の不純物を導入する。これにより、ＬＤＤ構造のＭＯＳＦＥＴを形成することができる。
【００２９】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート電極をマスクとして前記半導体基板の表面に対して斜めに角度をつけて第１導電型の不純物をイオン注入する工程をさらに有する。これにより、第２導電型低濃度不純物含有領域（ＬＤＤ拡散層）のチャネル形成領域側にパンチスルー防止層よりも高濃度に第１導電型不純物を含有するポケット層を形成することができ、パンチスルー電流をさらに抑制することができる。
【００３０】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、および、前記ソース・ドレイン領域の接合面の前記半導体基板表面からの深さＸｊに対して、Ｘｊ≦Ｒｐ≦Ｘｊ＋ΔＲｐを満足するように第２導電型不純物をイオン注入する。ここで、不純物イオンの投影飛程距離のゆらぎΔＲｐとは、基板からの深さＲｐにおける不純物濃度の（１／ｅ）1/2 の濃度となる深さの、深さＲｐからの距離である。Ｘｊ≦Ｒｐ≦Ｘｊ＋ΔＲｐとすることで、ソース・ドレイン領域の下部に選択的に第２導電型の不純物を導入することが可能となり、また、この第２導電型の不純物のチャネル形成領域側への広がりを抑制して形成することができるので、効果的にパンチスルー電流を抑制することが可能である。
【００３１】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極の高さＨ、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ＜Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物を導入して、しきい値電圧を調節することができる。
【００３２】
上記の本発明の半導体装置の製造方法は、好適には、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極の高さＨ、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ≧Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物が導入されるのを防ぐことができる。
【００３３】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程の前に、前記ゲート電極の上層にオフセット絶縁膜を形成する工程をさらに有し、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極と前記オフセット絶縁膜の高さの和Ｈ’、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ’＜Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物を導入して、しきい値電圧を調節することができる。
【００３４】
上記の本発明の半導体装置の製造方法は、好適には、前記ゲート電極を形成する工程の後、前記ソース・ドレイン領域を形成する工程の前に、前記ゲート電極の上層にオフセット絶縁膜を形成する工程をさらに有し、前記ソース・ドレイン領域の下部に第２導電型の不純物を導入する工程においては、前記ゲート電極と前記オフセット絶縁膜の高さの和Ｈ’、注入する不純物イオンの投影飛程距離Ｒｐ、および、不純物イオンの投影飛程距離のゆらぎΔＲｐに対して、Ｈ’≧Ｒｐ＋２ΔＲｐを満足するように第２導電型不純物をイオン注入する。これにより、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、同時にチャネル形成領域にも第２導電型不純物が導入されるのを防ぐことができる。
【００３５】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に形成される、第１トランジスタと前記第１トランジスタとしきい値電圧が異なる第２トランジスタを有し、前記第１トランジスタと第２トランジスタは、それぞれ第１導電型の半導体基板に形成され、前記半導体基板中のチャネル形成領域と、前記チャネル形成領域の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されるゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成される第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成される第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有し、前記しきい値が異なるように、前記第２トランジスタのゲート電極の高さが前記第１トランジスタのゲート電極の高さと異なり、前記第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高い半導体装置を製造するため、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記チャネル形成領域を有する第１導電型の半導体基板に、前記半導体基板の表面から所定の深さで濃度の極大値を有するように、パンチスルー防止層となる第１導電型の不純物を導入する第一の工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記半導体基板の、前記チャネル形成領域上に、ゲート絶縁膜を形成する第二の工程と、前記第１トランジスタ形成領域において、前記ゲート絶縁膜の上層に第１ゲート電極を形成し、前記第２トランジスタ形成領域において、前記ゲート絶縁膜の上層に、前記第１ゲート電極の高さと異なる高さの第２ゲート電極を形成する第三の工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記半導体基板中に第２導電型の不純物を導入して前記チャネル形成領域に接続するソース・ドレイン領域を形成する第四の工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、高さの異なる前記第１ゲート電極および前記第２ゲート電極をマスクとして、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、第１ゲート電極の高さＨ１、および、第２ゲート電極の高さＨ２に対して、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足する同じ条件で、前記半導体基板と前記ソース・ドレイン領域の接合面の下部において前記パンチスルー防止層に接するように、第２導電型の不純物をイオン注入により導入し、前記第２トランジスタのしきい値と、前記第１トランジスタのしきい値とを異ならせる第五の工程とを有する。
【００３６】
上記の本発明の半導体装置の製造方法は、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、チャネル形成領域を有する第１導電型の半導体基板に、前記半導体基板の表面から所定の深さで濃度の極大値を有するように、パンチスルー防止層となる第１導電型の不純物を導入し、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、半導体基板の、前記チャネル形成領域上に、にゲート絶縁膜を形成する。次に、第１トランジスタ形成領域において、ゲート絶縁膜の上層に第１ゲート電極を形成し、一方、第２トランジスタ形成領域において、ゲート絶縁膜の上層に第２ゲート電極よりも高い第２ゲート電極を形成する。次に、第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、半導体基板中に第２導電型の不純物を導入してチャネル形成領域に接続するソース・ドレイン領域を形成し、さらに前記第１ゲート電極および第２ゲート電極をマスクとして、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、第１ゲート電極の高さＨ１、および、第２ゲート電極の高さＨ２に対して、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足する同じ条件で、前記半導体基板と前記ソース・ドレイン領域の接合面の下部において前記パンチスルー防止層に接するように、第２導電型の不純物をイオン注入により導入する。
【００３７】
上記の本発明の半導体装置の製造方法によれば、第１トランジスタと第２トランジスタを形成する際に、各トランジスタのゲート電極の高さを変えることで、ソース・ドレイン領域の下部に第２導電型の不純物を導入する際に、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足するように第２導電型の不純物をイオン注入することにより、第１トランジスタにおいては、同時にチャネル形成領域にも第２導電型不純物を導入して、しきい値電圧を調節し、第２トランジスタにおいては、同時にチャネル形成領域にも第２導電型不純物が導入されるのを防ぐ。これにより、互いにしきい値電圧の異なる第１トランジスタおよび第２トランジスタを有する半導体装置を製造することができる。
【００３８】
【発明の実施の形態】
以下に、本発明の半導体装置の実施の形態について実施例により図面を参照して説明する。
【００３９】
第１実施形態
図１（ａ）は本実施形態にかかるＬＤＤ構造を用いたｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図である。例えばＳＴＩ（Shallow Trench Isolation）法により形成された素子分離絶縁膜２０で分離されたｐ型半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコンからなるゲート絶縁膜２１ａが形成されている。その上層に、例えばポリシリコンからなるゲート電極３０ａが形成されている。ゲート電極３０ａの両側部には、例えば酸化シリコンからなるサイドウォール絶縁膜２２が形成されている。ゲート電極の両側部の半導体基板１０中には、例えばｎ型不純物を含有するソース・ドレイン拡散層１３が形成されており、さらにそのチャネル形成領域側には例えばｎ型不純物をソース・ドレイン拡散層１３よりも低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１２が形成されている。また、半導体基板１０中のチャネル形成領域（ゲート電極３０ａの下部領域）においては、ｐ型不純物を高濃度に含有して短チャネル効果の１つであるパンチスルーを防止するためのパンチスルー防止層１１が形成されている。パンチスルー防止層１１においては、図１（ａ）中のＸ−Ｘ’に沿った位置でのｐ型不純物濃度プロファイルである図１（ｂ）に示すように、半導体基板１０の表面から深くなるほど不純物濃度が高くなり、例えばＬＤＤ拡散層１２の接合面の深さとソース・ドレイン拡散層１３の接合面の深さの間の深さに極大値を有するようなプロファイルをとる。また、ソース・ドレイン拡散層１３の接合面の下部にはパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４が形成されている。
【００４０】
上記のＭＯＳＦＥＴは、ゲート電極３０ａに電圧を印加することによりｐ型半導体基板１０のチャネル形成領域にｎ型の反転層を誘起し、誘起された反転層がチャネルとなり、電流はソース拡散層からドレイン拡散層へと流れることが可能となるものである。ここで、チャネル形成領域において半導体基板中にｐ型のパンチスルー防止層１１が形成されているのでパンチスルー電流を抑制することができ、また、ソース・ドレイン拡散層１３の接合面の下部が、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４となっているので、チャネル不純物を高くしてパンチスルー防止層１１を形成しても、ソース・ドレインの接合容量を増大させない。パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４においては、パンチスルー防止層１１と同じ濃度のｐ型不純物を含有し、さらにこのｐ型不純物と同じオーダーでかつ低濃度にｎ型不純物を含有させることで、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度を低くすることができる。
【００４１】
次に、上記の半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、例えばｐ型シリコン半導体基板１０にＳＴＩ法などにより３００ｎｍの膜厚の素子分離絶縁膜２０を形成する。
【００４２】
次に、図２（ｂ）に示すように、素子分離絶縁膜２０により分離されたｐ型半導体基板１０の活性領域上に、ウェル形成、チャネルストップ層の形成、パンチスルー防止層の形成、しきい値の調整のために、ｐ型不純物Ｄ１をイオン注入する。図面上は、パンチスルー防止層１１のみを表示している。パンチスル防止層を形成するためのイオン注入は、例えばホウ素を５０ｋｅＶのエネルギーでイオン注入し、例えばｐ型不純物の濃度プロファイルが図１（ｂ）に示すように基板表面から所定の深さの位置で濃度の極大値を有するように導入する。
【００４３】
次に、図３（ｃ）に示すように、例えば熱酸化法により４ｎｍの膜厚の酸化シリコンのゲート絶縁膜２１を形成する。
【００４４】
次に、図３（ｄ）に示すように、ゲート絶縁膜２１の上層に例えばＣＶＤ（Chemical Vapor Deposition ）法により２００ｎｍの膜厚でポリシリコンを堆積させ、ゲート電極用層３０を形成する。
【００４５】
次に、図４（ｅ）に示すように、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施して、ゲート電極３０ａを形成する。
【００４６】
次に、図４（ｆ）に示すように、ゲート電極３０ａをマスクとしてｎ型不純物Ｄ２として例えば砒素を１０ｋｅＶのエネルギーでイオン注入し、ＬＤＤ拡散層１２を形成する。次に、例えば窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ（Rapid Thermal Annealing ）処理を行うことで、半導体基板の結晶欠陥の回復や、導入した不純物Ｄ２の活性化などを行う。
【００４７】
次に、図５（ｇ）に示すように、例えばＣＶＤ法により酸化シリコン層を１００ｎｍの膜厚で酸化シリコンあるいは窒化シリコンを層を堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックして、ゲート電極３０ａの側壁部分を残して酸化シリコンあるいは窒化シリコンを除去し、ゲート電極３０ａの側壁部に幅が１００ｎｍ程度のサイドウォール絶縁膜２２を形成する。
【００４８】
次に、図５（ｈ）に示すように、サイドウォール絶縁膜２２をマスクとしてｎ型不純物Ｄ３として例えば砒素を５０ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１３を形成する。
【００４９】
次に、図６（ｉ）に示すように、サイドウォール絶縁膜２２をマスクとして、半導体基板１０の表面の法線に対して３〜１０°の角度をつけて、ｎ型不純物Ｄ４として例えばリンを１００ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１２の下部にパンチスルー防止層１１中のｐ型不純物濃度と同じオーダーでありかつ低濃度となるようにｎ型不純物を導入することで、ソース・ドレイン拡散層１３の下部を、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とする。
【００５０】
次に、例えば窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ処理を行うことで、半導体基板の結晶欠陥の回復や、導入した不純物Ｄ３，Ｄ４の活性化などを行う。以上で、図１（ａ）に示すＭＯＳＦＥＴを有する半導体装置に至る。以降の工程としては、例えば、ＭＯＳＦＥＴと被覆して酸化シリコンの層間絶縁膜を形成し、層間絶縁膜にソース・ドレイン拡散層１２に達するコンタクトホールを開口し、コンタクトホール内に埋め込み電極を形成し、さらに上層配線などを形成して所望の半導体装置を形成する。ＭＯＳＦＥＴとしては、ＳＡＬＩＣＩＤＥ（Self Aligned Silicide ）プロセスにより、ゲート電極上部、ソース・ドレイン拡散層上部に高融点金属シリサイド領域を形成することもできる。
【００５１】
ここで、上記の図６（ｉ）に示すソース・ドレイン拡散層１３の下部を、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とするためのｎ型不純物のイオン注入について、図７（ａ）を参照して説明する。このイオン注入時の総不純物注入量をＱ、注入する不純物イオンの投影飛程距離をＲｐ、不純物イオンの投影飛程距離のゆらぎ（基板からの深さＲｐにおける不純物濃度の（１／ｅ）1/2 の濃度となる深さの、深さＲｐからの距離）をΔＲｐ、ソース・ドレイン領域の接合面の前記半導体基板表面からの深さをＸｊとすると、Ｒｐ−ΔＲｐ〜Ｒｐ＋ΔＲｐの範囲（図中の斜線部分）に約７割（０．７Ｑ）の不純物が注入されることになり、Ｒｐ＋ΔＲｐよりも深い領域には約１．５割（０．１５Ｑ）の少ない量の不純物しか注入されないことになる。ここで、ＲｐをＸｊ＋ΔＲｐとなるように設定することで、約７割（０．７Ｑ）の不純物がソース・ドレイン領域の直下の領域となるＸｊ〜Ｘｊ＋２ΔＲｐの範囲に注入され、これにより効果的にソース・ドレインの接合容量を低減することが可能となる。上記のイオン注入は、基板に対して角度をつけてチャネリングが起きないようにして注入するので、不純物の注入量を制御して安定に不純物注入を行うことが可能である。また、注入する不純物のチャネル形成領域側への広がり方にも上記と同様の関係があるので、Ｘｊ＋２ΔＲｐよりも遠い領域にまで不純物が注入されることはなく、効果的にパンチスルー電流を抑制することができる。Ｒｐとしては、Ｘｊ≦Ｒｐ≦Ｘｊ＋ΔＲｐとなるように設定することが好ましい。
【００５２】
また、上記のイオン注入においては、Ｒｐ＋２ΔＲｐよりも深い領域には、約２．３％（０．０２３Ｑ）以下しか注入されない。このことから、ゲート電極の高さ（ゲート電極の上層にオフセット絶縁膜が形成されている場合にはゲート電極とオフセット絶縁膜の高さの和）を調節することで、パンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とするためのｎ型不純物のイオン注入において、同時にチャネル形成領域にもｎ型不純物を導入し、しきい値電圧を調節する、あるいは、チャネル形成領域にもｎ型不純物が導入されるのを防ぐことができる。即ち、図７（ｂ）に示すように、ゲート電極の高さＨについて、Ｈ＜Ｒｐ＋２ΔＲｐを満足するようにゲート電極を低くすることで、上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることになり、これにより実効的キャリア濃度が低下してしきい値電圧を低くすることができる。逆に、Ｈ≧Ｒｐ＋２ΔＲｐを満足するようにゲート電極を高くすることで、上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることはなくなり、これにより実効的キャリア濃度を低下させないで形成することができる。ゲート電極の上層にオフセット絶縁膜が形成されている場合には、ゲート電極とオフセット絶縁膜の高さの和Ｈ’についてＨ’＜Ｒｐ＋２ΔＲｐを満足するように設定することで上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることになり、Ｈ’≧Ｒｐ＋２ΔＲｐを満足するように設定することで、上記の不純物イオンの一部がゲート電極を突き抜けてチャネル形成領域に注入されることはなくなる。
【００５３】
また、上記のイオン注入において、ゲート電極の高さに応じてトランジスタのしきい値の調整が可能であることから、ゲート電極の高さの異なるトランジスタを形成し、例えばゲート電極の高さＨについて、Ｈ＜Ｒｐ＋２ΔＲｐとなるトランジスタと、Ｈ≧Ｒｐ＋２ΔＲｐとなるトランジスタを形成する（例えば２００ｎｍの高さのゲート電極と２５０ｎｍの高さのゲート電極を形成する）ことで、前者は上記のイオン注入において不純物イオンの一部がチャネル形成領域に注入され、後者は上記のイオン注入において不純物イオンがチャネル形成領域に注入されることはなく、簡単な方法で互いにしきい値の異なるトランジスタを形成することが可能である。上記のように高さの異なるゲート電極を形成するためには、例えばフォトリソグラフィー工程によりレジストマスクを形成し、高さを低く形成するゲート電極のみをドライエッチングにより必要量エッチング除去することで形成することが可能である。この時、ゲート電極中に不純物を導入する場合には、あらかじめ不純物を注入しておくことが好ましい。
【００５４】
上記の本実施形態の半導体装置の製造方法によれば、半導体基板上にｎチャネル型ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することができる。ｐ型の不純物を導入してパンチスルー防止層を形成するのでパンチスルー電流が抑制され、また、チャネリングを起こさないように、半導体基板の表面に対して斜めに角度をつけてｎ型不純物をイオン注入してソース・ドレイン領域の下部にｎ型の不純物を導入することから、導入する不純物の量がばらつくことなく安定に、ソース・ドレインの接合容量を増大させずにＭＯＳＦＥＴを形成することが可能である。
【００５５】
上記の本実施形態においては、ｎチャネル型トランジスタについて説明しているが、ｎ型不純物をｐ型不純物と入れ替えることでｐチャネル型トランジスタとすることもできる。製造工程において、例えば、ｎ型半導体基板を用い、パンチスルー防止層の形成工程においてはリンを１００ｋｅＶでイオン注入し、ＬＤＤ拡散層の形成工程においてはＢＦ2 を１０ｋｅＶでイオン注入し、ソース・ドレイン拡散層の形成工程においてはＢＦ2 を２０ｋｅＶでイオン注入し、ソース・ドレイン拡散層の下部を、パンチスルー防止層よりもｎ型の実効的キャリア濃度が低いｎ型領域とするためのｐ型不純物のイオン注入工程においては、ホウ素を４０ｋｅＶでイオン注入することで形成することが可能である。
【００５６】
（実施例）
以下のようにして、ｐ型シリコン半導体基板上にｎチャネル型ＭＯＳＦＥＴを形成した。まず、図２（ａ）に示すように、ｐ型シリコン半導体基板１０にＳＴＩ法などにより３００ｎｍの膜厚の素子分離絶縁膜２０を形成し、図２（ｂ）に示すように、ｐ型不純物Ｄ１としてホウ素を５０ｋｅＶのエネルギーでイオン注入し、パンチスルー防止層１１を形成した。次に、図３（ｃ）に示すように、熱酸化法により４ｎｍの膜厚の酸化シリコンのゲート絶縁膜２１を形成した。次に、図３（ｄ）に示すように、ゲート絶縁膜２１の上層に例えばＣＶＤ法により２００ｎｍの膜厚でポリシリコンを堆積させ、ゲート電極用層３０を形成し、図４（ｅ）に示すように、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）によりゲート電極３０ａのパターンに加工した。
【００５７】
次に、図４（ｆ）に示すように、ゲート電極３０をマスクとしてｎ型不純物Ｄ２として砒素を１０ｋｅＶのエネルギーでイオン注入してＬＤＤ拡散層１２を形成し、窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ処理を行った後、図５（ｇ）に示すように、ゲート電極３０ａの側壁部に幅が１００ｎｍ程度のサイドウォール絶縁膜２２を形成した。次に、図５（ｈ）に示すように、サイドウォール絶縁膜２２をマスクとしてｎ型不純物Ｄ３として砒素を５０ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１３を形成し、さらに図６（ｉ）に示すように、サイドウォール絶縁膜２２をマスクとして、半導体基板１０の表面の法線に対して３〜１０°の角度をつけて、ｎ型不純物Ｄ４としてリンを１００ｋｅＶのエネルギーでイオン注入し、ソース・ドレイン拡散層１２の下部にパンチスルー防止層１１中のｐ型不純物濃度と同じオーダーでありかつ低濃度となるようにｎ型不純物を導入してソース・ドレイン拡散層１３の下部をパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とした。次に、例えば窒素雰囲気中で１０００℃，１０秒のランプアニールによるＲＴＡ処理を行った。
【００５８】
上記のソース・ドレイン拡散層１３の下部をパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４とするためのリンのイオン注入においては、ドーズ量を０（注入しない条件）、５×１０12atoms/cm2 、１×１０13atoms/cm2 の各条件とした。また、注入する不純物イオンの投影飛程距離をＲｐをソース・ドレイン領域の接合面の前記半導体基板表面からの深さをＸｊ程度と設定し、また、ゲート電極の高さＨは、Ｈ＜Ｒｐ＋２ΔＲｐとして注入するリンの一部がゲート電極を突き抜けてチャネル形成領域に注入される条件とした。
【００５９】
図８（ａ）は、上記のようにして形成したｎチャネル型トランジスタのソース・ドレイン拡散層の接合容量Ｃを累積確率に対して、各ドーズ量について、プロットした図である。このように、リンのイオン注入により効果的にソース・ドレイン拡散層の接合容量が低減されていることが確認された。
【００６０】
図８（ｂ）は、上記のようにして形成したｎチャネル型トランジスタについて、ゲート長Ｌに対してトランジスタのしきい値Ｖthをプロットしたロールオフ特性を示す図である。このように、リンのイオン注入によりロールオフの増大を抑制する、即ち、パンチスルー電流の増大を抑制でき、また、リンのドーズ量を増加するにつれてトランジスタのしきい値が低電圧化できていることが確認された。
【００６１】
第２実施形態
図９（ａ）は本実施形態にかかるＬＤＤ構造を用いたｐチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図である。実質的に第１実施形態にかかる半導体装置と同様であるが、さらに、ＬＤＤ拡散層１２のチャネル形成領域側において、パンチスルー防止層１１よりも高濃度のｐ型不純物を含有するポケット層１５が形成されている点が異なる。第１実施形態と同様に、パンチスルー防止層１１においては、図９（ａ）中のＸ−Ｘ’に沿った位置でのｐ型不純物濃度プロファイルである図９（ｂ）に示すように、半導体基板１０の表面から深くなるほど不純物濃度が高くなり、例えばＬＤＤ拡散層１２の接合面の深さとソース・ドレイン拡散層１３の接合面の深さの間の深さに極大値を有するようなプロファイルをとり、また、ソース・ドレイン拡散層１３の接合面の下部にはパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４が形成されている。
【００６２】
次に、上記の半導体装置の製造方法について説明する。第１実施形態と同様にして、ＬＤＤ拡散層１２を形成した後、図１０（ａ）に示すように、半導体基板に対して斜めに（例えば４５°程度）ｐ型不純物としてホウ素をイオン注入し、パンチスルー防止層１１よりも高濃度のｐ型不純物を含有するポケット層１５を形成する。以降の工程は第１実施形態と同様であり、砒素などのｎ型不純物をイオン注入してソース・ドレイン拡散層１３を形成し、さらにリンなどのｎ型不純物Ｄ４をイオン注入してソース・ドレイン拡散層１３の下部をパンチスルー防止層１１よりもｐ型の実効的キャリア濃度が低いｐ型領域１４として、図９（ａ）に示す半導体装置に至る。
【００６３】
上記の本実施形態の半導体装置は、ＬＤＤ拡散層１２のチャネル形成領域側において、パンチスルー防止層１１よりも高濃度のｐ型不純物を含有するポケット層１５が形成されているので、パンチスルー電流をさらに抑制することができる。
【００６４】
本発明の半導体装置及びその製造方法は、上記の実施形態に限定されない。例えば、また、ゲート電極としては、本実施形態のように単層構成の他、ポリサイドなどの２層以上としてよい。ゲート電極の高さは特に限定されず、必要に応じて様々な高さとすることができる。この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６５】
【発明の効果】
本発明の半導体装置によれば、チャネル形成領域において半導体基板中に形成された第１導電型のパンチスルー防止層が形成されていてパンチスルー電流が抑制され、また、ソース・ドレイン領域の接合面の下部が、パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域となっているので、チャネル不純物を高くしてパンチスルー防止層を形成しても、ソース・ドレインの接合容量を増大させない。
【００６６】
また、本発明の半導体装置の製造方法によれば、本発明の半導体装置を容易に製造することが可能である。第１導電型の不純物を導入してパンチスルー防止層を形成するのでパンチスルー電流が抑制され、また、チャネリングを起こさないように、半導体基板の表面に対して斜めに角度をつけて第２導電型不純物をイオン注入してソース・ドレイン領域の下部に第２導電型の不純物を導入することから、導入する不純物の量がばらつくことなく安定に、ソース・ドレインの接合容量を増大させずにＭＯＳＦＥＴを形成することが可能である。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態にかかる半導体装置の断面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における不純物プロファイルである。
【図２】図２は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は素子分離絶縁膜の形成工程まで、（ｂ）はパンチスルー防止層の形成工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｃ）はゲート絶縁膜の形成工程まで、（ｄ）はゲート電極用層の形成工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｅ）はゲート電極のパターン加工工程まで、（ｆ）はＬＤＤ拡散層の形成工程までを示す。
【図５】図５は図４の続きの工程を示し、（ｇ）はサイドウォール絶縁膜の形成工程まで、（ｈ）はソース・ドレイン拡散層の形成工程までを示す。
【図６】図６は図５の続きの工程を示し、（ｉ）はソース・ドレイン拡散層の下部に第１導電型不純物をイオン注入する工程までを示す。
【図７】図７（ａ）はソース・ドレイン拡散層の下部に第１導電型不純物をイオン注入する工程における注入位置を説明する模式図であり、図７（ｂ）はゲート電極の高さによりチャネル形成領域への不純物の注入を制御する方法を説明する模式図である。
【図８】図８（ａ）は実施例において、トランジスタのソース・ドレイン拡散層の接合容量Ｃを累積確率に対してプロットした図であり、図８（ｂ）はゲート長Ｌに対してトランジスタのしきい値Ｖthをプロットしたロールオフ特性を示す図である。
【図９】図９（ａ）は第２実施形態にかかる半導体装置の断面図であり、図９（ｂ）は図９（ａ）中のＸ−Ｘ’における不純物プロファイルである。
【図１０】図１０は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はポケット層の形成工程まで、（ｂ）はソース・ドレイン拡散層の下部に第１導電型不純物をイオン注入する工程までを示す。
【図１１】図１１（ａ）は従来例にかかる半導体装置の断面図であり、図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’における不純物プロファイルである。
【符号の説明】
１０…ｐ型半導体基板、１１…ｐ型パンチスルー防止層、１２…ｎ型ＬＤＤ拡散層、１３…ｎ型ソース・ドレイン拡散層、１４…ｐ型領域、１５…ｐ型ポケット層、２０…素子分離絶縁膜、２１，２１ａ…ゲート絶縁膜、２２サイドウォール絶縁膜、３０…ゲート電極用層、３０ａ…ゲート電極、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…不純物イオン。
Claims (1)
- 半導体基板に形成される、第１トランジスタと前記第１トランジスタとしきい値電圧が異なる第２トランジスタを有し、
前記第１トランジスタと第２トランジスタは、それぞれ第１導電型の半導体基板に形成され、前記半導体基板中のチャネル形成領域と、前記チャネル形成領域の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されるゲート電極と、前記ゲート電極の両側部における前記半導体基板中に前記チャネル形成領域と接続して形成される第２導電型のソース・ドレイン領域と、前記チャネル形成領域において前記半導体基板中に形成される第１導電型のパンチスルー防止層と、前記ソース・ドレイン領域の接合面の下部に形成され、前記パンチスルー防止層よりも第１導電型の実効的キャリア濃度が低い第１導電型領域とを有し、
前記しきい値が異なるように、前記第２トランジスタのゲート電極の高さが前記第１トランジスタのゲート電極の高さと異なり、
前記第２トランジスタのチャネル形成領域における実効的キャリア濃度が前記第１トランジスタのチャネル形成領域における実効的キャリア濃度よりも高い半導体装置を製造するため、
第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記チャネル形成領域を有する第１導電型の半導体基板に、前記半導体基板の表面から所定の深さで濃度の極大値を有するように、パンチスルー防止層となる第１導電型の不純物を導入する第一の工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記半導体基板の、前記チャネル形成領域上に、ゲート絶縁膜を形成する第二の工程と、
前記第１トランジスタ形成領域において、前記ゲート絶縁膜の上層に第１ゲート電極を形成し、前記第２トランジスタ形成領域において、前記ゲート絶縁膜の上層に、前記第１ゲート電極の高さと異なる高さの第２ゲート電極を形成する第三の工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、前記半導体基板中に第２導電型の不純物を導入して前記チャネル形成領域に接続するソース・ドレイン領域を形成する第四の工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域のそれぞれにおいて、高さの異なる前記第１ゲート電極および前記第２ゲート電極をマスクとして、注入する不純物イオンの投影飛程距離Ｒｐ、不純物イオンの投影飛程距離のゆらぎΔＲｐ、第１ゲート電極の高さＨ１、および、第２ゲート電極の高さＨ２に対して、Ｈ１＜Ｒｐ＋２ΔＲｐ≦Ｈ２を満足する同じ条件で、前記半導体基板と前記ソース・ドレイン領域の接合面の下部において前記パンチスルー防止層に接するように、第２導電型の不純物をイオン注入により導入し、前記第２トランジスタのしきい値と、前記第１トランジスタのしきい値とを異ならせる第五の工程と
を有し、第一の工程から第五の工程の順序で処理を行う、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19767498A JP4228416B2 (ja) | 1998-07-13 | 1998-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031479A JP2000031479A (ja) | 2000-01-28 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4228416B2 (ja) |
-
1998
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