KR100372818B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 게이트 형성을 위한 식각후 진행되는 산화공정시, 폴리실리콘을 효과적으로 산화시키면서 금속의 산화를 억제할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 형성방법은 다음과 같다. 먼저, 반도체 기판 상에 게이트 산화막을 형성하고, 게이트 산화막 상에 게이트 물질로서 폴리실리콘막, 확산방지용 배리어 금속막 및 금속막을 순차적으로 형성한다. 그런 다음, 금속막, 배리어 금속막 및 폴리실리콘막을 식각하여 게이트를 형성하고, 게이트가 형성된 기판을 습식산화로 산화시켜, 상기 폴리실리콘막의 양 측 표면에 산화막을 형성함과 동시에 게이트 산화막 표면의 손상을 회복시킨다. 본 실시예에서, 습식산화는 H2SO4를 기본으로 하는 화학용액을 이용하여 70 내지 100℃, 바람직하게 80 내지 90℃의 저온에서 진행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리실리콘막/배리어 금속막/텅스텐막의 적층구조로 이루어진 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트 물질로서 폴리실리콘막이 사용되는데, 이러한 폴리실리콘막의 패터닝 후에, 식각 데미지, 특히 게이트 산화막의 손상을 방지하기 위하여, O2개스 분위기에서 건식산화(dry oxidation)로 LDD(lightly doped drain) 산화를 진행하였다.
한편, 반도체 소자의 집적도가 증가되면서, 게이트의 저항 (resistivity)이 중요한 요소로서 작용하기 때문에, 0.15㎛ 이하의 디자인 룰을 갖는 반도체 소자의 경우에는 게이트의 저항특성을 향상시키기 위하여, 게이트를 폴리실리콘막과 텅스텐막과 같은 저저항 금속막의 적층구조로 형성하였다. 이때, 텅스텐막과 폴리실리콘막 사이에 확산방지를 위한 배리어 금속막으로서 티타늄질화막(TiN) 또는 텅스텐 질화막(WN) 개재하여 형성한다.
그러나, 상기한 바와 같은 텅스텐-폴리실리콘 구조의 게이트 형성시, 게이트의 패터닝 후 식각 데미지를 회복하기 위하여 LDD 산화를 진행하게 되면, 텅스텐, TiN, WN과 같은 금속들이 심하게 산화되어, 게이트의 변형이 야기되는 문제가 발생한다.
이러한 문제를 해결하기 위하여, 최근에는 게이트 패턴 형성을 위한 식각후 O2와 H2의 혼합개스 분위기에서 폴리실리콘막을 선택적으로 건식산화시키는 선택산화공정이 제시되고 있으나, 재현성을 확보하기가 어려울 뿐만 아니라 실제의 공정에 적용하는데 어려움이 있다.
또한, 상기한 바와 같은 O2개스 또는 O2와 H2의 혼합개스를 이용한 건식산화는 일반적으로 800 내지 1,000℃의 비교적 고온에서 진행되기 때문에, 고온 공정에 따른 불순물들의 이동에 의해 소자의 특성이 저하되는 문제가 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트의 형성을 위한 식각후 진행되는 산화공정시, 폴리실리콘을 효과적으로 산화시키면서 금속의 산화를 억제할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기한 산화공정을 비교적 저온에서 진행함으로써 불순물 이동으로 인한 소자 특성 저하를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 11 : 게이트 산화막
12 : 폴리실리콘막 13 : 배리어 금속막
14 : 텅스텐막 100 : 게이트
15 : 포토레지스트막 패턴
16 : 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 게이트 형성방법은 다음과 같다. 먼저, 반도체 기판 상에 게이트 산화막을 형성하고, 게이트 산화막 상에 게이트 물질로서 폴리실리콘막, 확산방지용 배리어 금속막 및 금속막을 순차적으로 형성한다. 그런 다음, 금속막, 배리어 금속막 및 폴리실리콘막을 식각하여 게이트를 형성하고, 게이트가 형성된 기판을 H2SO4를 기본으로 하는 화학용액을 이용하여 저온공정으로 습식산화로 산화시켜, 상기 폴리실리콘막의 양 측 표면에 산화막을 형성함과 동시에 상기 게이트 산화막 표면의 손상을 회복시킨다.본 실시예에서, 습식산화는 H2SO4를 기본으로 하는 화학용액을 이용하여 70 내지 100℃, 바람직하게 80 내지 90℃의 저온에서 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 산화막(11)을 형성하고, 게이트 산화막(11) 상부에 게이트 물질로서, 도핑된 폴리실리콘막(12), 확산방지용 배리어 금속막(13) 및 저저항 금속막으로서 텅스텐막(14)을 순차적으로 형성한다. 여기서, 배리어 금속막(13)은 티타늄 질화막 또는 텅스텐 질화막으로 형성한다. 또한, 텅스텐막(14) 대신에 금속 실리사이드막을 형성할 수 있다. 여기서, 금속 실리사이드막의 금속은 코발트, 텅스텐, 및 티타늄으로 이루어진 그룹으로부터 선택되는 하나의 금속이다. 그런 다음, 텅스텐막(14) 상에 포토리소그라피로 게이트용 포토레지스트막 패턴(15)을 형성한다.
그리고 나서, 포토레지스트막 패턴(15)을 식각 마스크로하여 텅스텐막(14), 배리어 금속막(13) 및 폴리실리콘막(12)을 식각하여, 도 1b에 도시된 바와 같이, 폴리실리콘막(12A), 배리어 금속막(13A) 및 텅스텐막(14)의 적층구조로 이루어진 게이트(100)를 형성한다. 그런 다음, 공지된 방법으로 포토레지스트막 패턴(15)을 제거한다.
도 1c를 참조하면, 식각 데미지를 회복하기 위하여, 도 1b의 구조를 H2SO4를 기본으로 하는 화학용액을 이용한 습식산화로 70 내지 100℃, 바람직하게 80 내지 90℃의 비교적 저온에서 LDD 산화를 진행하여, 식각된 폴리실리콘막(12A)의 양 측표면에 산화막(16)을 형성함과 동시에, 게이트 산화막(11)의 손상을 회복시킨다. 즉, H2SO4를 기본으로 하는 화학용액은 비교적 저온에서 폴리실리콘막의 표면을 산화시키는 특성을 갖는다. 따라서, 본 발명에서는 종래의 O2개스를 이용한 건식산화 대신에, H2SO4를 기본으로 하는 화학용액을 이용하여 습식산화를 진행함으로써, 배리어 금속막(13A) 및 텅스텐막(13A)과 같은 금속의 산화를 억제하면서, 폴리실리콘막(12A)의 표면을 산화시킴과 더불어 게이트 산화막(11)의 손상을 회복할 수 있게 된다.
상기한 본 발명에 의하면, 폴리실리콘막/배리어 금속막/텅스텐막의 적층구조로 이루어진 게이트 형성을 위한 식각 후, 식각 데미지를 회복하기 위한 산화공정을 H2SO4를 기본으로 하는 습식산화로 비교적 저온에서 진행함으로써, 금속의 산화를 억제하면서, 폴리실리콘막의 표면을 용이하게 산화시킴과 더불어 게이트 산화막의 손상을 회복시킬 수 있게 된다.
또한, 비교적 저온에서 습식산화를 진행하기 때문에, 산화공정시 불순물 이동이 방지되어 소자 특성이 향상되는 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (7)
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 물질로서 폴리실리콘막, 확산방지용 배리어 금속막 및 금속막을 순차적으로 형성하는 단계;상기 금속막, 배리어 금속막 및 폴리실리콘막을 식각하여 게이트를 형성하는 단계; 및상기 게이트가 형성된 기판을 H2SO4를 기본으로 하는 화학용액을 이용하여 저온공정으로 습식산화로 산화시켜, 상기 폴리실리콘막의 양 측 표면에 산화막을 형성함과 동시에 상기 게이트 산화막 표면의 손상을 회복시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 삭제
- 제 1 항에 있어서, 상기 습식산화는 70 내지 100℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 3 항에 있어서, 상기 습식산화는 80 내지 90℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 배리어 금속막은 텅스텐 질화막 또는 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 금속막은 금속 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 6 항에 있어서, 상기 금속 실리사이드막의 금속은 코발트, 텅스텐, 및 티타늄으로 이루어진 그룹으로부터 선택되는 하나인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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