KR100367245B1 - 전자 방출 소자, 전자 방출 소자를 이용한 전자원 및전자원을 이용한 화상 형성 장치 - Google Patents

전자 방출 소자, 전자 방출 소자를 이용한 전자원 및전자원을 이용한 화상 형성 장치 Download PDF

Info

Publication number
KR100367245B1
KR100367245B1 KR10-1999-0052615A KR19990052615A KR100367245B1 KR 100367245 B1 KR100367245 B1 KR 100367245B1 KR 19990052615 A KR19990052615 A KR 19990052615A KR 100367245 B1 KR100367245 B1 KR 100367245B1
Authority
KR
South Korea
Prior art keywords
gap
substrate
electron
carbon film
carbon
Prior art date
Application number
KR10-1999-0052615A
Other languages
English (en)
Other versions
KR20000047717A (ko
Inventor
모또이다이꼬
야마노베마사또
우에노리에
아이바도시아끼
나까무라구미
시바따마사아끼
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR20000047717A publication Critical patent/KR20000047717A/ko
Application granted granted Critical
Publication of KR100367245B1 publication Critical patent/KR100367245B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J31/00—Cathode ray tubes; Electron beam tubes
    • H01J31/08—Cathode ray tubes; Electron beam tubes having a screen on or from which an image or pattern is formed, picked up, converted, or stored
    • H01J31/10—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes
    • H01J31/12—Image or pattern display tubes, i.e. having electrical input and optical output; Flying-spot tubes for scanning purposes with luminescent screen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H01J1/316—Cold cathodes, e.g. field-emissive cathode having an electric field parallel to the surface, e.g. thin film cathodes

Landscapes

  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Electrodes For Cathode-Ray Tubes (AREA)

Abstract

더 높은 전자 방출 효율로 더 긴 시간 동안 안정적인 전자 방출 특성을 유지할 수 있는 전자 방출 소자가 제공된다. 전자 방출 소자는 기판; 기판의 표면에 제1 갭을 사이에 두고 배치된 제1 및 제2 탄소막; 및 제1 및 제2 탄소막에 각각 전기적으로 접속된 제1 및 제2 전극을 포함한다. 전자 방출 소자에 있어서, 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분이 상기 기판의 표면 위에 위치하고, 상기 기판은 적어도 제1 갭 내에 함몰부를 갖고 있다.

Description

전자 방출 소자, 전자 방출 소자를 이용한 전자원 및 전자원을 이용한 화상 형성 장치{ELECTRON-EMITTING DEVICE, ELECTRON SOURCE USING THE ELECTRON-EMITTING DEVICES, AND IMAGE-FORMING APPARATUS USING THE ELECTRON SOURCE}
본 발명은 전자 방출 소자, 전자 방출 소자를 이용한 전자원, 및 전자원을 이용한 화상 형성 장치에 관한 것이다.
종래에 공지된 전자 방출 소자는 열이온 음극 및 냉음극의 두 종류로 크게 분류된다.
냉음극은 전계 방출형(이하 "FE형"이라 한다) 소자, 금속/절연체/금속형(이하 "MIM형이라 한다) 소자, 표면 전도형 전자 방출 소자 등을 포함한다.
공지된 FE형 소자의 예로는 Advance in Electron Physics, 8, 89 (1956)에 발표된 W. P. Dyke 및 W. W. Dolan의 "Field emission", 또는 J. Appl. Phys., 47, 5248 (1976)에 발표된 C. A. Spindt의 "Physical Properties of thin-film field emission cathodes with molybdenum cones" 등에 개시된 것이 있다.
공지된 MIN형 소자의 예로는 J. Appl. Phys., 32, 646 (1961)에 발표된 C. A. Mead의 "Operation of Tunnel-Emission Devices" 등에 개시된 것이 있다.
표면 전도형 전자 방출 소자의 예로는 M. I. Elinson, Radio Eng. Electron Phys., 10, 1290 (1965) 등에 개시된 것이 있다.
표면 전도형 전자 방출 소자는 기판 상에 형성된 작은 영역의 박막의 표면에 평행하게 전류가 흐르는 것이 허용될 때 전자 방출이 일어나는 현상을 이용한다. 지금까지 보고된 표면 전도형 전자 방출 소자의 예로는 상기한 Elinson 및 다른 사람들에 의한 SnO2박막을 사용하는 것, Au 박막을 사용하는 것 [G. Ditmmer: "Thin Solid Films," 9, 317, (1972)], In2O3/SnO2박막을 사용하는 것[M. Hartwell and C. G. Fonsted: "IEEE Trans. ED Conf.," 519, (1975)], 탄소 박막을 사용하는 것[Hisashi Araki et al.: Shinku (Vacuum), Vol. 26, No. 1, p22 (1983)] 등이 있다.
이러한 표면 전도형 전자 방출 소자의 통상적인 소자 구성은 도 21에 도시된 상기 M. Hartwell의 소자 구조이다. 도 21은 개략도이다. 이 도면에서, 도면 부호 1은 절연 기판을 나타낸다. 도면 부호 4는 예컨대, 스퍼터링에 의해 H 형상의 패턴으로 형성된 금속 산화물 박막으로서 이후 "포밍"이라 언급되는 통전 동작에 의해 선형 전자 방출 영역(5)이 형성되어 있는 전도성 박막을 나타낸다. 도면에서, 소자 전극들간의 갭(L)은 0.5 내지 1 mm로 설정되고, 폭(W)은 0.1 mm로 설정된다.
이러한 종래의 표면 전도형 전자 방출 소자에 있어서는 전자 방출의 실시 전에 전도성 박막(4)에 "포밍"이라 하는 통전 동작을 미리 수행하여 전자 방출 영역(5)을 형성하는 것이 일반적이다. 즉, 포밍은 전도성 박막(4)의 양단에 dc 전압 또는 매우 느리게 증가하는 전압을, 예컨대 약 1 V/분의 증가 속도로 인가하여 전도성 박막을 국부적으로 파괴, 변형 또는 저하시킴으로써 고저항 상태의 전자 방출 영역(5)을 형성하는 동작이다. 전자 방출 영역(5)에서 전도성 박막(4)의 일부에 균열이 발생하고 이 균열의 근처에서 전자가 방출된다. 전술한 포밍 처리가 실시된 표면 전도형 전자 방출 소자는 전술한 전도성 박막(4)에 전압이 인가되어 소자에 전류가 흐를 때 전술한 전자 방출 영역(5)에서 전자가 방출되도록 구성된다.
한편, 예컨대 일본 공개특허 공보 제7-235255호, 제8-7749호, 제8-102247호, 제8-273523호, 제9-102267호 및 일본 특허 공보 제2836015호, 제29033295호 등에 개시된 바와 같이, 포밍이 실시된 소자에 통전 동작이라 하는 처리를 하는 경우가 있다. 활성화 처리는 소자 전류(If) 및 방출 전류(Ie)에 커다란 변화가 발생하는 단계이다.
활성화 단계는 유기물을 함유하는 분위기에서 포밍 처리의 경우와 같이 소자에 전압을 인가함으로써 수행될 수 있다. 이러한 동작은 분위기에 존재하는 유기물로부터 탄소 또는 탄소 화합물을 적어도 소자의 전자 방출 영역에 피착시켜, 소자 전류(If) 및 방출 전류(Ie)의 현저한 변화를 일으킴으로써 더 나은 전자 방출 특성을 얻을 수 있게 한다.
도 22는 일본 공개 특허 공보 제7-235255호에 개시된 전자 방출 소자의 단면도를 나타낸다. 도면에서 도면 부호 1, 4 및 5는 도 21에서와 같이 각각 절연 기판, 전도성 박막 및 전자 방출 영역을 나타낸다. 도면 부호 2 및 3은 전도성 박막(4)에 전압을 인가하기 위한 소자 전극을 나타낸다. 전압은 전극(2)을 저전위로, 전극(3)을 고전위로 유지하면서 인가된다. 도 22는 양호한 전자 방출 특성을 얻기 위한 활성화 단계의 실시에 의해 전자 방출 영역(5) 상에 탄소 또는 탄소 화합물(6)이 피착되어 있는 구조를 나타낸다.
화상 형성 장치는 전술한 복수의 전자 방출 소자를 구비한 전자원 기판을 형광 재료 및 다른 부재로 구성된 화상 형성 부재와 결합함으로써 구성될 수 있다.
그러나, 표시 장치 등과 같은 화상 형성 장치는 최근의 정보의 복잡성의 증가와 함께 멀티미디어 사회로의 빠른 진척에 따라 더 높은 성능을 갖는 것이 요구되어 왔다. 즉, 이러한 요구는 표시 장치의 스크린 패널 크기의 증가, 전력 소모의 감소, 선명도의 증가, 화질의 향상, 공간의 감소 등이다.
따라서, 전술한 전자 방출 소자에 있어서, 전자 방출 소자를 구비한 화상 형성 장치가 밝은 표시 화상을 안정적으로 제공할 수 있도록 하기 위하여 더 높은 효율로 더 긴 시간 동안 안정적인 전자 방출 특성을 유지할 수 있는 기술에 대한 요구가 있다.
여기서 효율은 표면 전도형 전자 방출 소자의 한 쌍의 대향 소자 전극간에 전압이 인가될 때 진공안으로 방출되는 전류[이하 방출 전류(Ie)라 한다] 대 전극간에 흐르는 전류[이하 소자 전류(If)라 한다]의 전류비를 의미한다.
따라서, 가능한 한 소자 전류(If)를 작게, 그리고 방출 전류(Ie)를 크게 하는 것이 바람직하다.
매우 효율적인 전자 방출 특성이 장시간 동안 안정적으로 제어될 수 있다면, 예컨대 화상 형성 부재로서 형광체를 사용하는 화상 형성 장치의 경우에 전력 소모가 적은 고휘도, 고화질의 화상 형성 장치, 예컨대 평면 텔레비젼을 구현할 수 있다.
그러나, 전술한 M. Hartwell 전자 방출 소자의 현재 상태는 소자가 안정적인 전자 방출 특성 및 전자 방출 효율에 관하여 아직 항상 만족스럽지 않으며 이러한 소자를 사용하여 우수한 동작 안정성을 가진 고휘도 화상 형성 장치를 제공하기 어렵다는 것이다.
이러한 용도로 사용하기 위해서는 실제 전압(예컨대 10 내지 20 V)에서 충분한 방출 전류(Ie)가 얻어지고, 구동시 방출 전류(Ie) 및 소자 전류(If)가 크게 변하지 않으며, 방출 전류(Ie) 및 소자 전류(If)가 장시간 동안 저하되지 않는 것이 필요하다. 그러나, 종래의 표면 전도형 전자 방출 소자는 다음의 문제점을 갖고 있다.
전자 방출 영역(5)은 전술한 바와 같이 포밍 처리에 의해 전도막에 형성된 갭 부분으로 구성되지만, 이 갭이 도 21에 도시된 바와 같이 전체 영역에 걸쳐 균일한 폭 및 형상으로 형성되는 것이 항상 보장되지 않는다. 전자 방출 영역이 불균일한 형상을 갖는 경우, 소자는 충분한 방출 전류(Ie)를 얻지 못할 수 있거나, 몇몇 경우에는 구동중에 특성의 변화 및 저하가 크게 발생할 수 있다.
한편, 전술한 활성화 단계는 탄소 또는 탄소 화합물 등으로 구성된 탄소 함유막(탄소막)이 기판 상에서 전도막에 형성된 갭 내에, 그리고 갭 근처의 전도막 상에 피착됨으로써 더 좁은 갭을 형성한다(도 22 참조). 이러한 활성화 단계는 방출 전류(Ie) 및 소자 전류(If)를 증가시키지만, 전자 방출 효율, 수명 등과 같은 소자 특성은 활성화 단계에서 피착된 탄소 또는 탄소 화합물로 구성된 탄소 함유막(탄소막)의 형상, 구조, 안정성 등에 영향을 받는다.
구체적으로, 피착물에 형성된 상기 좁은 갭 부분에 높은 전계가 인가되기 때문에, 갭의 양측의 피착물들간에 방전이 일어날 수 있는 현상을 제어하는 것이 안정성에 중요하다.
전술한 문제점에 비추어, 본 발명의 목적은 양호한 전자 방출 특성(전자 방출 효율) 및 장시간 동안의 고휘도 표시 장치를 구현할 수 있는 표면 전도형 전자 방출 소자, 이를 이용한 전자원, 및 이를 이용한 화상 형성 장치를 제공하는 데 있다.
본 발명은 전술한 문제점을 고려하여 이루어졌으며, 본 발명에 따른 전자 방출 소자는 기판; 상기 기판의 표면에 제1 갭을 사이에 두고 배치된 제1 및 제2 탄소막; 및 상기 제1 및 제2 탄소막에 각각 전기적으로 접속된 제1 및 제2 전극을 포함하며, 상기 제1 탄소막과 제2 탄소막 사이의 상기 제1 갭에서 가장 좁은 갭 부분이 상기 기판의 표면 위에 위치하고, 상기 기판은 적어도 상기 제1 갭 내에 함몰부를 갖고 있다.
본 발명에 따른 다른 전자 방출 소자는 기판; 상기 기판의 표면에 제1 갭을 구비한 탄소막; 및 상기 탄소막에 전기적으로 접속된 제1 및 제2 전극을 포함하며, 상기 제1 갭에서 가장 좁은 갭 부분이 상기 기판의 표면 위에 위치하고, 상기 기판은 적어도 상기 제1 갭 내에 함몰부를 갖고 있다.
상기 제1 및 제2 탄소막은 상기 기판의 표면에 수직한 방향으로 서로 다른 높이를 갖는 것이 바람직하다. 이 경우, 높은 탄소막이 낮은 탄소막보다 고전위로 유지되도록 전압을 인가하여 상기 소자가 전자를 방출하도록 하는 것이 바람직하다.
본 발명의 전자 방출 소자는 함몰부가 탄소를 함유하는 것이 또 다른 특징이다.
본 발명의 전자 방출 소자는 또한 탄소막과 전극이 기판의 표면상에 위치한 전도성 박막을 통해 접속되는 것이 특징이다.
본 발명의 전자 방출 소자는 가장 좁은 부분이 기판의 표면에 수직한 방향으로 전도체 박막의 표면보다 기판의 표면 위의 더 높은 위치에 위치하는 것이 또 다른 특징이다.
본 발명에서 제1 갭은 또한 10㎚ 보다 크지 않은 폭을 가진 부분을 포함하기 때문에, 충분한 전자 방출을 위하여 필요한 전계는 비교적 작은 전압에 의해 얻어질 수 있다. 구체적으로, 폭이 1 내지 5㎚인 경우, 고전압의 인가시 발생하기 쉬운 방전 현상과 좁은 갭에서 발생할 수 있는 갭 부분의 변형으로 인한 단락 현상을 방지하면서 안정적인 전자 방출 특성을 얻을 수 있다.
또한, 제1 및 제2 탄소막은 기판의 표면에 수직한 방향으로 서로 다른 높이를 갖는 것이 바람직하다. 이 경우, 높은 탄소막이 낮은 탄소막보다 고전위로 유지되도록 전압을 인가하여 소자가 전자를 방출하도록 하는 것이 바람직하다.
본 발명은 기판 상에 전술한 복수의 전자 방출 소자가 배열되어 있는 전자원에 또 다른 특징이 있다.
본 발명은 또한 전자원, 및 전자원으로부터 방출되는 전자의 조사하에 화상을 형성하는 화상 형성 부재를 포함하는 화상 형성 장치에 또 다른 특징이 있다.
본 발명의 전자 방출 소자를 사용함으로써 장시간 동안 높은 전자 방출 효율과 안정적인 전자 방출 특성을 갖는 전자 방출 소자를 제공할 수 있다.
본 발명의 전자 방출 소자에서, 제1 갭의 양측의 대향 탄소막의 가장 가까운 부분은 기판 표면에 수직한 방향으로 기판과 전도성 박막보다 높은 위치에 위치한다. 이것은 전자 방출 소자의 구동 중에 고전압 인가측 상의 탄소막, 전도성 박막, 또는 소자 전극 상에 떨어져 흡수되면서 소자 전류(If)의 일부가 되는 전자의 수를 감소시키지만, 애노드 전극에 도달하는 전자의 수[방출 전류(Ie)]를 증가시킨다. 이와 동시에, 제1 갭 부분에 위치한 기판 표면상의 유효 전계 강도가 약해질 수 있다. 이것은 안정된 전자 방출이 장시간 동안 계속될 수 있게 한다.
또한, 제1 갭 부분에 노출된 적어도 기판은 함몰부를 가지므로, 제1 갭의 양측에 대향하는 탄소막들간의 표면 거리(creeping distance; 제1 갭의 양측에 대향하는 탄소막들간의 기판 표면을 따른 거리)은 함몰부의 깊이에 따라 더욱 증가한다. 이것은 제1 갭의 양측에 대향하는 탄소막들간의 강한 전계에 의해 발생하는 것으로 생각할 수 있는 방전 현상, 및 과다한 소자 전류(If)의 발생을 억제한다.
전술한 바와 같이, 본 발명의 전자 방출 소자 및 전자원은 장시간 동안 고효율과 안정적인 전자 방출 특성을 가진 소자 및 전자원을 구현한다. 이러한 소자를 구비한 화상 형성 장치는 장시간 동안 높은 효율과 안정성을 가진 표시 장치를 구현할 수 있다.
도 1a 및 1b는 본 발명의 전자 방출 소자의 개략도.
도 2a 및 2b는 본 발명의 전자 방출 소자의 전자 방출 영역 근처의 확대 개략도.
도 3a 및 3b는 본 발명의 전자 방출 소자의 전자 방출 영역 근처의 확대 개략도.
도 4는 측정-평가 기능을 가진 진공 처리 시스템의 일례를 나타내는 개략도.
도 5a, 5b 및 5c는 본 발명의 전자 방출 소자의 제조 단계의 일부를 나타내는 개략도.
도 6a 및 6b는 본 발명의 전자 방출 소자의 제조 단계의 일부인 포밍 단계에 사용될 수 있는 전압 파형의 예를 나타내는 개략도.
도 7a, 7b, 7c 및 7d는 본 발명의 전자 방출 소자의 제조 단계의 일부인 활성화 단계를 나타내는 개략도.
도 8a 및 8b는 본 발명의 전자 방출 소자의 제조 단계의 일부인 활성화 단계에 사용될 수 있는 전압 파형의 예를 나타내는 개략도.
도 9는 활성화 단계 중 소자 전류(If)의 변화를 나타내는 개략도.
도 10은 본 발명의 전자 방출 소자의 방출 전류(Ie), 소자 전류(If) 및 소자 전압(Vf) 간의 관계를 나타내는 개략도.
도 11은 본 발명의 전자 방출 소자가 수동 매트릭스 구조로 배열되어 있는 전자원 응용례를 나타내는 개략도.
도 12는 본 발명의 전자 방출 소자가 화상 형성 장치에 이용되는 응용례를 나타내는 개략도.
도 13a 및 13b는 형광막의 예를 나타내는 개략도.
도 14는 본 발명의 전자 방출 소자의 화상 형성 장치 응용에 있어서 NTSC 시스템의 텔레비전 신호에 따라 화상을 표시하기 위한 구동 회로의 블록도.
도 15는 본 발명의 실시예 5에서의 활성화 단계에 사용되는 전압 파형의 개략도.
도 16a 및 16b는 본 발명의 실시예 6에서의 활성화 단계에 사용되는 전압 파형의 개략도.
도 17은 본 발명의 전자 방출 소자가 수동 매트릭스 구조로 배열되어 있는 전자원 응용례를 나타내는 개략도.
도 18은 도 17의 파선 18-18을 따른 부분 단면 개략도.
도 19a, 19b, 19c 및 19d는 본 발명의 일 실시예에 따른 전자원의 제조 단계의 일부를 설명하기 위한 개략도.
도 20a, 20b, 20c 및 20d는 본 발명의 일 실시예에 따른 전자원의 제조 단계를 일부를 설명하기 위한 개략도.
도 21은 종래의 전자 방출 소자의 구조를 나타내는 개략도.
도 22는 종래의 다른 전자 방출 소자의 구조를 나타내는 개략도.
도 23은 본 발명의 활성화 단계에 사용되는 인가 전압의 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2, 3 : 전극(소자 전극)
4, 4a, 4b : 전도성 박막
5 : 전자 방출 영역
7 : 제2 갭
8 : 제1 갭
21a, 21b : 탄소 함유막(탄소막)
22 : 기판 저하부(함몰부)
이하, 본 발명의 바람직한 실시예를 설명한다.
먼저, 본 발명에 따른 전자 방출 소자의 기본 구조의 예를 설명한다.
도 1a 및 1b는 본 발명에 따른 평면형 전자 방출 소자의 기본 구조의 예를 나타내는 평면도 및 단면도이다. 도 2a 및 3a는 도 1a 및 1b에 도시된 표면 전도형 전자 방출 소자의 전자 방출 영역(5) 근처의 확대 구조를 나타내는 평면도이고, 도 2b 및 3b는 그 단면도이다. 도 2a 및 2b는 한 쌍의 탄소 함유막(탄소막)이 기판(1)의 표면에 수직한 방향으로 동일한 높이를 갖는 일례를 나타내며, 도 3a 및 3b는 한 쌍의 탄소 함유막(탄소막)이 기판(1)의 표면에 수직한 방향으로 다른 높이를 갖는 예를 나타낸다. 본 발명에 따른 전자 방출 소자의 기본 구조는 도 1a, 1b, 2a, 2b, 3a 및 3b를 참조하여 설명된다.
도면에서, 도면 부호 1은 기판을, 도면 부호 2 및 3은 전극(소자 전극)을,4, 4a 및 4b는 전도성 박막을, 5는 전자 방출 영역을, 21a 및 21b는 탄소 함유막(탄소막)을, 그리고 22는 기판 저하부(함몰부)를 각각 나타낸다.
후술될 전도성 박막(4, 4a, 4b)은 포밍 처리 등에 의해 형성되는 제2 갭(7)의 양측에 서로 대향하는 한 쌍의 전도성 박막으로 구성된다. 도면에서, 전도막(4a, 4b)은 기판의 표면에서 측방으로 대향하고 제2 갭(7)의 경계에서 완전히 분리되도록 개략적으로 도시되지만, 어떤 경우에는 부분적으로 접속될 수 있다. 즉, 하나의 가능한 형태는 제2 갭(7)이 한 쌍의 전극간의 전기적 접속을 위한 전도막(4)의 일부에 형성되는 것이다. 즉, 전도막(4)은 이상적으로는 서로 완전히 분리되지만, 충분한 전자 방출 특성이 입증되는 한, 매우 작은 영역에서 서로 접속된 한 쌍의 전도막(4a, 4b)의 구조에서는 어떠한 불편도 발생하지 않는다.
한편, 탄소막(21a, 21b)은 기판 상에 제2 갭(7) 내에 전도막(4a, 4b) 상에 배치된다. 도면에서, 탄소막(21a, 21b)은 기판 표면상에서 측방으로 서로 대향하고 제1 갭(8)의 경계에서 서로 분리되도록 개략적으로 도시되지만, 부분적으로 접속되는 경우도 있다. 즉, 하나의 가능한 형태는 제1 갭이 한 쌍의 전극간의 전기적 접속을 위한 탄소막의 일부에 형성되는 것이다. 즉, 탄소막은 이상적으로는 서로 완전히 분리되지만, 충분한 전자 방출 특성이 입증되는 한, 매우 작은 영역에서 서로 접속되는 한 쌍의 탄소막(21a, 21b)의 구조에서는 어떠한 불편도 생기지 않는다.
상기 구조에 있어서, 탄소막(21a, 21b)은 각각의 전극(2, 3)에 전기적으로 접속된다. 도면에서, 탄소막(21a, 21b)은 전도막(4a 또는 4b)을 통해 전극(2 또는 3)에 접속된다. 그러나, 소자 전극들간의 간격(L) 및 후술되는 활성화 조건에 따라 전극에 직접 접속되는 것은 물론, 각각의 전극(2, 3) 상에 탄소막(21a, 21b)을 피착하는 것이 가능하다. 또한, 전도막(4)의 사용 없이 탄소막(21a, 21b)이 직접 전극(2, 3)에 접속되는 것도 가능하다. 본 발명은 항상 전도막(4)을 필요로 하는 것은 아니다. 중요한 것은 기판 표면상에 배치된 적어도 탄소막(21a, 21b)과 전극(2, 3)이 서로 전기적으로 접속되는 것이다.
후술될 전도막(4a, 4b)은 매우 얇은 막이기 때문에, 제조 공정 또는 구동 중에 열 등에 의한 응집 등과 같은 구조적인 변화 및 조성 변화를 일으키기 쉽다. 따라서, 본 발명에서는 전도막이 사용되는 경우에는 전도막의 표면이 탄소막(21a, 21b)에 의해 피복된다. 그 다음, 전극들(2, 3) 사이에 위치한 전도막의 전표면을 피복하여 전도막의 열적 구조 변화 등에 기인한 소자 특성의 변화를 억제하는 것이 바람직하다.
전도막이 사용되지 않는 경우에는 소자 전극들 사이의 영역은 전술한 제2 갭에 해당한다. 본 발명의 전자 방출 소자에서 탄소막(21a, 21b)은 소자의 배치 및 지지를 위해 기판의 표면에 배치된다.
기판(1)은 석영 기판, 소다 라임 글라스 기판을 포함하는 글라스 기판, 스퍼터링 등에 의해 소다 라임 글라스 등에 SiO2가 피착되어 있는 글라스 기판 등으로부터 선택된 기판이다. 따라서, 본 발명의 기판으로는 SiO2를 함유하는 재료를 사용하는 것이 바람직하다. SiO2를 함유하는 기판을 사용하면 후술되는 활성화 단계에의해 기판 저하부(함몰부)(22)를 가진 전자 방출 영역(5)을 형성하는 것이 가능하다.
대향 소자 전극(2, 3)을 위한 재료로는 전도성을 가진 어떠한 재료도 가능하지만, 예컨대 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 또는 Pd와 같은 금속, 또는 이들의 합금; Pd, Ag, RuO2또는 Pd-Ag 등과 같은 금속 또는 금속 산화물 및 유리등으로 구성된 프린트 도체; In2O3-SnO2등과 같은 투명 도체; 폴리실리콘 등과 같은 반도체 등으로부터 선택될 수 있다.
소자 전극 갭(L), 소자 전극의 길이(W) 및 형상은 전자 방출 소자의 응용 형태 등에 따라 적당히 설계된다. 예컨대, 후술되는 텔레비전 등과 같은 표시 장치의 경우, 픽셀 크기는 화상 크기에 대응하도록 설계된다. 구체적으로, 고화질 텔레비전 모니터는 작은 픽셀 크기 및 높은 선명도를 요구한다. 제한된 크기의 전자 방출 소자에서 충분한 휘도를 얻기 위해서는 충분한 방출 전류(Ie)를 얻을 수 있도록 설계되어야 한다.
소자 전극 갭(L)은 수십 nm 내지 수백 ㎛의 범위이며, 소자 전극의 제조 방법의 기초인 포토리소그래피 기술, 즉 노광 장치의 성능, 에칭 방법 등, 및 소자 전극들간에 인가되는 전압에 따라 설정된다. 갭(L)은 수 내지 수십 마이크로미터의 범위인 것이 바람직하다.
소자 전극의 길이(W) 및 소자 전극(2, 3)의 두께(d)는 전극의 저항, 와이어 접속, 및 많은 전자 방출 소자를 구비한 전자원의 배치와 관련한 문제에 따라 적당히 설계되는데, 통상적으로 소자 전극의 길이(W)는 수 내지 수백 마이크로미터의 범위이고, 소자 전극의 두께(d)는 수 ㎚ 내지 수 ㎛의 범위이다.
도 1a 및 1b에 도시된 구조 외에, 소자는 전도막(4) 및 소자 전극(2, 3)이 기판(1) 상에 언급된 순서대로 적층되는 다른 구조로 제조될 수도 있다.
전도막(4)은 양호한 전자 방출 특성을 얻기 위하여 미립자로 구성된 미립자 막인 것이 바람직하다. 막(4)의 두께는 소자 전극(2, 3) 상부의 스텝 커버리지, 소자 전극들(2, 3)간의 저항, 후술되는 포밍 조건 등을 고려하여 적당히 설정된다.
소자 전류(If) 및 방출 전류(Ie)의 크기는 전도막(4)의 폭(W')에 의존하기 때문에, 전도막은 전술한 소자 전극의 형상의 경우에서와 같이 제한된 크기의 전자 방출 소자에서 충분한 방출 전류를 얻을 수 있도록 설계된다.
전도막(4)의 열적 안정성은 전자 방출 소자의 수명을 좌우할 수 있으므로, 전도막(4)의 재료로는 고융점 재료를 사용하는 것이 바람직하다. 그러나, 통상적으로 전도막(4)의 융점이 높을수록 후술되는 통전 포밍에 더 많은 전력이 소모된다.
또한, 결과적인 전자 방출 영역의 형태에 따라, 어떤 경우에는 예컨대 전자 방출에 충분한 인가 전압(임계 전압)의 증가 등과 같은 전자 방출 특성의 문제가 발생할 수 있다.
본 발명은 전도막(4)의 재료로서 특히 높은 융점을 가진 재료를 필요로 하지 않으며, 비교적 낮은 포밍 전력으로 우수한 전자 방출 영역을 형성할 수 있는 재료 및 형태를 선택할 수 있게 한다.
전술한 조건을 만족시키는 바람직한 재료의 예로는 면저항(Rs)이 102내지 107Ω/□의 범위가 되는 두께를 갖는 Ni, Au, PdO, Pd, Pt 등과 같은 전도체가 있다. Rs는 R=Rs(1/w)의 식으로 표현되는 값이며(여기서, 저항 R은 두께 t, 폭 w 및 길이 l인 박막의 길이 방향으로 측정된다), 따라서 Rs=ρ/t이다(여기서 ,ρ는 비저항). 상기 저항을 나타내는 두께는 약 5㎚ 내지 50㎚의 범위이다. 이러한 두께 범위에서 각 재료의 박막은 미립자 막의 형태를 갖는 것이 바람직하다.
전술한 미립자 막은 복수의 미립자가 결합된 막이며, 이 막의 미세 구조는 미립자들이 분산되어 있는 상태이거나, 또는 미립자들이 서로 인접하거나 서로 중첩되어 있는 상태이다(미립자의 일부가 전체로서 섬형 구조(island-shaped structure)를 형성하도록 모여 있는 상태를 포함).
미립자의 입자 크기는 수 Å 내지 수백 ㎚의 범위이며, 1㎚ 내지 20㎚의 범위인 것이 바람직하다.
또한, 위에서 예시된 재료 중에서 PdO가 적당한 재료인데, 이것은 대기 중에서 유기 Pd 화합물을 베이킹하여 쉽게 PdO 박막을 형성할 수 있으며, 이 박막은 비교적 전도성이 낮고, 전술한 범위의 면저항(Rs)을 얻기 위한 두께의 공정 마진이 큰 반도체이고, 전도막(4)에 갭(7)을 형성한 후 금속 Pd로 쉽게 환원시킴으로써 막의 저항을 낮출 수 있는 등의 이유 때문이다. 그러나, 본 발명의 효과는 PdO 또는 상기 예시된 재료에 제한되는 것이 아니고 다른 재료에 의해서도 달성될 수 있다는 점에 주목한다.
전자 방출 영역(5)의 길이는 전도막(4)의 폭(W')에 의해 거의 결정된다.
전자 방출 영역(5)은 전도막(4)에 형성된 제2 갭(7)보다 좁은 제1 갭(8)의 양측에 서로 대향하는 탄소 함유막(탄소막)(21a, 21b), 및 기판 저하부(함몰부)로 구성된다(도 2a, 2b, 3a 및 3b 참조).
탄소막(21a, 21b)은 주로 흑연성 탄소로 구성되며, 전도막(4, 4a, 4b)의 성분으로서 한 원소를 함유할 수 있다.
본 발명의 특징은 탄소막(21a, 21b)을 분리하는 제1 갭(8)이 기판 표면 위에, 그리고 전도막의 표면 위에 기판 표면에 수직한 방향으로 더 좁은 부분을 갖고 있다는 것이다.
본 발명의 다른 특징은 기판 표면이 제1 갭의 위치에서 함몰되어 있다는 것이다.
본 발명에서 탄소막(21a, 21b)은 전도막(4a, 4b)의 표면으로부터의 높이(H 또는 Ha, Hb), 및 구동 중에 고전위가 인가되는 고전위측상의 탄소막(21b)의 두께(D)에 특징이 있다(도 2a, 2b, 3a 및 3b 참조). 여기서 상기 높이(H, Ha, Hb)가 전도막의 표면으로부터의 높이로 정의되지만, 전도막은 매우 얇은 막이기 때문에 큰 문제없이 기판의 표면으로부터의 높이로서 고려될 수 있다.
도 2b에서, 높이(H)는 편의를 위하여 탄소막(21a, 21b)의 최고점과 전도막의 표면 사이의 간격으로 표시되지만, 보다 정확하게는 높이(H, Ha, Hb)는 탄소막(21b)이 고전위로 유지되도록 탄소막들(21a, 21b)간에 전위차가 주어질 때 가장 강한 전계의 위치(도면에서 점 A 및 점 B)에서 전도막의 표면(또는 기판 표면)으로부터의 높이로서 정의된다. 두께(D)는 고전위측의 탄소막(21b)이 상기 점 A와 점 B를 연결하는 연장선에 의해 절단되는 위치에 있는 탄소막의 두께(길이)로서 정의된다.
넓은 의미에서 전술한 가장 강한 전계(점 A 및 점 B)의 위치는 탄소막들(21a, 21b)이 서로 가장 가까운 위치(갭(8)의 간격이 가장 좁은 위치)이다. 이때, 상기 점 A와 점 B 사이의 갭은 10㎚ 이하인 것이 바람직하며, 1㎚ 내지 5㎚ 범위인 것이 더 바람직하다. 아래에 상세히 설명되겠지만, 충분한 방출 전류를 위해 필요한 전압(Vf)은 상기 점 A와 점 B 사이의 갭이 10㎚ 이하로 설정되는 경우에 비교적 작은 전압일 수 있다. 또한, 상기 점 A와 점 B의 갭이 1㎚ 내지 5㎚ 범위로 설정되는 경우에는 고전압 인가시 발생하기 쉬운 방전 현상 및 갭이 좁을 때 발생하기 쉬운 갭 부분의 변형에 기인한 단락 현상을 방지할 수 있어 안정적인 전자 방출 특성을 얻을 수 있게 된다.
또한, 본 발명에서 전술한 가장 강한 전계가 인가되는 상기 점 A 및 점 B는 기판 표면으로부터 떨어져 있으며, 따라서 기판 표면과의 접촉 위치에서의 탄소막(21a, 21b) 사이의 간격은 상기 점 A와 점 B 사이의 간격보다 클 수 있다. 이것은 전자 방출에 기여하는 위치(점 A 및 점 B)에서의 전계의 유효 강도를 약화시키지 않고도 탄소막(21a, 21b)과 접촉하는 기판의 표면에 인가되는 전계의 유효 강도가 약해질 수 있다는 것을 의미한다. 이러한 이유 때문에 본 발명의 전자 방출 소자는 제1 갭에 위치한 기판의 표면에서의 방전 현상을 억제할 수 있으며, 장시간 동안 안정적인 전자 방출 특성을 유지할 수 있다.
본 발명의 전자 방출 소자를 더 상세히 설명하기 위하여 도 4를 참조하여 측정-평가 시스템을 먼저 설명한다.
도 4는 도 1a, 1b, 3a 및 3b에 도시된 구조를 가진 소자의 전자 방출 특성을 측정하기 위한 측정-평가 시스템의 개략적인 구조도이다. 도 4에서 도면 부호 1은 기판을, 2 및 3은 소자 전극을, 4는 전도막을, 그리고 5는 전자 방출 영역을 나타낸다. 도면 부호 41은 소자에 소자 전압(Vf)을 인가하기 위한 전원을, 40은 소자 전극들(2, 3) 사이의 전도막(4)에 흐르는 소자 전류(If)를 측정하기 위한 전류계를, 44는 소자의 전자 방출 영역에서 방출되는 방출 전류(Ie)를 포획하기 위한 애노드 전극을, 43은 애노드 전극(44)에 전압을 인가하기 위한 고전압원을, 그리고 42는 소자의 전자 방출 영역에서 방출되는 방출 전류(Ie)를 측정하기 위한 전류계를 나타낸다.
전자 방출 소자의 소자 전류(If) 및 방출 전류(Ie)를 측정하기 위하여 전원(41) 및 전류계(40)는 소자 전극(2, 3)에 접속되고, 전원(43)과 전류계(42)가 접속된 애노드 전극(44)은 전자 방출 소자의 상부에 배치된다. 전자 방출 소자 및 애노드 전극(44)은 진공 챔버 내에 설치된다.
도 4에서, 소자 전극(3)을 고전위로 유지하도록 소자 전극(2, 3) 사이에 전압(Vf)이 인가될 때, 도 2a, 2b 또는 3a, 3b에 도시된 바와 같이 전도막(4)을 통해 탄소막(21a)과 탄소막(21b) 사이에 인가된 전압에 따라 전위차가 발생한다. 이때, 전술한 바와 같이, 탄소막(21a) 상의 점 A 및 탄소막(21b) 상의 점 B 주위에 강한 전계가 발생한다. 이 전계가 탄소막(21a)에서 탄소막(21b)으로 전자의 터널링을유발할 만큼 충분히 큰 경우, 전자들은 탄소막(21a) 상의 점 A의 근처에서 탄소막(21b) 상의 점 B의 근처를 향해 터널링 하는 것으로 고려된다.
여기서, 탄소막의 일함수에 따르겠지만 일반적인 탄소 재료(4.5 내지 5.0 eV의 일함수를 가짐)의 경우 터널링에 충분한 전계는 약 5×109V/m이다. 전계가 이보다 작은 경우 터널링 전자의 수는 극히 적게 되며, 이보다 큰 전계의 경우에는 탄소막(21)의 전계 변형이 발생하기 쉽다.
그러나, 인가 전압(Vf)이 증가하는 경우, 전자 방출 영역 주위의 기판 표면에서 크리핑 방전(표면 방전) 현상이 쉽게 발생할 것이다. 구체적으로, 50 V 이상의 전압에서 상기 방전에 의한 소자의 손상은 무시할 수 없게 된다. 따라서, 탄소막들(21a, 21b)간의 간격은 50 V 이하의 전압에서 소자를 구동하기 위하여 10㎚ 하인 것이 바람직하다. 전자 방출 영역 주위의 기판 표면에서의 전위의 상승에 기인한 전자 방출의 불안정성을 고려할 때, 인가 전압은 약 25V 이하인 것이 바람직하고, 따라서 갭은 5㎚ 이하인 것이 더 바람직하다.
한편, 상기 점 A와 B 사이의 간격이 1㎚ 이하인 경우, 일함수 이하의 인가 전압에 의해 터널링이 실제로 발생하지 않게 된다. 따라서, 인가 전압은 5 V 이상이어야 하며, 따라서 갭에는 5×109V/m 이상의 전계가 공급된다. 이 경우, 전술한 바와 같이 탄소막(21)의 전계 변형이 더 쉽게 발생하며, 갭이 좁아짐에 따라 갭의 단락이 더 쉽게 발생한다. 이것은 불필요한 저항 전류를 발생시켜 급전류에 의한 전자 방출 영역의 파괴를 유발한다.
이러한 이유 때문에, 제1 갭(8)의 폭(점 A와 B간의 간격)은 10㎚ 이하인 것이 바람직하며, 1 내지 5㎚의 범위인 것이 더 바람직하다.
가장 좁은 갭에 있는 탄소막(21a, 21b) 부분이 기판(1)과 접촉하도록 배치되거나 전도막(4)의 두께보다 기판(1)에 더 가까운 위치에 배치되는 경우, 점 A 근처에서 터널링한 전자는 탄소막(21b)의 점 B 근처에서 일부가 산란되며, 나머지 전자들은 탄소막(21b)을 투과하여 전도막(4b) 및 소자 전극(3)으로 더 흐르게 되어 전류계(40)에 의해 소자 전류(If)로서 측정될 것이다.
그러나, 본 발명에서 투과 전자의 일부는 탄소막(21b)을 투과하여 진공 속으로 방출되는 것으로 고려되는데, 이것은 탄소막(21b)이 작은 두께(D)로 형성되기 때문이다.
또한, 탄소막(21b)의 점 B의 근처에서 부분적으로 산란된 전자의 일부는 다시 전도막(4b)으로 돌아가 소자 전류(If)의 일부가 되며, 나머지 전자들은 진공 속을 비행하여 애노드 전극(44)에 의해 포획되어 방출 전류(Ie)로서 측정되는 것으로 가정된다.
탄소막(21b)을 투과하는 전자의 투과도(Te)는 아래의 수학식 1로 표시될 수 있다.
이 식에서 La는 탄소막(21b)에서의 전자의 감쇠 길이이다.
10eV 내지 20eV의 에너지를 가진 전자의 물질(금속)내에서의 감쇠 길이는 약3 내지 10 원자층인 것으로 알려져 있다. 따라서, 예컨대 탄소막(21b)을 구성하는 탄소의 d002 면 간격이 0.38㎚이고, 전자의 입사 방향이 탄소의 c 축과 일치하는 경우, 전자의 감쇠 길이는 약 1 내지 4㎚가 된다.
탄소막(21b)을 투과하는 전자의 투과도(Te)가 예컨대 0.1%인 것으로 가정하면, 수학식 1에 Te=0.001 및 La=4를 대입하여 D=28㎚가 된다.
본 발명에서 탄소막(21b)을 투과하는 전자의 투과도(Te)가 0.1 %로 설정되면, 즉 탄소막(21b)의 두께(D)가 대략 전술한 값으로 설정되면, 종래의 전자 방출 소자에 비해 전자 방출 효율의 증가면에서 큰 효과가 얻어질 수 있다.
실제로 전자의 감쇠 길이는 물질 내에서 전자의 밀도가 작은 경우에(반도체 및 절연체의 경우) 상기 값보다 더 길게 된다는 것이 알려져 있다. 상기 두께(D)는 탄소막(21b)을 구성하는 흑연성 탄소의 배향, 면간격 및 캐리어 밀도에 따라 변하기 때문에 정확히 상기 값으로 제한되지 않는다. 두께(D)는 100㎚ 이하인 것이 바람직하며, 30㎚ 이하인 것이 더 바람직하다.
D 값이 작을수록 전자의 전송 효과는 크다. 그러나, 두께가 너무 작으면, 저항은 다른 부분에서보다 탄소막(21b)의 상승부에서 더 높을 것이고, 충분한 전계가 상기 지점 A 및 B 사이에 인가되지 않을 것이다. 또한, 약간의 두께는 구조의 세기를 유지하는데 필요하기 때문에, 상기 두께 D는 탄소막(21b)의 높이 H의 적어도 1/10이 바람직하고, 10㎚ 이상이 더 바람직하다.
또한, 탄소막(21b)을 투과한 전자의 일부는 산란된 전자가 그러했듯이, 다시 전도막(4b)으로 돌아가고, 나머지 전자들은 진공 속을 비행하여 애노드 전극(44)에의해 포획되어 방출 전류(Ie)로서 측정되는 것으로 가정된다. 따라서, 도 3b에 도시된 바와 같이 다음의 조건을 만족하도록 탄소막(21a, 21b)의 높이 관계를 결정하는데 특히 바람직하다.
Hb > Ha
탄소막이 이러한 관계로 형성되고 보다 높은 전위에서 보다 높이가 높은 탄소막(21b)을 유지하도록 전압이 인가될 때, 탄소막(21b)을 통과한 전자는 전도막(4b)의 표면으로부터 상부 구성 요소(또는, 애노드 전극(44)을 향하는 구성요소)로 방출된다. 이는 전도막(4b)으로 투과하는 전자의 비율을 감소시킬 수 있으므로, 안정한 전자 방출 특성이 우수한 효율로 달성될 수 있다.
또한, 본 발명에서, 저하부(함몰부)는 상기 제1 갭(8)의 위치에서 기판의 표면 내에 배치된다. 함몰부가 이와 같이 제1 갭(8)의 위치에서 기판의 표면 내에 형성될 때, 표면 거리는 기판의 표면과 접촉하여 탄소막들(21a 및 21b) 사이에 더 증가될 수 있다. 결국, 매우 좁은 제1 갭(8)에 강한 전계를 인가하기 때문에, 기판의 표면상의 상술된 크리핑 방전(표면 방전) 현상을 더 억제할 수 있다.
본 발명에서, 탄소가 상기 함몰부의 표면상에 배치되는 것이 더 바람직하다. 함몰부는 실질적으로 전자 방출 영역의 중심에 배치된다. 따라서, 함몰부의 표면에는 항상 전자가 조사될 것이다. 탄소가 함몰부상에 배치될 때, 기판의 함몰부의 표면에 대해 대전이 억제될 수 있다. 그 결과, 크리핑 방전 현상은 기판의 표면에 대해 더욱 억제될 수 있고 보다 안정한 전자 방출 특성이 달성될 수 있다.
탄소 함유막(탄소막)(21a, 21b)쌍과 기판이 본 발명에서 상술된 바와 같은 형태로 형성되기 때문에, 안정한 전자 방출 특성은 장기간에 걸쳐 탁월한 효율로 얻어질 수 있다.
상술된 본 발명의 전자 방출 소자의 제조 방법으로서 고려할 수 있는 다양한 방법들이 있고 그 예가 도 5a 내지 도 5c 및 도 7a 내지 도 7d를 참조하여 기술될 것이다. 본 발명의 제조 방법은 도 1a, 1b, 도 2a, 2b, 도 5a 내지 도 5c, 및 도 7a 내지 도 7d를 참조하여 순서대로 기술될 것이다.
1) 기판(1)은 세정제, 순수, 및 유기 용매로 잘 클리닝된다. 그 후에, 소자 전극의 재료는 진공 증착(vacuum evaporation), 스퍼터링 등에 의해 피착된 다음, 소자 전극(2, 3)은 포토리소그래피에 의해 형성된다(도 5a).
탄소 함유막(탄소막)(21)이, 상술된 바와 같이, 전도막(4)을 사용하지 않고 전극(2, 3)과 접속하여 배치되는 경우, 전극(2, 3) 간의 갭은, 예를 들면, FIB 공정 등을 사용하여 이하 기술되는 포밍 단계에서 형성되는 제2 갭(7)에 대략 설정될 수 있다. 이 경우에, 다음의 단계 2) 및 3)은 생략될 수 있다. 따라서, 전도막(4)이 본 발명에서 항상 필요하지 않다는 것을 알아야 한다. 즉, 필수 조건은, 적어도 탄소막(21a, 21b) 및 전극(2, 3)이 전기적으로 접속된다는 것이다. 장치가 이와 같이 전도막(4)이 없는 구조로 구성될 때, 전술된 제2 갭(7)은 전극(2, 3) 간의 갭(L)에 대응한다. 그러나, 상기 전도막(4)을 사용하여 저렴한 비용으로 본 발명의 장치를 순서대로 제조하는 것이 바람직하다.
2) 기판(1)상에 제공되는 소자 전극(2) 및 소자 전극(3) 사이에는 유기 금속액이 인가되고 유기 금속막을 형성하도록 건조된다. 유기 금속액은 전도막 재료의 Pd, Ni, Au, Pt 등과 같은 금속의 주성분을 함유한 유기금속성 화합물의 용액이다. 이 후에, 유기 금속막은 가열되어 리프트-오프(lift-off), 에칭 등에 의해 패터닝되므로, 전도막(4)을 형성한다(도 5b). 전도막(4)의 형성 방법은 유기 금속액을 인가하는 방법에 의해 기술되었지만, 이에 한정하지 않고, 또한 전도막(4)은 몇몇 경우에서 진공 증착, 스퍼터링, CVD, 분산 인가, 딥핑(dipping), 스피너 방법, 잉크-젯 방법 등에 의해 형성될 수 있다.
3) 그 다음, "포밍"이라 하는 통전 동작이 기술되지 않은 소자 전극(2, 3) 간의 전원으로부터 펄스형 전압 또는 상승 전압을 인가함으로써 실행되며, 제2 갭(7)은 전도막(4)의 일부에 생성되고 전도막(4a, 4b)은 기판의 표면과 갭(7)의 양측 상에서 측면 방향으로 서로 대향되어 있다(도 5c). 제2 갭(7)은 또한 몇몇 경우에서 일부 접속될 수 있다.
포밍 처리가 실행된 후의 전기 처리 공정은, 예를 들면, 상술된 측정-평가 시스템에서 실행되고 도 4에 도시되어 있다.
도 4에 도시된 측정-평가 시스템은 진공 챔버이고, 이 진공 챔버에는 도시되어 있지 않지만, 원하는 진공하에서 전자 방출 소자를 측정하고 평가할 수 있도록 배기 펌프, 진공계 등을 포함한 진공 챔버에 필요한 장치가 설치되어 있다. 배기 펌프는 오일을 사용하지 않는 자기 공중 부양(levitation) 터보-펌프, 드라이 펌프 등과 같은 고진공 시스템, 및 이온 펌프 등과 같은 초고진공 시스템으로 구성된다. 도시되지 않은 가스 인입 장치는 상기 측정 시스템에 부착되므로, 원하는 유기물의증기가 원하는 압력하에서 진공 챔버로 인입될 수 있다. 전체 진공 챔버 및 전자 방출 소자는 도시되지 않은 히터에 의해 가열될 수 있다.
포밍 처리는 펄스 피크치가 일정한 전압인 펄스를 인가하는 방법 또는 전압 펄스를 상승 펄스 피크치에 인가하는 방법에 의해 실행된다. 먼저, 도 6a는 일정한 전압의 펄스 피크치를 갖는 펄스가 인가되는 전압을 도시한다.
도 6a에서, T1 및 T2는 전압 파형의 펄스 폭 및 펄스 간격을 가리키는데, T1은 1㎲ 내지 10㎳이고 T2는 10㎲ 내지 100㎳이고, 삼각파의 피크치(포밍시 피크 전압)는 필요한 경우에 따라 적당하게 선택된다.
다음에, 도 6b는 전압 펄스가 상승 펄스 피크치로 인가되는 전압 파형을 도시한다.
도 6b에서, T1 및 T2는 전압 파형의 펄스 폭 및 펄스 간격을 가리키는데, T1은 1㎲ 내지 10㎳이고 T2는 10㎲ 내지 100㎳이고, 삼각파의 피크치(포밍시 피크 전압)는, 예를 들면, 약 0.1V의 단계로 증가된다.
포밍 처리의 마지막은 다음과 같이 결정된다. 국부적으로 전도막(4)을 파괴하거나 변형시키지 않을 만큼의 낮은 전압, 예를 들면, 약 0.1V의 펄스 전압이 소자 전류를 측정하기 위해 펄스 사이에 배치되어 저항이 계산된다. 예를 들면, 저항이 적어도 포밍 처리 이전의 1000배인 값인 경우, 포밍이 종료된다.
상술된 바와 같이, 갭(7)을 형성하는 경우에 있어서, 포밍 처리는 소자 전극들 사이에 삼각 펄스를 인가함으로써 실행되지만, 소자 전극들 사이에 인가된 파형은 삼각파에 한정될 필요는 없고, 장방형파와 같은 임의의 다른 파형일 수 있다. 더욱이, 파형의 피크치, 펄스 폭, 펄스 간격 등은 상술된 값에 한정되지 않지만, 갭(7)을 양호하게 형성하기 위해 전자 방출 소자의 저항 등에 따라 적절한 값이 선택될 수 있다.
4) 그 다음, 활성화 동작은 포밍 처리의 종료후 장치에 실행된다. 활성화 동작은 유기물의 인입 가스를 도 4에 도시된 진공 챔버로 인입하고 유기 분자를 함유한 대기하에서 소자 전극들 사이에 전압을 인가함으로써 수행된다. 이 공정에 의해 탄소 함유막(탄소막)이 대기에 존재하는 유기물로부터 장치 상에 피착되며, 기판의 저하를 유발시킨다. 이는 소자 전류(If) 및 방출 전류(Ie)의 현저한 변화를 초래한다.
본 발명에서, 활성화 동작에 의해 형성된 탄소막의 모양은, 도 2a, 2b 또는 도 3a, 3b에 도시된 바와 같이, 우수한 제어하에서 형성될 필요가 있다. 탄소막의 모양은 소자에 인가된 전압의 파형, 소자 표면에서의 확산 이동도, 소자 표면에서의 평균 체류 시간 등에 의해 영향을 받는다. 중요한 다른 인자는 진공 챔버로의 인입에 대한 용이함과 같은 조작의 용이함, 통전 이후에 배기의 용이함 등이다. 다양한 유기 화합물은 상기 관점에 비추어 검사되었고 특히 톨루니트릴(시아노톨루엔) 또는 아크릴로니트릴을 사용하여 우수한 제어능력이 귀착되었다는 것이 밝혀졌다.
활성화 동작에서 탄소막을 형성하는 공정이 도 7a 내지 도 7d, 도 8a 내지 도 8b, 및 도 9를 참조하여 이하 기술될 것이다. 도 7a 내지 도 7d에서, 도면 부호(1)는 기판을 가리키고, 도면 부호(2 및 3)는 소자 전극을 가리키고, 도면부호(4a 및 4b)는 전도성 박막을 가리키고, 도면 부호(7)는 전도성 박막(4a, 4b) 사이의 제2 갭을 가리키고 도면 부호(21a 및 21b)는 탄소막을 가리키고, 도면 부호(22)는 기판-저하부(함몰부)를 가리킨다.
도 8a 및 도 8b는 본 발명에 적당하게 인가할 수 있는, 활성화 동작 동안에 소자 전극에 인가되는 전압의 예를 도시한다. 인가되는 최대 전압은 적당하게 10 내지 20V의 범위 내에서 선택된다. 도 8a에서, T1은 전압 파형에서 양 및 음의 펄스 폭을 가리키고, T2는 펄스 간격을 가리키고, 전압값은 양 및 음의 펄스의 절대값이 서로 동일하도록 설정된다. 도 8b에서, T1 및 T1'은 전압 파형에서 각각 양 및 음의 펄스폭을 가리키며, T2는 펄스 간격을 가리키며, T1>T1'이고 전압값은, 양 및 음의 펄스 절대값이 서로 동일하도록 설정된다.
도 7a는 활성화 동작 이전에 전자 방출 소자의 전자 방출 영역의 부근을 개략적으로 도시하는 다이어그램이다. 이 소자는 10-6Pa 차수의 압력에 한번 배기된 진공 챔버 내에 배치된다. 그 후에, 톨루니트릴 또는 아크릴로니트릴의 가스는 챔버로 인입되었다(도 4). 인입된 톨루니트릴의 바람직한 압력은 진공 챔버의 모양, 진공 챔버에 사용되는 부재에 의해 다소 영향을 받지만, 약 1×10-5Pa 내지 1×10-3Pa의 범위 내에 있다. 1×10-5Pa 미만의 압력하에서, 활성화 속도는 매우 낮을 것이며 남아있는 다른 가스의 복합 또는 부분 압력에 따라 통전이 양호하게 발생하지 않는 경우가 있을 것이다. 한편, 1×10-3Pa를 초과한 압력하에서, 활성화 속도는매우 높을 것이고 우수한 반복능력으로 원하는 피착 모양을 형성하기 곤란해질 것이다. 인입 가스의 부분 압력의 바람직한 범위는 그 온도에서 유기물의 포화된 기상에 따라 다르고, 아크릴로니트릴의 경우에, 약 1×10-3Pa 내지 1×10-1Pa의 범위 내에 있다.
활성화 단계에서, 도 8a 또는 도 8b에 도시된 전압은 소자 전극들(2, 3) 사이에 배치된다. 이는 제2 갭(7)내로 그리고 그 부근의 전도막(4a, 4b)상에 탄소막의 피착을 시작한다(도 7). 이 단계에서, 탄소막(21a, 21b)은 또한 도면의 평면에 수직인 방향으로 동시에 피착된다.
활성화 동작이 더 진행됨에 따라, 탄소막의 형성은 기판의 저하(이하 기술된 함몰)에 의해 수반되는 전도막의 표면으로부터 위로 성장하도록 더 진전된다(도 7c). 도 7d에 도시된 형상이 최종적으로 귀착될 때, 활성화 동작은 종료된다.
도 9는 상기 활성화 단계 동안에 소자 전극(2, 3) 사이에 흐르는 전류(소자 전류(If))의 변화를 도시한다.
도 7a 및 도 7b는 도 9에서의 영역 I내의 탄소막의 포밍 처리의 상태를 도시한다. 도 7c 및 도 7d는 영역 II내의 탄소 함유막의 피착 상태를 도시한다.
소자 전류의 증가가 느린 영역 II에서, 상기 공정은 기판의 함몰을 기판의 저하 및 기판의 표면으로부터 위로 탄소막(21a, 21b)을 형성으로 진행된다. 활성화 단계의 종료가 소자 전류를 측정하는 동안 결정될 때, 활성화 단계는 상기 영역 II으로의 진입이 확인된 후 종료되어야 한다.
도 2b 및 도 7d에 도시된 바와 같이, 기판의 표면으로부터의 그 높이가 서로동일한 탄소막(21a, 21b)은 도 8a에 도시된 파형의 전압을 인가함으로써 형성될 수 있다.
탄소막(21a, 21b)을 형성하는 탄소의 품질이 이와 같이 활성화 단계 동안에 동일한 펄스 폭 및 펄스 높이를 갖는 바이폴라 전위를 인가하는 단계를 실행함으로써 거의 동일해지기 때문에, 전자 방출 소자의 구동 동안에 고온에 노출된 탄소막(21a, 21b) 중 하나의 이전 저하 또는 여기를 제한할 수 있게 되어, 전자 방출 특성이 보다 안정해진다.
한편, 도 8b에 도시된 전압이 활성화 단계 동안에 양인 소자 전극(3)의 전위로 인가될 때, 탄소막들은, 도 3b에 도시된 바와 같이, 소자 전극(3)에 전기적으로 접속된 탄소막(21b)이 기판의 표면으로부터 탄소막(21a)보다 높은 비대칭 구조로 형성될 수 있다.
다음은 기판의 저하(함몰)에 대하여 고려한 것이다.
Si는, SiO2(기판의 재료)가 탄소 근처에 존재하는 상태하에서 온도가 상승함에 따라 소모된다.
SiO2+ C → SiO↑ + CO↑
이러한 반응이 발생함에 따라, 기판내의 Si는 소모되고 기판은 구멍난 모양을 갖게 되는 것으로 간주된다.
함몰부(22)상에 탄소를 더 배치하기 위하여, 도 8a 및 도 8b에 도시된 전압 파형 대신에 도 23에 도시된 dc형 전압을 인가하는 것이 바람직하다. 도 23에 도시된 바와 같이, 활성화 단계에서 먼저 인가된 전압이 활성화 단계에서 인가된 최대 전압보다 낮지만, 상술된 포밍 전압보다 높는 것이 바람직하다. 도 8에 도시된 전압이 도 7a 내지 도 7d에 도시된 활성화 단계 동안에 소자 전극(3)을 양의 값으로 유지하기 위해 소자 전극(3)에만 인가될 때, 탄소막은, 도 3b에 도시된 바와 같이, 탄소막(21b)의 높이가 기판의 표면으로부터 탄소막(21a)보다 높은 비대칭 구조로 형성될 수 있다. 한편, 도 7d에 도시된 바와 같이, 기판의 표면으로부터 탄소막(21a, 21b)의 높이를 동일하게 하기 위해, 도 23에 도시된 파형의 전압은 소자 전극(3)의 전위를 양의 값으로 유지하기 위해서만 인가된 후, 소자 전극(3)의 전위를 음의 값으로 유지하기 위해 전압이 반전되어 인가된다. 극성-반전된 전위를 인가하는 단계가 이와 같이 활성화 동작 동안에 실행될 때, 탄소막(21a, 21b)을 형성하는 탄소의 품질은 거의 동일해질 수 있으며, 전자 방출 소자의 구동 동안에 고온에 노출되는 탄소막(21a, 21b) 중 하나의 이전 저하 또는 여기를 제한하여, 결국 전자 방출 특성을 보다 안정하게 한다. 도 23에 도시된 바와 같이, dc형 전압의 인가로 탄소막의 성장 공정은 기본적으로 도 7a 내지 도 7에 도시된 것과 유사하다. 도 23에 도시된 파형의 전압을 인가함으로써 탄소막을 형성하는 경우에 소자 전류를 측정하는 동안 활성화 단계의 종료가 결정되면, 활성화 동안에 소자 전극에 인가된 전압이 일정한 전압(도 23의 일정한 전압)의 영역으로 진입한 후에, 소자 전류는 도 9의 상기 영역 II내에 있고 이 때 활성화 단계가 종료되는 것으로 확인된다.
다음에 기술하는 것은 본 발명에서 탄소 함유막으로서 탄소막(21a, 21b)의 탄소이다.
본 발명에서, 흑연성 탄소는 완전한 흑연 결정 구조(이른바 HOPG)의 탄소, 약 20㎚의 결정 입자를 갖는 다소 무질서한 결정 구조(PG)의 탄소, 약 2㎚의 결정 입자를 갖는 더욱 무질서한 결정 구조(GC)의 탄소, 및 (비정질 탄소 및 흑연의 미정질과의 비정질 탄소의 혼합을 의미하는) 비결정 탄소를 포함한다. 이는, 흑연 입자들 사이의 입자 경계의 무질서한 층을 갖는 탄소도 양호하게 사용될 수 있다는 것을 의미한다.
5) 그 다음, 이와 같이 생성된 전자 방출 소자가 바람직하게는 안정화 단계로 처리된다. 이 단계는 진공 용기로부터 유기물을 배출하는 단계이다. 진공 용기로부터 유기물을 제거하는 것이 바람직하고, 유기물의 부분 압력이 바람직하게는 1 내지 3× 10-8Pa 미만이고 특히 바람직하게는 1×10-7Pa 미만이다. 진공 용기를 배기하기 위한 배기 장치는 장치로부터 발생된 오일이 장치의 특성에 영향을 미치는 것을 예방하기 위해 오일을 사용하지 않는 장치이다. 상세하게는, 배기 장치는, 예를 들면, 흡입 펌프, 이온 펌프 등으로부터 선택될 수 있다. 진공 용기의 내부를 배기하는 동안, 전체 진공 용기는 진공 용기의 내벽 및 전자 방출 소자에 흡수하는 유기 분자의 배출을 용이하게 하도록 가열된다. 이 때의 가열은 150 내지 350℃에서 실행되고, 양호하게는 가능한 한 장기간인 경우, 이들 조건들에 한정될 필요 없이 바람직하게 200℃ 이상에서 실행되지만, 이 조건들은 진공 용기의 크기와 모양을 포함한 다양한 인자, 전자 방출 소자의 배치 등에 따라 적당하게 선택된다.
안정화 단계의 종료 후 구동 동안의 분위기가 상기 안정화 단계의 종료시의 분위기이지만, 이에 한정될 필요 없이 충분하게 안정한 특성은, 원래 유기물이 적절하게 제거되는 오랜 기간 동안 약간의 압력 증가에 의해서도 유지될 수 있다.
상술된 바와 같이 진공 분위기의 사용은 탄소 또는 탄소 화합물의 새로운 피착을 억제할 수 있어 본 발명의 탄소 함유막(탄소막)의 모양을 유지하므로, 소자 전류(If) 및 방출 전류(Ie)는 안정화된다.
상술된 바와 같이 제조된 본 발명에 따른 전자 방출 소자의 기본 특성은 도 4 및 도 10을 참조하여 기술될 것이다.
도 10은, 도 4에 도시된 측정-평가 시스템에 의해 측정된, 안정화 단계 이후의 소자 전압(Vf) 대 방출 전류(Ie) 및 소자 전류(If)의 관계에 대한 전형적인 예를 도시한다. 도 10은, 방출 전류(Ie)가 소자 전류(If)보다 매우 작기 때문에, 임의의 단위로 도시되어 있다. 도 10으로부터 명백하듯이, 본 전자 방출 소자는 방출 전류(Ie)에 대해 3가지 특성을 갖는다.
먼저, 본 소자는 (도 10에서 임계 전압, Vth인) 임의의 전압 이상의 소자 전압의 인가로 방출 전류(Ie)의 급격한 증가를 나타내고, 방출 전류는 임계 전압(Vth) 보다 작은 소자 전압의 인가로 거의 검출되지 않는다. 즉, 소자는 방출 전류(Ie)에 대해 한정된 임계 전압(Vth)을 갖는 비선형 소자이다.
두 번째로, 방출 전류(Ie)는 소자 전압(Vf)에 의존하므로, 방출 전류(Ie)는 소자 전압(Vf)에 의해 제어될 수 있다.
세 번째로, 애노드 전극(44)에 의해 획득되는 방출 전하는 소자 전압(Vf)의 인가 기간에 의존한다. 즉, 애노드 전극(44)에 의해 획득되는 전하량은 소자 전압(Vf)의 인가 기간에 의해 제어될 수 있다.
전자 방출 특성은, 상술된 바와 같이, 전자 방출 소자의 특성을 사용함으로써 입력 신호에 따라 쉽게 제어될 수 있다. 또한, 본 발명에 따라 전자 방출 소자가 안정성과 고휘도 전자 방출 특성을 갖기 때문에, 많은 분야에서 적용될 것으로 기대된다.
본 발명의 전자 방출 소자의 적용례가 이하 기술될 것이다.
예를 들면, 전자원 또는 화상 형성 장치는 본 발명에 따른 복수의 전자 방출 소자를 기판 상에 배열함으로써 구성될 수 있다.
기판상의 소자 배열은, 예를 들면, 다음의 배열 구성 중 한 구성에 따라 배열될 수 있다. 배열 구성(사다리형이라 함)은, 다수의 전자 방출 소자가 병렬로 배열되며, 많은 행들에는 임의의 방향(행 방향이라 함)으로 전자 방출 소자가 배열되고, 개별 소자의 양단은 각 행에서 와이어에 접속되고, 전자는 와이어에 수직인 방향(열 방향이라 함)으로 전자원 위의 공간에 배치된 제어 전극('그리드'라 함)에 의해 제어된다는 것이다. 다른 배열 구성은, n개의 Y방향 와이어가 층간 절연층을 통해 이하 기술될 m개의 X방향 와이어 위에 배치되고 X방향 와이어 및 Y방향 와이어는 각각의 표면 전도 전자 방출 소자의 소자 전극쌍에 접속된다. 이는 이하 단순(수동) 매트릭스 구성이라 한다.
이 단순 매트릭스 구성은 이하 상세히 기술될 것이다.
본 발명에 따른 표면 전도형 전자 방출 소자의 3가지 기본적인 특성 중 상술된 특징에 따르면, 표면 전도 전자 방출 소자로부터 방출된 전자는 임계 전압 이상의 범위 내에서 대향된 소자 전극들 사이에 인가된 펄스형 전압의 피크치 및 폭에의해 제어될 수 있다. 한편, 임계 전압 이하의 전압으로 전자는 거의 방출되지 않는다. 이 특성은, 방출된 전자량을 제어하기 위해 배열된 많은 전자 방출 소자의 구성에서도 개별 소자에 상기 펄스형 전압을 적당하게 인가함으로써 입력 신호에 따라 표면 전도 전자 방출 소자가 선택되도록 허용한다.
이러한 원리에 기초하여 구성된 전자원 기판의 구조가 도 11을 참조하여 이하 기술될 것이다.
m개의 X방향 와이어(72)는 Dx1, Dx2, …, Dxm으로 구성되며, 진공 증착, 프린팅, 스퍼터링 등에 의해 절연 기판(71)상에 원하는 패턴으로 전도성 금속 등으로 만들어진다. 와이어의 재료, 두께, 및 폭 등은 거의 균일한 전압을 다수의 표면 전도 전자 방출 소자에 공급하도록 설계된다. Y방향 와이어(73)는 Dy1, Dy2, …, Dyn의 n개의 와이어로 구성되고 X방향 와이어(72)와 같이 진공 증착, 프린팅, 스퍼터링 등에 의해 원하는 패턴으로 전도성 금속 등으로 만들어진다. 와이어의 재료, 두께, 및 폭은 많은 표면 전도 전자 방출 소자에 거의 균일한 전압을 공급하도록 설계된다. 도시되지 않은 층간 절연층은 이들 m개의 X방향 와이어(72) 및 n개의 Y방향 와이어(73) 사이에 배치되어 그들 간의 전기적 절연을 수립하여, 매트릭스 와이어를 구성한다(여기서 m 및 n 둘 다는 양의 정수임).
도시되지 않은 층간 절연층은 진공 증착, 프린팅, 스퍼터링 등에 의해 형성된 SiO2등이며, X방향 와이어(72)가 형성되는 절연 기판(71)의 전체면 또는 일부에 원하는 패턴으로 형성된다. 특히, 두께, 재료, 및 그 제조 방법은 X방향 와이어(72) 및 Y방향 와이어(73) 사이의 교차점에서의 전위차를 견디도록 적당하게설정된다. X방향 와이어(72) 및 Y방향 와이어(73)는 외부 단자로서 각각 루트된다.
또한, 표면 전도 전자 방출 소자(74)의 대향된 소자 전극(도시되지 않음)은, 상술된 것과 동일한 방식으로, 진공 증착, 프린팅, 스퍼터링 등에 의해 전도성 금속 등의 접속 라인(75)에 의해 m개의 X방향 와이어(72)(Dx1, Dx2, …, Dxm) 및 n개의 Y방향 와이어(73)(Dy1, Dy2, …, Dyn)에 전기적으로 접속된다.
여기서, 일부 또는 모든 구성요소들은 m개의 X방향 와이어(72), n개의 Y방향 와이어(73), 접속 라인(75), 및 대향된 소자 전극의 전도성 금속들 중에서 공통적이거나 다를 수 있다. 이 재료는, 예를 들면, 상술된 소자 전극용 재료로부터 적당하게 선택될 수 있다.
세부 사항이 이하 기술되겠지만, 입력 신호에 따라 X방향으로 배열된 표면 전도 전자 방출 소자(74)의 행을 스캐닝하기 위해 스캐닝 신호를 인가하기 위한 도시되지 않은 스캐닝 신호 인가 수단은 X방향 와이어(72)에 전기적으로 접속되는 한편, 입력 신호에 따라 Y방향으로 배열된 표면 전도 전자 방출 소자(74)의 각 열을 변조하기 위하여 변조 신호를 인가하기 위한 도시되지 않은 변조 신호 발생 수단은 Y방향 와이어(73)에 전기적으로 접속된다.
표면 전도 전자 방출 소자 각각에 인가된 구동 전압은 소자에 인가된 스캐닝 신호 및 변조 신호간의 전압차로서 공급된다.
도 12 및 도 13a, 13b를 참조하여 다음에 기술되는 것은 상술된 바와 같이 단순 매트릭스 구성의 전자원 기판을 사용하는 전자원, 및 표시 장치에 사용되는화상 형성 장치 등의 예이다. 도 12는 화상 형성 장치의 기본적인 구조를 도시하는 다이어그램이고 도 13a 및 도 13b는 형광막을 도시한다.
도 12에서, 도면 부호(71)는, 복수의 전자 방출 소자가 배열되는 전자원 기판을 나타내고, 도면 부호(81)는 전자원 기판(71)이 고정되는 배면판이고 도면 부호(86)는 형광막(84), 메탈백(85) 등이 유리 기판(83)의 내면 상에 형성되는 전면판을 가리킨다. 도면 부호(82)는 지지 프레임을 가리키고, 배면판(81), 지지 프레임(82), 및 전면판(86)은 프릿 글라스로 코팅되고 이를 밀봉하기 위해 10분 이상 대기 또는 질소 분위기에서 400 내지 500℃에서 베이킹되어 엔벨로프(88)를 구성한다.
도 12에서, 도면 부호(74)는 도 1a, 1b, 도 2a, 2b, 또는 도 3a, 3b에 도시된 표면 전도 전자 방출 소자에 대응하는 소자를 가리킨다. 도면 부호(72 및 73)는 표면 전도 전자 방출 소자의 소자 전극쌍에 접속된 X방향 와이어 및 Y방향 와이어를 가리킨다. 이들 소자 전극들에의 와이어가 소자 전극과 동일한 와이어 재료로 만들어지면, 이들 역시 몇몇 경우에서 소자 전극이라 한다.
엔벨로프(88)는, 상술된 바와 같이, 전면판(86), 지지 프레임(82), 배면판(81)으로 구성되지만, 배면판(81)이 기판(71)의 세기를 강화하기 위하여 주로 제공되기 때문에, 기판(71) 자체가 충분한 세기를 가진다면 별도의 배면판(81)은 생략될 수 있다. 이 경우에, 지지 프레임(82)은 기판(71)에 직접 본딩될 수 있으므로, 엔벨로프(88)는 전면판(86), 지지 프레임(82), 및 기판(71)으로 구성될 수 있다.
다른 예로서, 엔벨로프(88)는 또한 전면판(86) 및 배면판(81) 간의 스페이서라 하는 도시되지 않은 지지부를 장착함으로써 대기압에 대해 충분한 세기로 구성될 수 있다.
도 13a 및 도 13b는 형광막을 나타낸다. 형광막(84)은 단색인 경우 형광 재료만으로 구성된다. 컬러 형광막인 경우, 형광막은 형광 재료의 배열에 따라 형광 재료(92) 및 블랙 줄무늬라는 블랙 전도성 재료(91)(도 13a) 또는 블랙 매트릭스(도 13b)로 구성된다. 블랙 줄무늬 또는 블랙 매트릭스를 제공하는 목적은 컬러 표시인 경우 필요하게 되는 삼원색의 형광 재료(92) 사이의 부분을 차단함으로써 컬러 혼합 등이 방해되지 않도록 하고, 형광막(84)상의 주위광의 반사로 인한 콘트라스트의 감소를 억제하는 것이다. 블랙 전도성 재료(91)용 재료는 널리 공통적으로 사용되는 흑연의 주성분을 포함한 재료, 및 이에 한정되지 않고 투과 및 반사광이 거의 없는 임의의 전도성 재료로부터도 선택될 수 있다.
형광 재료를 유리 기판(83)에 인가하는 방법은 단색 또는 컬러 경우 모두에 있어서 침적 방법, 프린팅 등으로부터 선택된다.
메탈백(85)은 일반적으로 형광막(84)의 내면 상에 제공된다. 메탈백의 목적은 형광 재료로부터 방출된 광에서 내부로 이동하는 광의 거울 반사에 의해 휘도를 증가시키고, 전면판(86)을 따라 전자 빔 가속 전압을 인가하기 위한 전극으로서 메탈백을 사용하고 엔벨로프에서 발생되는 음 이온의 충돌로 인한 손상으로부터 형광 재료를 보호하는 것이다. 메탈백은, 형광막의 내면의 스무딩 공정(일반적으로 필르밍이라 함)을 실행한 다음, 진공 증착 등에 의해 Al를 피착함으로써 형광막의 생성 이후에 제조될 수 있다.
전면판(86)에는, 형광막(84)의 전기 전도 특성을 강화하기 위해 형광막(84)의 외면측상의 투명 전극(도시되지 않음)이 제공될 수 있다.
상술된 밀봉 공정을 실행하는 경우에 있어서, 충분한 위치 정렬은 전자 방출 소자를 각각의 컬러 형광 재료와 일치시키기 위해 컬러인 경우 필수적이다.
엔벨로프(88)는 도시되지 않은 배기관을 통해 약 1.3×10-5Pa의 진공도로 배기된 후 밀봉된다. 임의의 경우, 게터 공정은 또한 엔벨로프(88)의 밀봉 이후에 진공도를 유지하기 위해 실행된다. 이 게터 공정은, 엔벨로프(88)의 밀봉 실행 전후에 배기막을 형성하기 위해 저항성 가열 또는 고주파 가열과 같은 가열 방법에 의해 엔벨로프(88)내의 소정의 위치에 배치되는 게터(도시되지 않음)를 가열하는 공정이다. 게터는 일반적으로 Ba 등의 주성분을 함유하고, 예를 들면, 배기막의 흡수 작용에 의해 1.3×10-3내지 1.3×10-5의 진공도를 유지한다.
상술된 바와 같이 완성된 본 발명의 화상 표시 장치에서, 콘테이너 외부의 단자들, Dox1 내지 Doxm 및 Doy1 내지 Doyn을 통해 전압이 각각의 전자 방출 소자에 인가되어 소자가 전자를 방출하게 되고, 수 kV 이상의 고전압이 고전압 단자(87)를 통해 메탈백(85) 또는 투명 전극(도시되지 않음)에 인가되어 전자빔을 가속화시키고, 전자빔은 형광막(84)상에 안내되어 여기 및 그 휘도를 발생시켜 화상을 표시한다.
상술된 구조가 표시등에 사용되는 안정한 화상 형성 장치의 제조에 필요한개략적인 구조이며, 예를 들면, 각각의 부재용 재료와 같은 세부사항들이 상술된 내용에 한정될 필요 없이 화상 형성 장치의 적용에 적당하도록 적당하게 선택될 수 있다.
도 14를 참조하여 다음에 기술되는 것은 단순 매트릭스 구성의 전자원을 사용하여 구성되는 표시 패널 상에 NTSC 시스템의 TV 신호에 기초하여 텔레비전 표시를 수행하기 위한 구동 회로의 구조적인 예이다.
도 14는 NTSC 시스템의 TV 신호에 따라 표시를 실행하기 위한 구동 회로의 예를 도시하는 블록도이다. 도 14에서, 도면 부호(101)는 상술된 엔벨로프(88)에 대응하는 표시 패널을 나타내고, 도면 부호(102)는 스캐닝 신호 발생 회로이며, 도면 부호(103)는 타이밍 제어 회로이며, 도면 부호(104)는 시프트 레지스터를 나타낸다. 도면 부호(105)는 라인 메모리이고, 도면 부호(106)는 동기 신호 분리기이고 도면 부호(107)는 변조 신호 발생기이고, Vx 및 Va는 dc 전압이다.
표시 패널(101)은 단자 Dox1 내지 Doxm, 단자 Doy1 내지 Doyn, 및 고전압 단자(87)를 통해 외부 전기 회로에 접속된다. 단자 Dox1 내지 Doxm에 인가되는 것은 표시 패널(101), 즉 m행×n열의 매트릭스에서 (매 n개의 소자마다) 행 단위로 매트릭스-배선된 표면 전도 전자 방출 소자의 그룹에 제공된 전자원을 성공적으로 구동하기 위한 스캐닝 신호이다.
단자 Doy1 내지 Doyn에 인가되는 것은 스캐닝 신호에 의해 선택된 행내의 표면 전도 전자 방출 소자 각각으로부터 출력 전자빔을 제어하기 위한 변조 신호이다. dc 전압, 예를 들면, 10kV가 dc 전압 공급 Va에서 고전압 단자(87)에 공급되고, 이는 형광 재료의 여기를 위한 충분한 에너지를 전자 방출 소자로부터 방출된 전자빔에 제공하기 위한 가속 전압이다.
스캐닝 신호 발생 회로(102)에는 (도면에서 S1 내지 Sm으로 개략적으로 표시된) m개의 스위칭 소자가 내부에 제공된다. 각각의 스위칭 소자는 전압 공급 Vx의 출력 전압 또는 0V(접지 레벨)를 표시 패널(101)의 단자 Dox1 내지 Doxm에 전기적으로 접속되도록 선택한다. S1 내지 Sm의 각 스위칭 소자는 제어 회로(103)로부터 출력되는 제어 신호 Tscan에 기초하여 동작하고, 예를 들면, FET로서 이러한 스위칭 소자의 조합으로 구성될 수 있다.
본 실시예에서 dc 전압 공급 Vx는, 표면 전도 전자 방출 소자의 특성(전자 방출 임계 전압)에 기초하여 스캐닝되지 않은 소자에 인가된 구동 전압이 전자 방출 임계 전압 미만인 이러한 일정한 전압을 출력하도록 설정된다.
타이밍 제어 회로(103)는 외부로부터 공급되는 화상 신호에 기초하여 적절한 표시를 달성하기 위해 개별 부분의 동작을 일치시키는 기능을 갖는다. 타이밍 제어 회로(103)는 동기 신호 분리기(106)로부터 전송된 동기 신호 Tsync에 기초하여 Tscan, Tsft 및 Tmry의 각 제어 신호를 각 부분에 발생시킨다.
동기 신호 분리기(106)는 외부로부터 공급된 NTSC 방식의 TV 신호로부터 동기 신호 성분과 휘도 신호 성분을 분리하기 위한 회로이며, 통상의 주파수 분리기(필터) 회로를 사용하여 구성될 수 있다. 동기 신호 분리기(106)에 의해 분리된 동기 신호는 수직 동기 신호 및 수평 동기 신호로 구성되지만, 설명의 편의상 본 명세서에서는 Tsync 신호로 나타낸다. 상술된 TV 신호로부터 분리된 화상의 휘도 신호 성분은 편의상 DATA 신호로 표시된다. DATA 신호는 시프트 레지스터(104)로 입력된다.
시프트 레지스터(104)는 시간순으로 일렬로 입력된 상술된 DATA 신호의 화상의 각 라인에 대한 직렬/병렬 변환을 수행하기 위한 레지스터이며, 타이밍 제어 호로(103)로부터 송신된 제어 신호 Tsft에 기초하여 동작할 수 있다(이는, 제어 신호 Tsft가 시프트 레지스터(104)의 시프트 클럭이라 할 수 있다는 것을 의미함). (n개의 전자 방출 소자용 구동 데이터에 대응하는) 직렬/병렬 변환 후에 각 화상 라인의 데이터는 시프트 레지스터(104)로부터 n개의 병렬 신호, Id1 내지 Idn으로서 출력된다.
라인 메모리(105)는 필요한 기간 동안에 하나의 화상 라인의 데이터를 저장하기 위한 저장 장치이며, 타이밍 제어 회로(103)로부터 전송되는 제어 신호 Tmry에 따라 Id1 내지 Idn의 데이터를 적당하게 저장한다. 저장된 데이터는 Id'1 내지 Id'n으로서 변조 신호 발생기(107)에 출력된다.
변조 신호 발생기(107)는 화상 데이터 Id'1 내지 Id'n 각각에 따라 전자 방출 소자 각각의 구동을 적당하게 변조하기 위한 신호원이고 그로부터의 출력 신호는 단자 Doy1 내지 Doyn을 통해 표시 패널(101)내의 표면 전도 전자 방출 소자에 인가된다.
상술된 바와 같이, 본 발명이 적용될 수 있는 전자 방출 소자는 방출 전류(Ie)에 관한 다음의 기본적인 특성을 갖는다. 상세하게는, 전자 방출을 위한 정의된 임계 전압(Vth)이 있으므로, 전자 방출은 Vth 이상의 전압 인가시에만 발생한다. 전자 방출 임계 전압 이상의 전압에 따라, 방출 전류는 또한 소자에 인가된 전압의 변화에 따라 변한다. 전압의 펄스가 본 소자에 인가될 때, 전자 방출 임계 전압 미만의 전압 인가로 전자 방출이 발생하지 않지만, 전자빔은, 예를 들면, 전자 방출 임계치 이상의 전압 인가로 출력된다는 것을 상기 사실로부터 알 수 있다. 그 경우에 있어서, 출력 전자빔의 세기는 펄스의 피크치 Vm을 변경함으로써 제어될 수 있다. 또한, 펄스의 폭 Pw를 변경함으로써 출력 전자빔의 총 전하량을 제어할 수 있다. 따라서, 전압 변조 방법, 펄스 폭 변조 방법 등은 입력 신호에 따라 전자 방출 소자를 변조하는 방법으로서 이용될 수 있다.
전압 변조 방법을 실행하기 위하여, 변조 신호 발생기(107)는 일정한 길이의 전압 펄스를 발생시키고 입력 데이터에 따라 펄스의 피크치를 적당하게 변조하는 전압 변조 방법의 회로일 수 있다.
펄스 폭 변조 방법을 실행하기 위하여, 변조 신호 발생기(107)는 일정한 피크치의 전압 펄스를 발생시키고 입력 데이터에 따라 전압 펄스의 폭을 적당하게 변조하는 펄스 폭 변조 방법의 회로일 수 있다.
시프트 레지스터(104) 및 라인 메모리(105)는 디지털 신호형 또는 아날로그 신호형으로 구성될 수 있다. 주목할 것은, 화상 신호의 직렬/병렬 변환 및 저장이 소정의 비율로 실행되어야 한다는 것이다.
디지털 신호형을 사용하는 경우, 동기 신호 분리기(106)의 출력 신호 DATA는 디지털화될 필요가 있다. 이를 위하여, 동기 신호 분리기(106)의 출력부에는 A/D 변환기가 제공된다. 이와 관련하여, 변조 신호 발생기(107)에 사용되는 회로는,라인 메모리(105)의 출력 신호가 디지털 신호 또는 아날로그 신호인지에 따라 다소 다를 것이다. 디지털 신호를 사용하는 전압 변조 방법인 경우, 변조 신호 발생기(107)는, 예를 들면, D/A 변환기이고 증폭기는 필요하다면 추가된다. 펄스 폭 변조 방법인 경우, 변조 신호 발생기(107)는, 예를 들면, 고속 발진기, 발진기로부터 출력되는 파형을 계수하기 위한 카운터, 및 카운터의 출력값을 메모리의 출력값과 비교하기 위한 비교기로 구성된 회로이다. 이 회로에는 필요시 비교기로부터 펄스폭으로 변조된 변조 신호의 전압을 전자 방출 소자의 구동 전압으로 증폭시키기 위한 증폭기가 역시 제공될 수 있다.
아날로그 신호를 사용하는 전압 변조 방법인 경우, 변조 신호 발생기(107)는 예를 들면, 연산 증폭기를 사용하는 증폭 회로일 수 있고 또한 필요시 레벨 시프트 회로를 제공받을 수 있다. 펄스 폭 변조 방법인 경우, 전압-제어 발진기(VCO)는, 예를 들면, 사용될 수 있고 또한 필요시 전자 방출 소자의 구동 전압에 전압을 인가하기 위한 증폭기를 제공받을 수 있다.
본 발명이 적용될 수 있고 상술된 바와 같이 구성될 수 있는 화상 형성 장치에서, 전자 방출은, 콘테이너 외부에 있는 단자 Dox1 내지 Doxm, Doy1 내지 Doyn을 통해 각각의 전자 방출 소자에 인가될 때 발생한다. 전자빔은 고전압 단자(87)를 통해 고전압이 메탈백(85) 또는 투명 전극(도시되지 않음)에 인가함으로써 가속화된다. 이와 같이 가속된 전자들은 형광막(84)과 충돌하여 휘도를 발생시켜 화상을 형성한다.
상술한 화상 형성 장치의 구조는 본 발명이 적용될 수 있는 화상 형성 장치의 일례일 뿐이며, 이것은 본 발명의 기술적 사상에 기초하는 다양한 수정을 포함할 수 있다. NTSC 시스템이 입력 신호에 대하여 예시되었지만, 입력 신호는 PAL 시스템, SECAM 시스템 등일 수 있으며, TV 신호의 시스템은 NTSC 시스템에 국한됨이 없이 더 많은 주사선을 포함할 수 있다(예를 들어, 고해상도 TV 시스템 중 하나는 MUSE 시스템을 포함한다).
본 발명의 화상 형성 장치는 텔레비전 방송 시스템용 표시 장치, 텔레비전 화상 회의 시스템, 컴퓨터 등에 대한 표시 장치에 적용될 수 있으며, 광학 프린터로서의 화상 형성 장치는 감광성 드럼 등을 사용하여 구성된다.
실시예
이하에서 본 발명을 실시예에 따라서 자세히 설명한다.
[제1 실시예]
본 발명에서의 전자 방출 소자의 기본 구조는 도 1a 및 1b의 전개도 및 단면도와 도 2a 및 2b의 확대 전개도 및 단면도에 도시된 바와 동일하다.
본 발명에서의 표면 전도형 전자 방출 소자의 제조 방법은 도 5a 내지 5c 및 7a 내지 7d에 도시된 것과 기본적으로 동일하다. 본 실시예에 따른 소자의 기본 구조 및 제조 방법을 도 1a, 1b, 2a, 2b, 5a 내지 5c, 및 7a 내지 7d를 참조하여 설명한다.
이하에서는, 도 1a, 1b, 2a, 2b, 5a 내지 5c, 및 7a 내지 7d를 순서대로 참조하여 제조 방법을 설명한다.
(단계-a)
우선, 포토레지스트(히다찌 카세이사 제조 RD-2000N-41)가 소자 전극들(2, 3) 및 클리닝된 후 석영 기판(1) 상에서 소자 전극들간의 원하는 갭 L이 되도록 기대하는 패턴으로 형성된 후, Ti 및 Pt가 전자빔 증착에 의해 각각 5㎚ 및 30㎚ 의 두께로 피착된다. 다음으로, 포토레지스트 패턴이 유기 용매에 의해 용해되고, Pt/Ti 피착막들이 리프트오프되어 3㎛의 소자 전극 갭(L) 및 500㎛의 소자 전극 폭 (W)을 갖는 소자 전극들(2, 3)을 형성한다.
(단계-b)
Cr막이 진공 증착에 의해 두께 100㎚로 피착되고, 후술할 전도막의 형태에 대응하는 개구를 형성하도록 패터닝된다. 유기 팔라듐 합성 용액(오꾸노 세이야꾸사 제조 ccp4230)이 스피너에 의한 스핀 코팅에 의해 이 막 상에 적용되고, 이것은 12분 동안 300℃로 베이킹된다. 이와 같이 만들어진 산화 팔라듐을 주성분으로 하는 전도막(4)은 두께가 10㎚ 이고, 면저항 Rs가 2×104Ω/□ 이다.
(단계-c)
베이킹 이후의 Cr막 및 전도막(4)은 에칭산으로 에칭되어, 폭 W'가 300㎛ 이며, 기대하는 패턴으로 전도막(4)을 형성한다(도 5b).
상술한 단계들에 따라서, 소자 전극들(2, 3) 및 전도막(4)이 기판(1) 상에 형성된다.
비교예 1 및 2의 소자들도 역시 동일한 단계들에 의해 제조되었다.
(단계-d)
다음으로, 상기 소자가 도 4의 측정-평가 시스템에 세팅되고, 그 내부는 진공 펌프에 의해 진공화된다. 압력이 1×10-6Pa의 진공 레벨에 도달한 후, 소자 전압(Vf)을 소자에 인가하기 위하여 전원(41)으로부터 장치의 소자 전극들(2, 3) 사이에 전압이 걸려서, 포밍 처리를 수행한다. 이러한 동작은 전도막(4) 내의 제2 갭(7)을 형성하여, 그것을 전도막들(4a, 4b)로 분리한다(도 5c 또는 도 7a). 포밍 처리 시에 전압 파형은 도 6b에 도시된 것과 같다.
도 6b에서, T1 및 T2는 전압 파형의 펄스 폭 및 펄스 간격을 표시한다. 본 실시예에서, 포밍 처리는 T1이 1msec, T2는 16.7msec인 조건하에서 실행되었으며, 삼각파의 피크치는 스텝마다 0.1V 씩 증가된다. 포밍 처리동안, 0.1V 전압에서 저항 측정 펄스가 형성용 펄스들 사이에 삽입되어 저항이 측정된다. 저항 측정 펄스에 의한 측정치가 적어도 대략 1㏁ 이 되는 때에 포밍 처리가 종료되는 것으로 판단되고, 이와 동시에 소자로의 전압의 인가는 종료된다.
(단계-e)
다음으로, 활성화 단계를 수행하기 위해, 톨루니트라일이 저속 리크 밸브를 통해 진공 챔버 내로 유입되고, 1.3×10-4Pa의 압력이 유지된다. 다음으로, T1이 1㎳, T2는 16.7㎳이며, 최대 전압은 ±15V인 조건하에, 도 8a에 도시된 파형의 전압을 소자 전극들(2, 3)을 통해 소자로 인가함으로써 포밍 처리 후의 활성화 공정이 소자에 수행된다(도 7a 내지 7d). 이 때, 소자 전극(3)으로 인가된 전압은 양이며, 소자 전류(If)는 소자 전극(3)에서 소자 전극(2)으로 흐르는 방향을 기준으로 양이다. 소자 전류가 도 9의 영역 II에 놓인지 대략 60분 후에, 통전이 중지되고, 저속 리크 밸브가 닫혀져서, 활성화 공정이 종료된다.
반면에, 후술하는 조건하의 활성화 공정은 본 실시예의 소자에서와 동일한 포밍 처리가 수행된 비교예 1 및 2의 소자에 대해 행해진다.
비교예 1의 소자: 본 실시예의 소자의 경우와는 유입된 톨루니트라일의 부분 압력이 1.3×10-2Pa 인 점이 다름.
비교예 2의 소자: 본 실시예의 소자의 경우와는 유입된 톨루니트라일의 부분 압력이 1.3×10-6Pa 인 점이 다름.
(단계-f)
이 후, 안정화 단계가 수행된다. 진공 챔버 및 전자 방출 소자는 히터에 의해 가열되고, 진공 챔버 내부의 진공은 대략 250℃ 정도의 온도에서 유지되도록 수행된다. 히터에 의한 가열은 20 시간 이후에 정지되고, 온도는 상온으로 저하된다. 이 때, 진공 챔버 내부의 압력은 대략 1×10-8Pa이 된다.
다음으로, 전자 방출 특성이 측정된다.
애노드 전극(44)과 전자 방출 소자간의 거리 H는 4㎜로 설정되고, 1㎸의 전압이 고전압원(43)으로부터 애노드 전극(44)으로 인가된다. 이 상태에서, 피크치가 15V인 직사각형 펄스 전압이 전원(41)을 사용하여 소자 전극들(2, 3) 사이에 인가되고, 소자 전류(If) 및 방출 전류(Ie)가 본 실시예의 소자들 및 비교예들의 소자들 각각에 대하여 전류계(40 및 42)를 사용하여 측정된다.
본 실시예의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.0㎃, 방출전류(Ie)=17.5㎂, 및 전자 방출 효율 η(=Ie/If)=0.25%. 비교예 1의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.0㎃, 방출 전류(Ie)=5.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.07%. 비교예 2의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=2.0㎃, 방출 전류(Ie)=4.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.20%.
이러한 결과는 본 실시예의 소자가 비교예들의 소자에 비해 더 큰 방출 전류(Ie) 및 전자 방출 효율 η를 갖는다는 것을 나타낸다.
상술한 단계들을 통해 제조된 본 실시예의 소자와 비교예들의 소자들은 AFM(Atomic Force Microscope) 및 TEM(Transmission Electron Microscope)으로 관찰된다.
우선, 소자들의 전자 방출 영역(5)을 포함하는 평면의 형태가 AFM으로 관찰된다. 본 실시예의 소자의 형태는 도 2a에 도시된 평면의 형태와 동일하다. 즉, 퇴적물(21a, 21b)이 전도막(4)에 형성된 갭(7) 양측들에서 관찰된다. AFM에 의해 관찰된 높이에 대한 정보로부터, 퇴적물의 최상부 높이는 전도막들(4a, 4b)의 표면으로부터 대략 80㎚ 이며, 그 높이에서의 퇴적물은 대략 50㎚의 폭을 갖는 벨트 형태를 갖는다. 반면에, 퇴적물이 비교예 1의 소자에서와 역시 동일하게 관찰되지만, 그 퇴적물의 높이는 거의 균일하며, 본 실시예의 소자에서 관찰된 벨트 형태는 관찰되지 않는다. 비교예 2의 소자가 관찰될 때, 퇴적물이 있는 위치 및 없는 위치가 전도막에 형성된 제2 갭(7)의 양측 상에 산재된다.
다음으로, 각 소자의 퇴적물을 포함하는 단면이 TEM을 사용하여 관찰된다.
본 실시예의 소자의 제1 갭(8) 부근의 퇴적물들은 도 2b에 도시된 형태와 동일한 형태이며, 퇴적물(21a, 21b)에 대응하는 부분의 높이는 대략 80㎚이다. 퇴적물(21a)은 전도막(4a)을 통해 도 1a 및 1b의 소자 전극(2)에 접속되고, 퇴적물(21b)은 전도막(4b)을 통해 도 1a 및 1b의 소자 전극(3)에 접속된다. 또한, 퇴적물(21a, 21b)은 전도막(4a, 4b) 상에 형성되며, 그 높이가 대략 20㎚이다. 두께 D에 대응하는 부분의 두께가 더 측정되는데, 그 두께는 대략 25㎚이다. 제1 갭(8)의 가장 좁은 부분은 기판의 표면 위 및 전도막의 표면 위에 있는데, 이 갭(도 2b에서 A와 B 사이의 간격)은 대략 3㎚이다.
기판 저하부(함몰부)의 깊이는 대략 30㎚이며, 공동은 그 중심부에서 관찰된다.
비교예 1의 소자에서, 전도막에 형성된 제2 갭(7) 전체를 덮는 두꺼운 퇴적물과 도 2b에 도시된 형태는 관찰되지 않는다.
또한, 비교예 2의 소자에서, 퇴적물의 퇴적량이 적기 때문에, 그 정확한 형태가 묘사될 수는 없다.
마지막으로, 본 실시예의 소자의 전도막에 형성된 갭(7) 부근의 퇴적물에 대하여 EPMA(Electron Probe Microanalysis), XPS(X-ray Photoelectron Spectroscopy) 및 AES(Auger Electron Spectroscopy)에 의한 소자 분석을 행하는데, 이것은 퇴적물이 주성분으로 탄소를 포함하는 탄소막들임을 분명히 한다.
본 실시예의 소자에서, 퇴적된 퇴적물(21a, 21b)은 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 기판 저하부(22)가 공동을 갖는다는 것이 이들 관찰 결과로부터 분명해지며, 이 소자는 도 2b에 도시된 것과 동일한 형태를 갖는다. 그러므로, 큰 방출 전류(Ie)와 큰 방출 효율 η를 갖는 양호한 전자 방출이 달성된다. 또한, 제1 실시예 및 비교예 1, 2의 소자들은 동일한 시간동안 구동되며, 비교예들의 소자들은 본 실시예의 소자보다 전자 방출 특성이 더 빨리 저하되고, 비교예의 소자의 부분이 방전에 기인해 소자 특성의 더 빠른 저하 가능성을 나타내고, 본 실시예의 소자가 보다 적은 저하를 갖는 안정성을 갖는다는 것을 알 수 있다.
[제2 실시예]
본 실시예에서, 제1 실시예와 동일한 단계들이 단계-d까지 실행된다. 기판(1)은 소다라임 글라스를 SiO2로 코팅하여 얻어진 기판이다.
(단계-e)
다음으로, 활성화 공정을 수행하기 위해, 아클릴로니트라일이 저속 리크 밸브를 통해 진공 챔버 내로 유입되고, 1.3×10-2Pa의 압력이 유지된다. 다음으로, T1이 1㎳, T2는 10㎳이며, 최대 전압은 ±15V인 조건하에, 도 8a에 도시된 파형의 전압을 소자 전극들(2, 3)을 통해 소자로 인가함으로써 포밍 처리 후의 활성화 공정이 소자에 수행된다. 이 때, 소자 전극(3)으로 인가된 전압은 양이며, 소자 전류(If)는 소자 전극(3)에서 소자 전극(2)으로 흐르는 방향을 기준으로 양이다. 소자 전류가 도 9의 영역 II에 놓인지 대략 60분 후에, 통전이 중지되고, 저속 리크 밸브가 닫혀져서, 활성화 공정이 종료된다.
반면에, 후술하는 조건하의 활성화 공정은 본 실시예의 소자에서와 동일한 포밍 처리가 수행된 비교예 3 및 4의 소자에 대해 행해진다.
비교예 3의 소자: 본 실시예의 소자의 경우와는 유입된 아크릴로니트라일의 부분 압력이 1.3Pa 인 점이 다름.
비교예 4의 소자: 본 실시예의 소자의 경우와는 유입된 아크릴로니트라일의 부분 압력이 1.3×10-4Pa 인 점이 다름.
(단계-f)
이 후, 안정화 단계가 수행된다. 진공 챔버 및 전자 방출 소자는 히터에 의해 가열되고, 진공 챔버 내부의 진공은 대략 250℃ 정도의 온도에서 유지되도록 수행된다. 히터에 의한 가열은 20 시간 이후에 정지되고, 온도는 상온으로 저하된다. 이 때, 진공 챔버 내부의 압력은 대략 1×10-8Pa이 된다.
다음으로, 전자 방출 특성이 측정된다.
애노드 전극(44)과 전자 방출 소자간의 거리 H는 4㎜로 설정되고, 1㎸의 전압이 고전압원(43)으로부터 애노드 전극(44)으로 인가된다. 이 상태에서, 피크치가 15V인 직사각형 펄스 전압이 전원(41)을 사용하여 소자 전극들(2, 3) 사이에 인가되고, 소자 전류(If) 및 방출 전류(Ie)가 본 실시예의 소자들 및 비교예들의 소자들 각각에 대하여 전류계(40 및 42)를 사용하여 측정된다.
본 실시예의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=5.5㎃, 방출 전류(Ie)=14.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.24%. 비교예 3의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.5㎃, 방출 전류(Ie)=5.5㎂, 및 전자 방출효율 η(=Ie/If)=0.07%. 비교예 4의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=4.0㎃, 방출 전류(Ie)=10.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.25%.
이러한 결과는 본 실시예의 소자가 비교예들의 소자에 비해 더 큰 방출 전류(Ie) 및 전자 방출 효율 η를 갖는다는 것을 나타낸다.
상술한 단계들을 통해 제조된 본 실시예의 소자와 비교예들의 소자들은 제1 실시예와 동일한 방식으로 AFM(Atomic Force Microscope) 및 TEM(Transmission Electron Microscope)에 의해 관찰된다. 본 실시예의 소자의 형태는 도 2a 및 2b에 도시된 형태와 동일한 퇴적물(21a, 21b)을 갖는다. 본 실시예의 소자에서, 도 2b에서의 퇴적물들(21a, 21b)에 대응하는 부분의 높이는 대략 60㎚ 이다. 또한, 두께 D에 대응하는 부분의 두께가 측정되는데, 대략 20㎚이다. 기판 저하부(함몰부)의 깊이는 대략 40㎚이며, 공동은 그 중심부에서 관찰된다. 제1 갭(8)의 가장 좁은 부분은 기판의 표면 위 및 전도막의 표면 위에 있는데, 이 갭(도 2b에서 A와 B 사이의 거리)은 대략 4㎚이다.
마지막으로, 본 실시예의 소자의 전도막에 형성된 갭 부근의 퇴적물에 대하여 EPMA, XPS 및 AES에 의한 소자 분석을 행하는데, 이것은 퇴적물이 주성분으로 탄소를 포함하는 탄소막들임을 분명히 한다.
본 실시예의 소자에서, 퇴적물(21a, 21b)은 또한 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 소자는 도 2b에 도시된 것과 동일한 형태를 갖는다는 것이 이들 관찰 결과로부터 분명하다. 그러므로, 큰 방출 전류(Ie)와 큰 방출 효율 η를 갖는 양호한 전자 방출이 달성된다. 또한, 비교예 2 및 비교예 3, 4의 소자들은 동일한 시간동안 구동되며, 비교예들의 소자들은 본 실시예의 소자보다 전자 방출 특성이 더 빨리 저하되고, 방전에 기인할 수 있는 현상이 비교예의 소자에서 관찰되고, 본 실시예의 소자가 보다 안정한 특성을 갖는다는 점을 알 수 있다.
[제3 실시예]
본 실시예에 따른 전자 방출 소자의 기본 구조는 도 1a 및 1b의 전개도 및 단면도와 도 3a 및 3b의 확대 전개도 및 단면도에 도시된 바와 동일하다.
본 실시예에서, 제1 실시예와 동일한 단계들이 단계-d까지 수행된다.
(단계-e)
다음으로, 활성화 단계를 수행하기 위해, 톨루니트라일이 저속 리크 밸브를 통해 진공 챔버 내로 유입되고, 1.3×10-4Pa의 압력이 유지된다. 다음으로, T1이 2㎳, T1′는 2㎳, T2는 10㎳이고, 최대 전압은 ±15V인 조건하에, 도 8b에 도시된 파형의 전압을 소자 전극들(2, 3)을 통해 소자로 인가함으로써 포밍 처리 후의 활성화 공정이 소자에 수행된다. 이 때, 소자 전극(3)으로 인가된 전압은 양이며, 소자 전류(If)는 소자 전극(3)에서 소자 전극(2)으로 흐르는 방향을 기준으로 양이다. 소자 전류가 도 9의 영역 II에 놓인지 대략 30분 후에, 통전이 중지되고, 저속 리크 밸브가 닫혀져서, 활성화 공정이 종료된다.
반면에, 후술하는 조건하의 활성화 공정은 본 실시예의 소자에서와 동일한 포밍 처리가 수행된 비교예 5, 6의 소자에 대해 행해진다.
비교예 5의 소자: 본 실시예의 소자의 경우와는 유입된 톨루니트라일의 부분압력이 1.3×10-2Pa 인 점이 다름.
비교예 4의 소자: 본 실시예의 소자의 경우와는 유입된 톨루니트라일의 부분 압력이 1.3×10-6Pa 인 점이 다름.
(단계-f)
이 후, 안정화 단계가 수행된다. 진공 챔버 및 전자 방출 소자는 히터에 의해 가열되고, 진공 챔버 내부의 진공은 대략 250℃ 정도의 온도에서 유지되도록 수행된다. 히터에 의한 가열은 20 시간 이후에 정지되고, 온도는 상온으로 저하된다. 이 때, 진공 챔버 내부의 압력은 대략 1×10-8Pa이 된다.
다음으로, 전자 방출 특성이 측정된다.
애노드 전극(44)과 전자 방출 소자간의 거리 H는 4㎜로 설정되고, 1㎸의 전압이 고전압원(43)으로부터 애노드 전극(44)으로 인가된다. 이 상태에서, 피크치가 15V인 직사각형 펄스 전압이 전원(41)을 사용하여 소자 전극들(2, 3) 사이에 인가되고, 소자 전류(If) 및 방출 전류(Ie)가 본 실시예의 소자들 및 비교예들의 소자들 각각에 대하여 전류계(40 및 42)를 사용하여 측정된다.
본 실시예의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.0㎃, 방출 전류(Ie)=18.5㎂, 및 전자 방출 효율 η(=Ie/If)=0.26%. 비교예 5의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.0㎃, 방출 전류(Ie)=5.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.07%. 비교예 6의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=2.0㎃, 방출 전류(Ie)=4.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.20%.
이러한 결과는 본 실시예의 소자가 비교예들의 소자에 비해 더 큰 방출 전류(Ie) 및 전자 방출 효율 η를 갖는다는 것을 나타낸다.
상술한 단계들을 통해 제조된 본 실시예의 소자와 비교예들의 소자들은 제1 실시예와 동일한 방식으로 AFM 및 TEM에 의해 관찰된다.
우선, 소자들의 전자 방출 영역(5)을 포함하는 평면의 형태가 AFM으로 관찰된다. 본 실시예의 소자의 형태는 도 3a에 도시된 평면의 형태와 동일하다. 즉, 퇴적물(21a, 21b)이 전도막(4)에 형성된 갭(7)의 양측들에서 관찰된다. AFM에 의해 관찰된 높이에 대한 정보로부터, 퇴적물의 최상부 높이는 전도막들의 표면으로부터 대략 50㎚ 이며, 그 높이에서의 퇴적물은 대략 50㎚의 폭을 갖는 벨트 형태를 갖는다. 반면에, 퇴적물이 비교예 5의 소자에서와 역시 동일하게 관찰되지만, 그 퇴적물의 높이는 거의 균일하며, 본 실시예의 소자에서 관찰된 벨트 형태는 관찰되지 않는다. 비교예 6의 소자가 관찰될 때, 퇴적물이 있는 위치 및 없는 위치가 전도막에 형성된 제2 갭의 양측 상에 산재된다.
다음으로, 각 소자의 퇴적물들을 포함하는 단면이 TEM을 사용하여 관찰된다.
이 결과에 따르면, 본 실시예의 소자의 제1 갭(8) 부근의 퇴적물들은 도 3b에 도시된 형태와 동일한 형태이며, 퇴적물(21a)에 대응하는 부분의 높이는 대략 30㎚이다. 퇴적물(21a)은 전도막(4a)을 통해 도 1a 및 1b의 소자 전극(2)에 접속되고, 퇴적물(21b)은 전도막(4b)을 통해 도 1a 및 1b의 소자 전극(3)에 접속된다. 두께 D에 대응하는 부분의 두께가 더 측정되는데, 그 두께는 대략 25㎚이다. 제1 갭(8)의 가장 좁은 부분은 기판의 표면 위 및 전도막의 표면 위에 있는데, 이 갭(도 2b에서 A와 B 사이의 간격)은 대략 3㎚이다.
기판 저하부(함몰부)의 깊이는 대략 30㎚이며, 공동은 그 중심부에서 관찰된다.
반면에, 비교예 5의 소자에서, 전도막에 형성된 갭부 전체를 덮는 두꺼운 퇴적물과 도 3b에 도시된 형태는 관찰되지 않는다.
또한, 비교예 6의 소자에서, 퇴적물의 퇴적량이 적기 때문에, 그 정확한 형태가 묘사될 수는 없다.
마지막으로, 본 실시예의 소자의 전도막에 형성된 갭 부근의 퇴적물에 대하여 EPMA, XPS 및 AES에 의한 소자 분석을 행하는데, 이것은 퇴적물이 주성분으로 탄소를 포함하는 탄소막들임을 분명히 한다.
본 실시예의 소자에서, 퇴적된 퇴적물(21a, 21b)은 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 기판 저하부(22)가 공동을 갖는다는 것이 이들 관찰 결과로부터 분명해지며, 이 소자는 도 3b에 도시된 것과 동일한 형태를 갖는다. 그러므로, 큰 방출 전류(Ie)와 큰 방출 효율 η를 갖는 양호한 전자 방출이 달성된다. 또한, 제3 실시예 및 비교예 5, 6의 소자들은 동일한 시간동안 구동되며, 비교예들의 소자들은 본 실시예의 소자보다 전자 방출 특성이 더 빨리 저하되고, 비교예의 소자의 부분이 방전에 기인해 소자 특성의 더 빠른 저하 가능성을 나타내고, 본 실시예의 소자가 보다 적은 저하를 갖는 안정성을 갖는다는 것을 알 수 있다.
[제4 실시예]
본 실시예에서, 제1 실시예와 동일한 단계들이 단계-d까지 수행된다.
(단계-e)
다음으로, 활성화 단계를 수행하기 위해, 아크릴로니트라일이 저속 리크 밸브를 통해 진공 챔버 내로 유입되고, 1.3×10-2Pa의 압력이 유지된다. 다음으로, T1이 1㎳, T1′는 0.5㎳, T2는 10㎳이고, 최대 전압은 ±14V인 조건하에, 도 8b에 도시된 파형의 전압을 소자 전극들(2, 3)을 통해 소자로 인가함으로써 포밍 처리 후의 활성화 공정이 소자에 수행된다. 이 때, 소자 전극(3)으로 인가된 전압은 양이며, 소자 전류(If)는 소자 전극(3)에서 소자 전극(2)으로 흐르는 방향을 기준으로 양이다. 소자 전류가 도 9의 영역 II에 놓인지 대략 30분 후에, 통전이 중지되고, 저속 리크 밸브가 닫혀져서, 활성화 공정이 종료된다.
반면에, 후술하는 조건하의 활성화 공정은 본 실시예의 소자에서와 동일한 포밍 처리가 수행된 비교예 7, 8의 소자에 대해 행해진다.
비교예 7의 소자: 본 실시예의 소자의 경우와는 유입된 아크릴로니트라일의 부분 압력이 1.3Pa 인 점이 다름.
비교예 8의 소자: 본 실시예의 소자의 경우와는 유입된 아크릴로니트라일의 부분 압력이 1.3×10-4Pa 인 점이 다름.
(단계-f)
이 후, 안정화 단계가 수행된다. 진공 챔버 및 전자 방출 소자는 히터에 의해 가열되고, 진공 챔버 내부의 진공은 대략 250℃ 정도의 온도에서 유지되도록 수행된다. 히터에 의한 가열은 20 시간 이후에 정지되고, 온도는 상온으로 저하된다. 이 때, 진공 챔버 내부의 압력은 대략 1×10-8Pa이 된다.
다음으로, 전자 방출 특성이 측정된다.
애노드 전극(44)과 전자 방출 소자간의 거리 H는 4㎜로 설정되고, 1㎸의 전압이 고전압원(43)으로부터 애노드 전극(44)으로 인가된다. 이 상태에서, 피크치가 15V인 직사각형 펄스 전압이 전원(41)을 사용하여 소자 전극들(2, 3) 사이에 인가되고, 소자 전류(If) 및 방출 전류(Ie)가 본 실시예의 소자들 및 비교예들의 소자들 각각에 대하여 전류계(40 및 42)를 사용하여 측정된다.
본 실시예의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=5.5㎃, 방출 전류(Ie)=15.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.27%. 비교예 7의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.5㎃, 방출 전류(Ie)=5.5㎂, 및 전자 방출 효율 η(=Ie/If)=0.07%. 비교예 8의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=4.0㎃, 방출 전류(Ie)=10.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.25%.
이러한 결과는 본 실시예의 소자가 비교예들의 소자에 비해 더 큰 방출 전류(Ie) 및 전자 방출 효율 η를 갖는다는 것을 나타낸다.
상술한 단계들을 통해 제조된 본 실시예의 소자와 비교예들의 소자들은 제1 실시예와 동일한 방식으로 AFM 및 TEM에 의해 관찰된다.
본 실시예의 소자의 형태는 도 3a 및 3b에 도시된 형태와 동일한 퇴적물(21a, 21b)을 갖는다. 본 실시예의 소자에서, 도 3b에서의 퇴적물(21a)에 대응하는 부분의 높이는 대략 20㎚ 이고, 퇴적물(21b)에 대응하는 부분의 높이는대략 40㎚ 이다. 또한, 두께 D에 대응하는 부분의 두께가 측정되는데, 대략 20㎚이다. 기판 저하부(함몰부)의 깊이는 대략 40㎚이며, 공동이 그 중심부에서 관찰된다. 제1 갭(8)의 가장 좁은 부분은 기판의 표면 위 및 전도막의 표면 위에 있는데, 이 갭(도 2b에서 A와 B 사이의 거리)은 대략 4㎚이다.
마지막으로, 본 실시예의 소자의 전도막에 형성된 갭 부근의 퇴적물에 대하여 EPMA, XPS 및 AES에 의한 소자 분석을 행하는데, 이것은 퇴적물이 주성분으로 탄소를 포함하는 탄소막들임을 분명히 한다.
본 실시예의 소자에서, 퇴적물(21a, 21b)은 또한 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 소자는 도 3b에 도시된 것과 동일한 형태를 갖는다는 것은 이들 관찰 결과로부터 분명하다. 그러므로, 큰 방출 전류(Ie)와 큰 방출 효율 η를 갖는 양호한 전자 방출이 달성된다. 또한, 실시예 4 및 비교예 7, 8의 소자들은 동일한 시간동안 구동되며, 비교예들의 소자들은 본 실시예의 소자보다 전자 방출 특성이 더 빨리 저하되고, 방전에 기인할 수 있는 현상이 비교예의 소자에서 관찰되고, 본 실시예의 소자가 보다 안정한 특성을 갖는다는 점을 알 수 있다.
[제5 실시예]
본 실시예에서, 제3 실시예와 동일한 단계들이 수행되는데, 다른 점은 도 15에 도시된 인가 전압의 파형이 단계 f의 활성화 공정에 사용된다는 점이다.
그 결과, 퇴적물(21a, 21b)은 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 소자는 도 3b에 도시된 것과 동일한 형태를 갖게 되며, 큰 방출 전류(Ie)와 큰 방출 효율 η를 갖는 양호한 전자 방출이 제3 실시예에서와 같이 달성된다.
[제6 실시예]
본 실시예에서, 제3 실시예와 동일한 단계들이 수행되는데, 다른 점은 도 16에 도시된 인가 전압의 파형이 20분 동안 인가된 후, 도 16b에 도시된 인가 전압의 파형이 단계 f의 활성화 공정에서 10분 동안 인가된다는 점이다.
그 결과, 퇴적물(21a, 21b)은 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 소자는 도 3b에 도시된 것과 동일한 형태를 갖게 되며, 큰 방출 전류(Ie)와 큰 방출 효율 η를 갖는 양호한 전자 방출이 제3 실시예에서와 같이 달성된다.
[제7 실시예]
본 실시예는 복수의 표면 전도형 전자 방출 소자가 단순 매트릭스 형태로 배열되는 전자원을 구비한 화상 형성 장치에 대한 것이다.
전자원 기판의 전개도가 도 17에 도시된다. 도 17의 파선 18-18에 따른 단면도가 도 18에 도시된다. 도 17 및 18에서, 동일한 기호는 동일한 소자를 표시한다. 도면 부호 71은 기판이며, 72는 도 11의 Dxm에 대응하는 X방향 와이어(소위, 하부 와이어), 73은 도 11의 Dyn에 대응하는 Y방향 와이어(소위, 상부 와이어)이고, 2와 3은 소자 전극, 4는 전도막, 171은 층간 절연층, 그리고 172는 소자 전극(2)과 하부 와이어(72)간의 전기적 접속을 위한 컨택홀이다.
도 19a 내지 19d 및 도 20a 내지 20d를 참조하여 제조 방법을 공정순으로 설명한다.
(단계-a)
두께가 0.5㎛인 실리콘 산화막이 클리닝 한 후 소다라임 글라스 상에 스퍼터링에 의해 피착된 기판(71) 상에, Cr 및 Au가 각각 5㎚ 및 0.6㎚ 두께로 연속해서 진공 증착에 의해 피착된 후, 포토레지스트(Heochst사 제조 AZ1370)가 스피너에 의한 스핀 코팅에 의해 적용된다. 다음으로, 포토레지스트는 베이킹되며, 포토마스크 이미지가 노출되고 현상되어 하부 와이어(72)의 레지스트 패턴을 형성한다. 다음으로, Au/Cr 피착막이 습식 에칭되어 기대하는 형상의 하부 와이어(72)를 형성한다(도 19a).
(단계-b)
다음으로, 실리콘 산화막의 층간 절연층(171)이 RF 스퍼터링에 의해 두께 1.0㎛로 피착된다(도 19b).
(단계-c)
컨택홀(172) 형성용 포토레지스트 패턴이 단계-b에서 피착되어진 층간 절연층 상에 만들어진다. 이 패턴을 마스크로 사용하여, 층간 절연층(171)이 에칭되어 그 내부에 컨택홀(172)을 형성한다(도 19c).
(단계-d)
그 후, 소자 전극(2, 3) 및 소자 전극 갭 L이 될 패턴이 포토레지스트(히다찌 카세이 가부시끼가이샤 제조 RD-2000N-41)로 형성된 다음, Ti 및 Pt가 스퍼터링에 의해 각각 두께 5㎚ 및 0.1㎛로 연속해서 그 위에 피착된다. 계속해서, 포토레지스트 패턴이 유기 용매에 의해 용해되고, Pt/Ti 피착막에 리프트오프가 행해져, 소자 전극 갭 L=3㎛, 소자 전극 폭 W=0.3㎜인 소자 전극들(2, 3)을 형성한다(도 19d).
(단계-e)
상부 와이어(73)용 포토레지스트 패턴이 소자 전극들(2, 3) 상에 형성된 후, Ti 및 Au가 진공 증착에 의해 각각 두께 5㎚ 및 0.5㎛로 연속해서 그 위에 피착된다. 다음으로, 불필요한 부분들이 리프트오프에 의해 제거되어 기대하는 형상을 갖는 상부 와이어(73)를 형성한다.
(단계-f)
두께가 0.1㎛인 Cr막(173)이 진공 증착에 의해 피착된 다음, 전도막(4)의 형태에서 개구부들을 갖도록 패터닝되고, 유기 팔라듐 합성 용액(오꾸노 세이야꾸사 제조 ccp4230)이 스피너에 의한 스핀 코팅에 의해 이 막 상에 적용되고, 이것은 10분 동안 300℃로 베이킹된다(도 20b). 이와 같이 만들어진 Pd의 미세 입자를 주성분으로 하는 전도막(4)은 두께가 10㎚ 이고, 면저항은 2×104Ω/□ 이다.
(단계-g)
베이킹 이후의 Cr막(173) 및 전도막(4)은 전도막에서 불필요한 부분과 함께 이 막을 제거하기 위해 에칭산으로 에칭되어, 기대하는 패턴의 전도막(4)을 형성한다(도 20c).
(단계-h)
컨택홀(172)의 개구부를 형성하도록 레지스트 패턴이 형성된 다음, Ti 및 Au가 진공 증착에 의해 각각 두께 5㎚ 및 0.5㎛로 연속해서 그 위에 피착된다. 다음으로, 불필요한 부분들이 리프트오프에 의해 제거되어 이 컨택홀들(172)을 채우게 된다(도 20d).
상술한 단계들에 따라서, 하부 와이어(72), 층간 절연층(171), 상부 와이어(73), 소자 전극들(2, 3) 및 전도막(4)이 절연 기판(71) 상에 형성된다.
다음으로, 도 12 및 도 13a를 참조하여, 상술한 바와 같이 제조된 전자원 및 이 전자원을 사용하는 표시 장치의 구성을 설명한다.
상술한 바와 같이 제조된 소자들을 그 위에 구비한 기판(71)이 배면판(81) 상에 고정되고, [형광막(84) 및 메탈백(85)이 유리 기판(83)의 내면 상에 형성되어 있는] 전면판(86)이 지지 프레임(82)을 통해 전자원 기판(71)의 5㎜ 위에 설치된다. 프릿 글라스는 전면판(86), 지지 프레임(82) 및 배면판(81) 사이 부분의 접합을 위해 사용되고, 10분 동안 대기에서 400℃ 온도로 베이킹되고 밀봉되어 패널[도 12에서의 엔벨로프(88)]을 형성한다. 기판(71)을 배면판(81)에 고정하는 것도 또한 프릿 글라스로 행해진다.
본 실시예에서, 도 12의 도면 부호 74는 (예를 들어, 도 5b에 대응하는) 전자 방출 영역의 형성전의 전자 방출 소자들을 표시하며, 도면 부호 72, 73은 각각 X방향 및 Y방향 와이어를 표시한다.
형광막(84)은 형광 재료를 스트라이프 패턴으로 한 것이며(도 13a), 형광막(84)은 블랙 스트라이프를 형성한 후, 그들 사이에 갭 부분을 슬러리 공정에 의해 각각의 색을 갖는 형광 재료들(92)로 코팅하여 제조된다. 블랙 스트라이프로는 주성분이 널리 사용되는 흑연인 재료를 사용한다.
메탈백(85)은 형광막(84)의 내면 상에 제공된다. 메탈백(85)은 형광막(84) 제조 이후에 형광막(84)의 내면에 소위 필르밍이라 부르는 스무딩 공정을 행한 후그 위에 진공 증착에 의해 Al을 피착하므로써 만들어진다.
어떤 경우에는, 형광막(84)의 전기 전도성을 향상시키기 위해, 전면판(86)이 형광막(84)의 외면상에서 투명 전극(도시 생략)을 갖도록 형성된다. 그러나, 본 실시예는 단지 메탈백(85)에 의해서도 충분한 전기 전도성을 달성할 수 있으므로, 투명 전극이 제공되지 않는다.
상술한 밀봉의 경우, 소자들과 여러 가지의 개별적인 색들을 갖는 형광막들(92)간의 일치를 달성하기 위해, 충분한 위치 정렬이 시행된다.
상술한 과정이 종료된 패널 내의 대기는 진공 펌프에 의해 배기관(도시 생략)을 통해 진공화된다. 충분한 진공도가 달성된 후, 전도막(4)에 대한 포밍 처리가 외부 단자들 Dox1-Doxm 및 Doy1-Doyn을 통해 소자(74)의 소자 전극들(2, 3)간에 전압을 인가함으로써 행해진다. 포밍 처리의 전압 파형은 도 6b에 도시된 것과 같다.
본 실시예에서, 포밍 처리는 T1이 1㎳, T2는 10㎳이며, 대략 1.3×10-3Pa의 진공 분위기 하에서 실행된다.
이 때, 10-6Pa의 진공 레벨로 패널 내의 압력을 달성하기 전에 배기가 행해진다. 그 후, 전체 압력이 1.3×10-4Pa이 될 때까지 패널의 배기관을 통해 톨루니트라일이 그 내부로 유입된다. 이러한 상태가 유지된다. 다음으로, 활성화 공정이 T1은 1㎳, T2는 10㎳이며, 외부 단자들 Dox1-Doxm 및 Doy1-Doyn을 통한 소자(74)의 소자 전극들(2, 3)간의 최대 전압이 ±15V인 조건하에서 도 8a에 도시된 파형의 전압을 인가함으로써 행해진다. 이 때, 소자 전극(3)으로의 전압은 양이다.
포밍 및 활성화 공정이 전자 방출 소자(74)를 형성하기 위해 상술한 바와 같이 수행되었다.
다음으로, 전체 패널은 250℃의 열로 가열함으로써 배기되고, 그 후 상온으로 저하된다. 내부 압력이 대략 10-7Pa로 저하된 후, 도시되지 않은 배기관이 용접용 가스 버너에 의해 가열되어 엔벨로프의 캡슐화가 이루어진다.
마지막 단계로, 캡슐화 후의 압력을 유지하기 위해, 게터 공정이 고주파 가열에 의해 수행된다.
상술한 바와 같은 단계가 종료된 본 실시예의 화상 표시 장치에서, 도시되지 않은 신호 발생 수단에 의해 주사 신호 및 변조 신호가 외부 단자들 Dox1-Doxm 및 Doy1-Doyn을 통해 각각의 전자 방출 소자로 인가되어, 소자들이 전자를 방출하게 된다. 적어도 5㎸ 이상의 고전압이 고전압 단자(87)를 통해 메탈백(85)으로 인가되어, 전자빔을 가속하고, 그 전자빔을 형광막(84)과 충돌하게 하여, 그것을 여기 및 발광시켜서 화상을 표시하게 된다.
그 결과, 본 실시예의 화상 형성 장치는 오랜 시간에 걸쳐 고휘도의 양호한 화상을 안정하게 표시할 수 있다.
[제8 실시예]
본 실시예에서, 제7 실시예에서 제조된 화상 형성 장치가 NTSC 시스템의 TV 신호들에 따른 표시 장치를 달성하기 위해 도 14에 도시된 구동 회로에 의해 구동된다.
본 실시예의 표시 장치에서, 전자빔 원으로서 표면 전도형 전자 방출 소자를 갖는 표시 패널의 두께를 감소시키는 것은 특히 용이하므로, 표시 장치의 깊이가 감소될 수 있다. 또한, 전자빔 원으로서 표면 전도형 전자 방출 소자를 갖는 표시 패널은 큰 사이즈의 패널로 용이하게 형성되며, 고휘도를 갖고, 또한 시야각 특성이 탁월하므로, 본 실시예의 표시 장치는 완벽하고도 양호한 시야각을 갖는 화상을 표시할 수 있다.
따라서, 본 실시예의 표시 장치는 NTSC 시스템의 TV 신호들에 따라서 양호한 TV 화상을 안정하게 표시할 수 있다.
[제9 실시예]
본 실시예에서의 전자 방출 소자의 기본 구조는 도 1a 및 1b의 전개도 및 단면도와 도 2a 및 2b의 확대 전개도 및 단면도에 도시된 바와 동일하다.
본 발명에서의 표면 전도형 전자 방출 소자의 제조 방법은 도 5a 내지 5c 및 7a 내지 7d에 도시된 것과 기본적으로 동일하다. 본 실시예에 따른 소자의 기본 구조 및 제조 방법을 도 1a, 1b, 2a, 2b, 5a 내지 5c, 및 7a 내지 7d를 참조하여 설명한다.
이하에서는, 도 1a, 1b, 2a, 2b, 5a 내지 5c, 및 7a 내지 7d를 순서대로 참조하여 제조 방법을 설명한다.
(단계-a)
우선, 포토레지스트(히다찌 카세이사 제조 RD-2000N-41)가 소자 전극들(2, 3) 및 청정 후 석영 기판(1) 상에서 소자 전극들 사이의 소망 갭 L이 되도록 기대하는 패턴으로 형성된 후, Ti 및 Pt가 전자빔 증착에 의해 각각 5㎚ 및 30㎚ 의 두께로 피착된다. 다음으로, 포토레지스트 패턴이 유기 용매에 의해 용해되고, Pt/Ti 피착막들이 리프트오프되어 3㎛의 소자 전극 갭 L 및 500㎛의 소자 전극 폭 W를 갖는 소자 전극들(2, 3)을 형성한다(도 5a).
(단계-b)
Cr막이 진공 증착에 의해 100㎚의 두께로 피착되고, 후술될 전도막의 형태에 대응하는 개구를 형성하도록 패터닝된다. 유기 팔라듐 합성 용액(오꾸노 세이야꾸사 제조 ccp4230)이 스피너에 의한 스핀 코팅에 의해 이 막 상에 적용되고, 이것은 12분 동안 300℃로 베이킹된다. 이와 같이 만들어진 Pd의 미립자를 주성분으로 하는 전도막(4)은 두께가 10㎚이고, 면저항 Rs는 2×104Ω/?이다. 여기서 상술된 "미립자막(film of fine particles)"는 상술된 미립자 집단의 막을 의미한다.
(단계-c)
베이킹 이후의 Cr막 및 전도막(4)은 에칭산으로 에칭되어, 폭 W'이 300㎛이고, 기대하는 패턴으로 전도막(4)을 형성한다(도 5b).
상술된 단계들에 따라서, 소자 전극들(2, 3) 및 전도막(4)이 기판(1) 상에 형성된다.
비교예 9 및 10의 소자들도 역시 동일한 단계들에 의해 제조되었다.
(단계-d)
다음으로, 상기 소자가 도 4의 측정-평가 시스템에 세팅되고, 그 내부는 진공 펌프에 의해 진공화된다. 압력이 1×10-6㎩의 진공 레벨에 도달한 후, 소자 전압(Vf)을 소자에 인가하기 위하여 전원(41)으로부터 장치의 소자 전극들(2, 3) 사이에 전압이 걸려서, 포밍 처리를 수행하게 된다. 이러한 동작은 전도막(4) 내의 제2 갭(7)을 형성한다. 포밍 처리 시에 전압 파형은 도 6b에 도시된 것과 같다(도 5c 또는 도 7a).
도 6b에서, T1 및 T2는 전압 파형의 펄스 폭 및 펄스 간격을 나타낸다. 본 실시예에서, 포밍 처리는 T1이 1㎳, T2는 16.7㎳인 조건하에서 실행되었으며, 삼각파의 피크치는 스텝마다 0.1V씩 증가한다. 포밍 처리동안, 0.1V 전압에서 저항 측정 펄스가 형성용 펄스들 사이에 삽입되어 저항이 측정된다. 저항 측정 펄스에 의한 측정치가 적어도 대략 1㏁이 되는 때에 포밍 처리가 종료되는 것으로 판단되고, 이와 동시에 소자로의 전압 인가는 종료된다. 형성시 인가된 최대 전압은 5V이다.
(단계-e)
다음으로, 활성화 단계를 수행하기 위해, 톨루니트라일이 저속 리크 밸브를 통해 진공 챔버 내로 유입되고, 1.3×10-4㎩의 압력이 유지된다. 다음으로, 소자 전극(3) 상의 전압이 6V로부터 15V로 일정한 속도로 증가한 후 15V로 유지되고, 다음 -15V로 반전됨으로써 활성화 공정에 영향을 미치는 동안, 소자 전극(2)이 0V로 유지되는 방식과 같은 포밍 처리 후의 도 23에 도시된 전압은 소자 전극들(2, 3)을 통해 소자로 인가된다(도 7a 내지 도 7d). 이 때 소자 전극(3)에 공급된 전압이 양인 경우, 소자 전류(If)는 소자 전극(3)으로부터 소자 전극(2)으로의 방향을 따라 양이 된다. 소자 전류가 도 9의 영역Ⅱ에 있는 후에 60분이 확인된 후, 통전이 중단되어, 저속 리크 밸브가 닫혀지므로, 활성화 공정이 수행된다.
반면에, 후술하는 조건하의 활성화 공정은 본 실시예의 소자에서와 동일한 포밍 처리가 수행된 비교예 9와 10의 소자에 대해 행해진다.
비교예 9의 소자: 본 실시예의 소자의 경우와는 유입된 톨루니트라일의 부분 압력이 1.3×10-2㎩인 점이 다름.
비교예 10의 소자: 본 실시예의 소자의 경우와는 유입된 톨루니트라일의 부분 압력이 1.3×10-6㎩인 점이 다름.
(단계-f)
이 후, 안정화 단계가 수행된다. 진공 챔버 및 전자 방출 소자는 히터에 의해 가열되고, 진공 챔버 내부의 진공은 대략 250℃ 정도의 온도에서 유지되도록 수행된다. 히터에 의한 가열은 20시간 이후에 정지되고, 온도는 상온으로 저하된다. 이 때, 진공 챔버 내부의 압력은 대략 1×10-8㎩이 된다.
다음으로, 전자 방출 특성이 측정된다.
애노드 전극(44)과 전자 방출 소자간의 거리 H는 4㎜로 설정되고, 1㎸의 전압이 고전압원(43)으로부터 애노드 전극(44)으로 인가된다. 이 상태에서, 피크치가 15V인 직사각형 펄스 전압이 전원(41)을 사용하여 소자 전극들(2, 3) 사이에 인가되고, 소자 전류(If) 및 방출 전류(Ie)가 본 실시예의 소자들 및 비교예들의 소자들 각각에 대하여 전류계(40, 42)를 사용하여 측정된다.
본 실시예의 소자는 하기와 같은 값을 나타낸다.: 소자 전류(If)=7.0㎃, 방출 전류(Ie)=17.5㎂, 및 전자 방출 효율 η(=Ie/If)=0.25%. 비교예 9의 소자는 하기와 같은 값을 나타낸다: 소자 전류(If)=7.0㎃, 방출 전류(Ie)=5.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.07%. 비교예 10의 소자는 하기와 같은 값을 나타낸다. 소자 전류(If)=2.0㎃, 방출 전류(Ie)=4.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.20%.
이러한 결과는 본 실시예의 소자가 비교예들의 소자에 비해 더 큰 방출 전류(Ie) 및 전자 방출 효율 η을 갖는다는 것을 나타낸다.
상술된 단계들을 통해 제조된 본 실시예의 소자와 비교예들의 소자들은 AFM 및 TEM 방식에 의해 관찰된다.
우선, 소자의 전자 방출 영역(5)을 포함하는 평면의 형태가 AFM으로 관찰된다. 본 실시예의 소자의 형태는 도 2a에 도시된 평면의 형태와 동일하다. 즉, 퇴적물(21a, 21b)이 전도막(4)에 형성된 갭(7)의 양측들에서 관찰된다. AFM에 의해 관찰된 높이에 대한 정보로부터, 퇴적물의 최상부 높이는 전도막(4)의 표면으로부터 대략 80㎚이며, 그 높이에서의 퇴적물은 대략 500㎚의 폭을 갖는 벨트 형태를 갖는다. 반면에, 퇴적물이 실시예의 소자에서와 역시 동일하게 비교예의 소자에서 전도막(4)에 형성된 갭(7)의 양측들에서 관찰되지만, 그 퇴적물의 높이는 거의 균일하며, 본 실시예에서 관찰된 벨트 형태는 관찰되지 않는다. 비교예 10의 소자가 관찰될 때, 퇴적물이 있는 위치 및 없는 위치가 전도막에 형성된 제2 갭의 양측 상에 산재된다.
다음으로, 각 소자의 퇴적물들을 포함하는 단면이 TEM을 사용하여 관찰된다.
이 결과에 따르면, 본 실시예의 소자의 갭(8) 부근의 퇴적물들은 도 2b에 도시된 형태와 동일한 형태이며, 퇴적물(21a, 21b)에 대응하는 부분의 높이는 대략 80㎚이다. 퇴적물(21a)은 전도막(4)을 통해 도 1a 및 도 1b의 소자 전극(2)에 접속되고, 퇴적물(21b)은 전도막(4b)을 통해 도 1a 및 도 1b의 소자 전극(3)에 접속된다. 또한, 퇴적물이 전도막(4) 상에 형성되고, 그 높이는 대략 20㎚이다. 두께 D에 대응하는 부분의 두께가 더 측정되는데, 그 두께는 대략 25㎚이다. 제1 갭(8)의 가장 좁은 부분은 기판의 표면 위 및 전도막의 표면 위에 있는데, 이 갭(도 2b에서 A와 B사이의 간격)은 대략 4㎚이다.
기판 저하부(함몰부)의 깊이는 대략 30㎚이며, 탄소 원자도 역시 저하부에 존재한다는 것이 확인된다. 공동은 그 중심부에서 관찰된다.
반면에, 비교예 9의 소자에서, 전도막에 형성된 갭부 전체를 덮는 두꺼운 퇴적물과 도 2b에 도시된 형태는 관찰되지 않는다.
또한, 비교예 9의 소자에서, 퇴적물의 퇴적량이 적기 때문에, 그 정확한 형태가 묘사될 수는 없다.
마지막으로, 본 실시예의 소자의 전도막에 형성된 갭 부근의 퇴적물에 대하여 EPMA, XPS, 및 AES에 의한 소자 분석을 행하는데, 이것은 퇴적물이 주성분으로 탄소를 포함하는 탄소막들임을 분명히 한다.
본 실시예의 소자에서, 퇴적물(21a, 21b)은 주성분으로서 흑연형 탄소를 포함하는 탄소막이며, 기판 저하부(22)가 공동을 갖는다는 것이 이들 관찰 결과로부터 분명해지며, 이 소자는 도 2b에 도시된 것과 동일한 형태를 갖는다. 따라서,큰 방출 전류(Ie)와 큰 방출용 η을 갖는 양호한 전자 방출이 달성된다. 또한, 본 실시예와 비교예 9, 10의 소자들은 동일한 시간 동안 구동되며, 비교예들의 소자들은 본 실시예의 소자보다 전자 방출 특성이 더 빨리 저하되고, 비교예의 소자의 부분이 방전에 기인해 소자 특성의 더 빠른 저하 가능성을 나타내고, 본 실시예의 소자가 보다 적은 저하를 갖는 안정성을 갖는다는 것을 알 수 있다.
[제10 실시예]
본 실시예에서, 제9 실시예와 동일한 단계들이 단계-d까지 수행된다.
(단계-e)
다음으로, 활성화 단계를 수행하기 위해, 아크릴로니트라일이 저속 리크 밸브를 통해 진공 챔버 내로 유입되고, 1.3×10-2㎩의 압력이 유지된다. 다음으로, 전압이 도 23에 도시된 파형의 포밍 처리 후에 소자에 인가된다; 전압은 6V로부터 15V로 증가하고, 전압이 +15V가 될 때, 전압이 유지되어, 활성화 공정에 영향을 미친다(도 7a 내지 도 7d). 이 때, 소자 전극(3)으로 인가된 전압은 양이며, 소자 전류(If)는 소자 전극(3)에서 소자 전극(2)으로 흐르는 방향을 기준으로 양이다. 인가된 전압이 15V의 정전위이고, 소자 전류가 도 9의 영역 Ⅱ에 놓인지 대략 45분 후에, 통전이 중지되고, 저속 리크 밸브가 닫혀져서, 활성화 공정이 종료된다.
반면에, 후술하는 조건하의 활성화 공정은 본 실시예에서의 소자와 동일한 포밍 처리가 수행된 비교예 11, 12의 소자에 대해 행해진다.
비교예 11의 소자: 본 실시예의 소자의 경우와는 유입된 아크릴로니트라일의 부분 압력이 1.3㎩인 점이 다름.
비교예 12의 소자: 본 실시예의 소자의 경우와는 유입된 아크릴로니트라일의 부분 압력이 1.3×10-4㎩인 점이 다름.
(단계-f)
이 후, 안정화 단계가 수행된다. 진공 챔버 및 전자 방출 소자는 히터에 의해 가열되고, 진공 챔버 내부의 진공은 대략 250℃ 정도의 온도에서 유지되도록 수행된다. 히터에 의한 가열은 20시간 이후에 정지되고, 온도는 상온으로 저하된다. 이 때, 진공 챔버 내부의 압력은 대략 1×10-8㎩이 된다.
다음으로, 전자 방출 특성이 측정된다.
애노드 전극(44)과 전자 방출 소자간의 거리 H는 4㎜로 설정되고, 1㎸의 전압이 고전압원(43)으로부터 애노드 전극(44)으로 인가된다. 이 상태에서, 피크치가 15V인 직사각형 펄스 전압이 전원(41)을 사용하여 0V에서 유지된 소자 전극(2)과 15V에서 유지된 소자 전극(3)을 갖는 소자 전극들(2, 3) 사이에 인가되고, 소자 전류(If) 및 방출 전류(Ie)가 본 실시예의 소자들 및 비교예들의 소자들 각각에 대하여 전류계(40, 42)를 사용하여 측정된다.
본 실시예의 소자는 하기와 같은 값을 나타낸다; 소자 전류(If)=5.5㎃, 방출 전류(Ie)=14.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.24%. 비교예 11의 소자는 하기와 같은 값을 나타낸다; 소자 전류(If)=7.5㎃, 방출 전류(Ie)=5.5㎂, 및 전자 방출 효율 η(=Ie/If)=0.07%. 비교예 12의 소자는 하기와 같은 값을 나타낸다; 소자 전류(If)=4.0㎃, 방출 전류(Ie)=10.0㎂, 및 전자 방출 효율 η(=Ie/If)=0.25%.
이러한 결과는 본 실시예의 소자가 비교예들의 소자에 비해 더 큰 방출 전류(Ie) 및 전자 방출 효율 η을 갖는다는 것을 나타낸다.
상술한 단계들을 통해 제조된 본 실시예의 소자와 비교예들의 소자들은 제9 실시예와 동일한 방식으로 AFM 및 TEM에 의해 관찰된다. 다음으로, 본 실시예의 소자의 형태는 도 3a 및 도 3b에 도시된 형태와 동일한 퇴적물(21a, 21b)을 갖는다. 본 실시예의 소자에서, 도 3b에서의 퇴적물(21a)에 대응하는 부분의 높이는 대략 20㎚이고, 퇴적물(21b)에 대응하는 부분의 높이는 대략 60㎚이다. 또한, 두께 D에 대응하는 부분의 두께가 측정되는데, 대략 20㎚이다. 기판 저하부(함몰부)의 깊이는 대략 40㎚이며, 공동이 그 중심부에서 관찰된다. 제1 갭(8)의 가장 좁은 부분은 기판의 표면 위 및 전도막의 표면 위에 있는데, 이 갭(도 3b의 A와 B사이의 거리)은 대략 5㎚이다.
다음으로, 탐침이 TEM에서 좁아지고, 기판 저하부의 성분 분석이 EDS에 의해 수행된다. 기판 저하부(22)를 기판 저하부(22)와 깊이가 동일한 도전막(4) 아래의 기판부(비-함몰부)와 비교하고, 기판에서 Ba와 Al간의 비율에는 변화가 없으나, 기판 저하부(22)에서의 Si는 Ba와 Al 각각으로 감소한다. 또한, 기판 저하부의 공동으로서 함몰부의 표면상에서 탄소가 검출된다.
마지막으로, 본 실시예의 소자의 도전막에 형성된 제1 갭(8) 부근의 퇴적물에 대하여 EPMA, XPS 및 AES에 의해 소자 분석을 행하는데, 이것은 퇴적물이 주성분으로 탄소를 포함하는 탄소막들임이 분명하다.
본 실시예의 소자에서, 퇴적물(21a, 21b)은 또한 주성분으로서 흑연성 탄소를 포함하는 탄소막이며, 소자는 도 3b에 도시된 것과 동일한 형태를 갖는다는 것은 이들 관찰 결과로부터 분명하다. 또한, 기판 저하부(22)는 탄소를 포함하나 Si가 소모된 공동 구조를 갖는다는 것이 분명하다. 그러므로, 큰 방출 효율 η을 갖는 양호한 전자 방출이 달성된다. 본 실시예 및 비교예 11, 12의 소자들은 동일한 시간 동안 구동되며, 비교예들의 소자들은 본 실시예의 소자보다 전자 방출 특성이 더 빨리 저하되고, 방전에 기인할 수 있는 현상이 비교예의 소자에서 관찰되고, 본 실시예의 소자가 보다 안정한 특성을 갖는다는 점을 알 수 있다.
[제11 실시예]
본 실시예는 단일 매트릭스 구성에 다수의 표면 전도형 전자 방출 소자가 배열된 전자원을 갖는 화상 형성 장치의 일례이다.
전자원의 일부의 평면도가 도 17에 도시되어 있다. 도 17의 단면선(18-18)에서 취한 단면도가 도 18에 도시되어 있다. 도 17 및 도 18에서, 동일한 심볼은 동일한 성분을 나타낸다.
도면 부호 71은 기판을, 72는 도 11의 Dxm에 대응하는 X방향 와이어(또는 하부 와이어)를, 73은 도 11의 Dyn에 대응하는 Y방향 와이어(또는 상부 와이어)를, 4는 전도막을, 2 및 3은 소자 전극들을, 171은 층간 절연층을, 그리고 172는 소자 전극(2)과 하부 와이어(72)간의 전기적 접속을 위한 컨택홀을 표시한다.
이하에서는 도 19a 내지 19d 및 도 20a 내지 20d를 참조하여 제조 방법을 공정순에 따라서 상세히 설명한다.
(단계-a)
두께가 0.5㎛인 실리콘 산화막이 클리닝 한 후 소다라임 글라스 상에 스퍼터링에 의해 피착된 기판(71) 상에, Cr 및 Au가 각각 5㎚ 및 0.6㎛ 두께로 연속해서 진공 증착에 의해 피착된 후, 포토레지스트(Hedonist사 제조 AZ1370)가 스피너에 의한 스핀 코팅에 의해 적용된다. 다음으로, 포토레지스트는 베이킹되며, 포토마스크 이미지가 노출되고 현상되어 하부 와이어(72)의 레지스트 패턴을 형성한다. 다음으로, Au/Cr 피착막이 습식 에칭되어 기대하는 형상의 하부 와이어(72)를 형성한다(도 19a).
(단계-b)
다음으로, 실리콘 산화막의 층간 절연층(171)이 RF 스퍼터링에 의해 두께 1.0㎛로 피착된다(도 19b).
(단계-c)
컨택홀(172) 형성용 포토레지스트 패턴이 단계-b에서 피착되어진 층간 절연층(171) 상에 만들어진다. 이 패턴을 마스크로 사용하여, 층간 절연층(171)이 에칭되어 그 내부에 컨택홀(172)을 형성한다(도 19c).
(단계-d)
그 후, 소자 전극(2, 3) 및 소자 전극 갭 L이 될 패턴이 포토레지스트(히다찌 카세이 가부시끼가이샤 제조 RD-2000N-41)로 형성된 다음, Ti 및 Pt가 스퍼터링에 의해 각각 두께 5㎚ 및 0.1㎛로 연속해서 그 위에 피착된다. 계속해서, 포토레지스트 패턴이 유기 용매에 의해 용해되고, Pt/Ti 피착막에 리프트오프가 행해져, 소자 전극 갭 L=3㎛, 소자 전극 폭 W=0.3㎜인 소자 전극들(2, 3)을 형성한다(도19d).
(단계-e)
상부 와이어(73)용 포토레지스트 패턴이 소자 전극들(2, 3) 상에 형성된 후, Ti 및 Au가 진공 증착에 의해 각각 두께 5㎚ 및 0.5㎛로 연속해서 그 위에 피착된다. 다음으로, 불필요한 부분들이 리프트오프에 의해 제거되어 기대하는 형상을 갖는 상부 와이어(73)를 형성한다(도 20a).
(단계-f)
두께가 0.1㎛인 Cr막(173)이 진공 증착에 의해 피착된 다음 패터닝되어, 유기 팔라듐 합성 용액(오꾸노 세이야꾸사 제조 ccp4230)이 스피너에 의한 스핀 코팅에 의해 이 막 상에 적용되고, 이것은 10분 동안 300℃로 베이킹된다(도 20b). 이와 같이 만들어진 Pd를 주성분으로 하는 전도막(4)은 두께가 10㎚ 이고, 면저항은 2×104Ω/□ 이다.
(단계-g)
베이킹 이후의 Cr막(173) 및 전도막(4)은 에칭산으로 에칭되고 리프트오프가 실행되어, 기대하는 패턴의 전도막(4)을 형성한다(도 20c).
(단계-h)
컨택홀(172)의 부분들 이외의 부분들을 레지스트로 코팅하도록 레지스트 패턴이 형성된 다음, Ti 및 Au가 진공 증착에 의해 각각 두께 5㎚ 및 0.5㎛로 연속해서 그 위에 피착된다. 다음으로, 불필요한 부분들이 리프트오프에 의해 제거되어 이 컨택홀들(172)을 채우게 된다(도 20d).
상술한 단계들에 따라서, 하부 와이어(72), 층간 절연층(171), 상부 와이어(73), 소자 전극들(2, 3) 및 전도막(4)이 절연 기판(71) 상에 형성된다.
다음으로, 도 12 및 도 13a를 참조하여, 상술한 바와 같이 제조된 전자원 및 이 전자원을 사용하는 표시 장치의 구성을 설명한다.
상술한 바와 같이 제조된 소자들을 구비한 기판(71)이 배면판(81) 상에 고정되고, [형광막(84) 및 메탈백(85)이 유리 기판(83)의 내면 상에 형성되어 있는] 전면판(86)이 지지 프레임(82)을 통해 기판(71)의 5㎜ 위에 설치된다. 프릿 글라스는 전면판(86), 지지 프레임(82) 및 배면판(81) 사이 부분의 접합을 위해 사용되고, 10분 동안 대기에서 400℃ 온도로 베이킹된다. 기판(71)을 배면판(81)에 고정하는 것도 또한 프릿 글라스로 행해진다.
본 실시예에서, 도 12의 도면 부호 74는 (예를 들어, 도 5b에 대응하는) 전자 방출 영역의 형성전의 전자 방출 소자들을 표시하며, 도면 부호 72, 73은 각각 X방향 및 Y방향 와이어를 표시한다.
형광막(84)은 단지 단색인 형광 재료로 구성되었지만, 스트라이프 패턴을 사용할 수도 있다. 우선, 블랙 스트라이프가 형성된 후, 그들 사이의 갭 부분을 각 색의 형광 재료들로 코팅하여 형광막(84)을 제조한다. 블랙 스트라이프용 재료는 주성분이 널리 사용되는 흑연인 재료를 사용한다. 유리 기판(83)을 형광 재료로 코팅하기 위한 방법은 슬러리 공정을 사용한다.
메탈백(85)은 형광막(84)의 내면 상에 제공되는 것이 일반적이다. 메탈백(85)은 형광막 제조 이후에 형광막(84)의 내면에 (소위 필르밍이라 부르는)스무딩 공정을 행한 후 그 위에 진공 증착에 의해 Al을 피착하므로써 만들어진다.
어떤 경우에는, 형광막(84)의 전기 전도성을 향상시키기 위해, 전면판(86)이 형광막(84)의 외면상에서 투명 전극(도시 생략)을 갖도록 형성된다. 그러나, 본 실시예는 단지 메탈백(85)에 의해서도 충분한 전기 전도성을 달성할 수 있으므로, 투명 전극이 제공되지 않는다.
상술한 밀봉의 경우, 전자 방출 소자들과 여러 가지의 색을 갖는 형광 재료들간의 일치를 달성하기 위해, 충분한 위치 정렬이 시행된다.
상술한 과정이 종료된 글래스 용기 내의 대기는 진공 펌프에 의해 배기관(도시 생략)을 통해 진공화된다. 충분한 진공도가 달성된 후, 전도막(4)에 대한 포밍 처리가 외부 단자들 Dox1-Doxm 및 Doy1-Doyn을 통해 전자 방출 소자들(74)의 소자 전극들(2, 3)간에 전압을 인가함으로써 행해진다. 포밍 처리의 전압 파형은 도 6b에 도시된 것과 같다. 포밍 처리 시에 인가된 최대 전압은 대략 5V 이다.
본 실시예에서, 포밍 처리는 T1이 1㎳, T2는 10㎳이며, 대략 1.3×10-3Pa의 진공 분위기 하에서 실행된다.
10-6Pa의 진공 레벨로 패널 내의 압력을 달성하기 전에 배기가 행해진다. 그 후, 전체 압력이 1.3×10-4Pa이 되도록 패널의 배기관을 통해 톨루니트라일이 유입된다. 이러한 상태가 유지된다. 외부 단자들 Dox1-Doxm 및 Doy1-Doyn을 통해 하기와 같은 방식으로 전자 방출 소자들(74)의 소자 전극들(2, 3)간에 도 23에 도시된 바와 같은 파형의 전압이 인가된다. 이 전압은 6V부터 인가되기 시작하여 20V까지 증가된 후, 이 20V에서 일정하게 유지된다. 다음으로, 활성화 공정이 소자 전극(2)을 0V로 유지하면서, 소자 전극(3)으로 최대 20V까지의 전압을 인가하면서 수행된다.
전자 방출 소자(74)가 상술한 바와 같이 포밍 및 활성화 공정을 수행함으로써 제조되었다. 활성화 공정의 종료는 인가된 전압이 20V로 일정하고, 소자 전류가 실시예 9 및 10에서와 같이 도 9에서의 영역 II에 있음을 확인함으로써 결정된다.
전체 패널은 250℃에서 가열되어 배기되고, 그 후 상온으로 저하된다. 내부 압력이 대략 10-7Pa로 저하된 후, 도시되지 않은 배기관이 용접용 가스 버너에 의해 가열되어 엔벨로프의 캡슐화가 이루어진다.
마지막 단계로, 캡슐화 후의 압력을 유지하기 위해, 게터 공정이 고주파 가열에 의해 수행된다.
상술한 바와 같은 단계가 종료된 본 실시예의 화상 표시 장치에서, 도시되지 않은 신호 발생 수단에 의해 주사 신호 및 변조 신호가 외부 단자들 Dox1-Doxm 및 Doy1-Doyn을 통해 각각의 전자 방출 소자로 인가되어, 소자들이 전자를 방출하게 된다. 적어도 5㎸ 이상의 고전압이 고전압 단자(87)를 통해 메탈백(85) 또는 투명 전극(도시 생략)으로 인가되어, 전자빔을 가속하고, 그 전자빔을 형광막(84)과 충돌하게 하여, 그것을 여기 및 발광시켜 화상을 표시하게 된다.
그 결과, 본 실시예의 화상 형성 장치는 오랜 시간에 걸쳐 고휘도의 양호한 화상을 안정하게 표시할 수 있다.
[제12 실시예]
본 실시예는 텔레비전 방송을 포함한 다양한 화상 정보원으로부터 제공된 화상 정보를 표시할 수 있도록 구성된 표시 장치의 일례이다. 제11 실시예에서 제조되고 도 12에 도시된 화상 형성 장치는 도 14에 도시된 구동 회로에 의해 구동되어 NTSC 시스템의 TV 신호들에 따른 표시를 달성한다.
본 실시예의 표시 장치에서, 전자빔 원으로서 표면 전도형 전자 방출 소자를 구비한 표시 패널의 두께를 감소시키는 것이 특히 용이하므로, 표시 장치의 두께가 감소될 수 있다. 또한, 전자빔 원으로 표면 전도형 전자 방출 소자를 구비한 표시 패널은 큰 패널 사이즈로 용이하게 형성되며, 큰 휘도를 갖고, 또한 시야각 특성이 우수하여, 본 실시예의 표시 장치는 시야각 특성이 탁월하므로, 본 실시예의 표시 장치는 완벽하고도 양호한 시야각을 갖는 화상을 표시할 수 있다.
본 실시예에서의 표시 장치는 NTSC 시스템의 TV 신호에 따라서 양호한 TV 화상을 안정하게 표시할 수 있다.
상술한 바와 같이, 본 발명의 전자 방출 소자는 갭의 양측 상에서 서로 대향되게 배치된 탄소막들의 가장 가까운 부분이 기판의 표면에 수직한 방향으로 기판 및 전도막 위에 배치되는 구성이며, 이것은 경계로서 갭을 갖는 고전압 인가측 상의 탄소막 또는 전도막 또는 소자 전극 상으로 흡수되어 들러와 전자 방출 소자의 구동시에 소자 전류(If)의 일부가 되는 전자량을 감소시키지만, 애노드 전극에 도달하는 전자량[방출 전류(Ie)]을 증가시킨다. 그러므로, 소자는 고효율성을 갖게 된다. 이와 동시에, 제1 갭부에 위치된 기판의 표면으로 인가되는 전계의 효과 강도를 약화시킬 수 있다. 이것은 오랜 기간동안 안정한 전자 방출을 달성할 수 있게 한다.
최소한 갭 부분에서 노출된 기판이 함몰부를 갖기 때문에, 표면 거리는 갭의 양측들 상에서 서로 대향하여 배치된 탄소막들 사이에서 그 눌려진 부분의 깊이에 따라서 더욱 증가된다. 이로 인해, 소자 전류(If)가 억제되는 고효율성을 갖는 소자가 만족된다. 동시에, 제조된 소자는 갭에서의 방전 현상에 기인할 수 있는 저하 특성이 상술한 바와 같이 탄소막들 사이의 강한 전계 하에서조차 억제될 수 있다.
또한, 갭에서 노출된 기판의 표면은 방출된 전자들의 조사에 노출된다. 본 발명의 소자에서, 탄소가 최소한 갭부에 노출된 기판의 함몰부의 표면상에 존재하기 때문에, 전자의 조사에 의해 유도된, 기판의 함몰부의 표면상에서의 충전의 감소에 기인할 수 있는 소자 특성의 변화 및 저하를 억제할 수 있다. 그러므로, 오랜 기간동안 전자 방출 특성이 안정한 소자를 제조할 수 있다.
또한, 전자원 또는 화상 형성 장치가 고효율 및 장기간 안정한 특성을 갖는 본 발명의 전자 방출 소자를 사용하여 구성된 경우, 효율은 높아지며, 소자들은 다수의 전자 방출 소자 어레이의 경우에도 매우 안정할 수 있다. 특히, 화상 표시 장치가 형광 재료로 구성될 때, 화상 표시 장치는 고휘도를 갖고, 장기간동안 안정하게 되며, 또한 저전력을 소모하게 된다.

Claims (26)

  1. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 사이에 두고 배치되는 제1 및 제2 탄소막; 및
    상기 제1 및 제2 탄소막에 각각 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 상기 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭 내에 함몰부를 구비하며, 상기 함몰부는 탄소를 포함하는 것을 특징으로 하는 전자 방출 소자.
  2. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 구비하는 탄소막; 및
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭 내에 함몰부를 구비하며, 상기 함몰부는 탄소를 포함하는 것을 특징으로 하는 전자 방출 소자.
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 상기 탄소막은, 상기 제1 및 제2 전극 사이의 상기 기판의 표면상에 배치되는 전기적 도전성 박막을 통해 상기 전극에 접속되는 것을 특징으로 하는 전자 방출 소자.
  5. 제4항에 있어서, 상기 전도성 박막은 제2 갭을 갖고, 상기 제1 갭은 제2 갭 내에 위치하는 것을 특징으로 하는 전자 방출 소자.
  6. 제4항에 있어서, 상기 가장 좁은 갭 부분은 상기 기판의 표면위 위치 중 상기 전도성 박막의 표면보다 더 높은 위치에 위치하는 것을 특징으로 하는 전자 방출 소자.
  7. 제5항에 있어서, 상기 가장 좁은 갭 부분은 상기 기판의 표면위 위치 중 상기 전도성 박막의 표면보다 더 높은 위치에 위치하는 것을 특징으로 하는 전자 방출 소자.
  8. 제1항 또는 제2항에 있어서, 상기 제1 갭은 그 간격이 0 보다 크고 10㎚ 보다 작은 부분을 포함하는 것을 특징으로 하는 전자 방출 소자.
  9. 제8항에 있어서, 상기 제1 갭은 1 내지 5㎚의 간격을 가진 부분을 포함하는 것을 특징으로 하는 전자 방출 소자.
  10. 제1항 또는 제2항에 있어서, 상기 제1 갭의 가장 좁은 갭 부분을 접속하는 연장선상에 있는 탄소막의 두께가 0 보다 크고 100㎚ 보다 작은 것을 특징으로 하는 전자 방출 소자.
  11. 전자원에 있어서,
    복수의 전자 방출 소자가 기판상에 배열되며,
    상기 전자 방출 소자는 제1항 또는 제2항에 기재된 전자 방출 소자인 것을 특징으로 하는 전자원.
  12. 화상 형성 장치에 있어서,
    전자원, 및 상기 전자원으로부터 방출되는 전자들의 조사(irradiation)하에 화상을 형성하기 위한 화상 형성 부재를 포함하며,
    상기 전자원은 제11항에 기재된 전자원인 것을 특징으로 하는 화상 형성 장치.
  13. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 배치되는 제1 탄소막;
    상기 기판의 표면상에 배치되는 제2 탄소막- 상기 제1 탄소막과 제2 탄소은 갭으로 분리됨 -;
    상기 제1 탄소막에 전기적으로 접속되는 제1 전극; 및
    상기 제2 탄소막에 전기적으로 접속되는 제2 전극
    을 포함하고,
    상기 기판은 적어도 상기 갭에 함몰부를 구비하며, 상기 함몰부내에 탄소를 포함하는 것을 특징으로 하는 전자 방출 소자.
  14. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 배치되고 갭을 포함하는 탄소막; 및
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 기판은 적어도 상기 갭에 함몰부를 구비하고, 상기 함몰부내에 탄소를 포함하는 것을 특징으로 하는 전자 방출 소자.
  15. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 사이에 두고 배치되는 제1 및 제2 탄소막; 및
    상기 제1 탄소막 및 제2 탄소막에 각각 전기적으로 접속되는 제1 및 제2 전극을 포함하고,
    상기 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 포함하고,
    상기 탄소막은, 상기 제1 및 제2 전극들 사이의 상기 기판의 표면상에 배치되는 전기적 전도성 박막을 통해 상기 전극에 접속되며,
    상기 가장 좁은 갭 부분은 상기 기판의 표면위 위치 중 상기 전도성 박막의 표면보다 더 높은 위치에 위치하는 것을 특징으로 하는 전자 방출 소자.
  16. 전자 방출 소자에 있어서,
    기판;
    제1 갭을 구비하고 상기 기판상에 배치되는 탄소막; 및
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하고,
    상기 탄소막은, 상기 제1 및 제2 전극들 사이의 상기 기판의 표면상에 배치되는 전기적 전도성 박막을 통해 상기 전극에 접속되며,
    상기 가장 좁은 갭 부분은 상기 기판의 표면위 위치중 상기 전도성 박막의 표면보다 더 높은 위치에 위치하는 것을 특징으로 하는 전자 방출 소자.
  17. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 사이에 두고 배치되는 제1 및 제2 탄소막; 및
    상기 제1 탄소막 및 제2 탄소막에 각각 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 상기 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하고,
    상기 탄소막은, 상기 제1 전극과 상기 제2 전극 간의 상기 기판의 표면상에 위치되는 전기적 전도성 박막을 통해 상기 전극에 접속되고,
    상기 전기적 전도성 박막은 제2 갭을 구비하고, 상기 제1 갭은 상기 제2 갭내에 위치되며,
    상기 가장 좁은 갭 부분은 상기 기판의 표면위 위치 중 상기 전기적 전도성 박막의 표면보다 더 높은 위치에 위치되는 것을 특징으로 하는 전자 방출 소자.
  18. 전자 방출 소자에 있어서,
    기판;
    제1 갭을 구비하고 상기 기판의 표면상에 배치되는 탄소막; 및
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하고,
    상기 탄소막은, 상기 제1 전극과 제2 전극 사이의 상기 기판의 표면상에 위치되는 전기적 전도성 박막을 통해 상기 전극에 접속되고,
    상기 전기적 전도성 박막은 제2 갭을 구비하고, 상기 제1 갭은 상기 제2 갭 내에 위치되며,
    상기 가장 좁은 갭 부분은 상기 기판의 표면위 위치 중 상기 전기적 전도성 박막의 표면보다 더 높은 위치에 위치되는 것을 특징으로 하는 전자 방출 소자.
  19. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 사이에 두고 배치되는 제1 및 제2 탄소막; 및
    상기 제1 탄소막 및 제2 탄소막에 각각 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 상기 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하며,
    상기 제1 갭은 그 간격이 0 보다 크고 10 nm 보다 작은 부분을 포함하는 것을 특징으로 하는 전자 방출 소자.
  20. 전자 방출 소자에 있어서,
    기판;
    제1 갭을 구비하고 상기 기판의 표면상에 배치되는 탄소막; 및
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하며,
    상기 제1 갭은 그 간격이 0 보다 크고 10 nm 보다 작은 부분을 포함하는 것을 특징으로 하는 전자 방출 소자.
  21. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 사이에 두고 배치되는 제1 및 제2 탄소막; 및
    상기 제1 탄소막 및 제2 탄소막에 각각 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 상기 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하며,
    상기 제1 갭은 그 간격이 1 내지 5 nm인 부분을 포함하는 것을 특징으로 하는 전자 방출 소자.
  22. 전자 방출 소자에 있어서,
    기판;
    제1 갭을 구비하고 상기 기판의 표면상에 배치되는 탄소막; 및
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하며,
    상기 제1 갭은 그 간격이 1 내지 5 nm인 부분을 포함하는 것을 특징으로 하는 전자 방출 소자.
  23. 전자 방출 소자에 있어서,
    기판;
    상기 기판의 표면상에 제1 갭을 사이에 두고 배치되는 제1 및 제2 탄소막; 및
    상기 제1 탄소막 및 제2 탄소막에 각각 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 상기 제1 탄소막과 제2 탄소막 사이의 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하며,
    상기 제1 갭의 가장 좁은 갭 부분을 연결하는 연장선상에 존재하는 탄소막의 두께가 0 보다 크고 100 nm 보다 작은 것을 특징으로 하는 전자 방출 소자.
  24. 전자 방출 소자에 있어서,
    기판;
    제1 갭을 구비하고 상기 기판의 표면상에 배치되는 탄소막;
    상기 탄소막에 전기적으로 접속되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 갭에서 가장 좁은 갭 부분은 상기 기판의 표면에서 떨어져 위에 위치되고,
    상기 기판은 적어도 상기 제1 갭에 함몰부를 구비하며,
    상기 제1 갭의 가장 좁은 갭 부분을 연결하는 연장선상에 존재하는 탄소막의 두께가 0 보다 크고 100 nm 보다 작은 것을 특징으로 하는 전자 방출 소자.
  25. 전자원에 있어서,
    기판상에 복수의 전자 방출 소자가 배열되며,
    상기 전자 방출 소자는 제13항 내지 제20항, 제23항, 제24항 중 어느 한 항에 기재된 전자 방출 소자인 것을 특징으로 하는 전자원.
  26. 화상 형성 장치에 있어서,
    전자원, 및 상기 전자원으로부터 방출되는 전자들의 조사(irradiation)하에 화상을 형성하기 위한 화상 형성 부재를 포함하며,
    상기 전자원은 제25항에 기재된 전자원인 것을 특징으로 하는 화상 형성 장치.
KR10-1999-0052615A 1998-12-08 1999-11-25 전자 방출 소자, 전자 방출 소자를 이용한 전자원 및전자원을 이용한 화상 형성 장치 KR100367245B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP34843898 1998-12-08
JP1998-348232 1998-12-08
JP1998-348438 1998-12-08
JP34823298 1998-12-08
JP1999-319290 1999-11-10
JP31929099A JP3154106B2 (ja) 1998-12-08 1999-11-10 電子放出素子、該電子放出素子を用いた電子源並びに該電子源を用いた画像形成装置

Publications (2)

Publication Number Publication Date
KR20000047717A KR20000047717A (ko) 2000-07-25
KR100367245B1 true KR100367245B1 (ko) 2003-01-06

Family

ID=27339716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0052615A KR100367245B1 (ko) 1998-12-08 1999-11-25 전자 방출 소자, 전자 방출 소자를 이용한 전자원 및전자원을 이용한 화상 형성 장치

Country Status (5)

Country Link
US (3) US6380665B1 (ko)
EP (2) EP1347487A3 (ko)
JP (1) JP3154106B2 (ko)
KR (1) KR100367245B1 (ko)
DE (1) DE69911355T2 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3131781B2 (ja) 1998-12-08 2001-02-05 キヤノン株式会社 電子放出素子、該電子放出素子を用いた電子源並びに画像形成装置
DE60042722D1 (de) * 1999-03-02 2009-09-24 Canon Kk Elektronenstrahl-emittiervorrichtung und bilderzeugungsvorrichtung
JP2001319564A (ja) * 2000-05-08 2001-11-16 Canon Inc 電子源形成用基板、該基板を用いた電子源並びに画像表示装置
JP3703448B2 (ja) * 2001-09-27 2005-10-05 キヤノン株式会社 電子放出素子、電子源基板、表示装置及び電子放出素子の製造方法
JP3647436B2 (ja) 2001-12-25 2005-05-11 キヤノン株式会社 電子放出素子、電子源、画像表示装置、及び電子放出素子の製造方法
JP4438044B2 (ja) 2002-10-15 2010-03-24 キヤノン株式会社 電気泳動表示用粒子分散液およびそれを用いた電気泳動表示装置
CN100419939C (zh) * 2003-01-21 2008-09-17 佳能株式会社 通电处理方法和电子源衬底的制造方法
KR100565201B1 (ko) * 2003-12-11 2006-03-30 엘지전자 주식회사 표면 전도형 전계 방출 소자
JP3840251B2 (ja) 2004-03-10 2006-11-01 キヤノン株式会社 電子放出素子、電子源、画像表示装置及び該画像表示装置を用いた情報表示再生装置及びそれらの製造方法
JP4366235B2 (ja) * 2004-04-21 2009-11-18 キヤノン株式会社 電子放出素子、電子源及び画像表示装置の製造方法
US7230372B2 (en) 2004-04-23 2007-06-12 Canon Kabushiki Kaisha Electron-emitting device, electron source, image display apparatus, and their manufacturing method
JP3907667B2 (ja) 2004-05-18 2007-04-18 キヤノン株式会社 電子放出素子、電子放出装置およびそれを用いた電子源並びに画像表示装置および情報表示再生装置
JP3848341B2 (ja) * 2004-06-29 2006-11-22 キヤノン株式会社 電子放出素子、電子源、画像表示装置、および映像受信表示装置、並びに電子放出素子の製造方法
JP4594077B2 (ja) 2004-12-28 2010-12-08 キヤノン株式会社 電子放出素子及びそれを用いた電子源並びに画像表示装置および情報表示再生装置
KR20060104659A (ko) * 2005-03-31 2006-10-09 삼성에스디아이 주식회사 전자 방출 소자
KR20060104655A (ko) * 2005-03-31 2006-10-09 삼성에스디아이 주식회사 전자 방출 소자
JP4920925B2 (ja) * 2005-07-25 2012-04-18 キヤノン株式会社 電子放出素子及びそれを用いた電子源並びに画像表示装置および情報表示再生装置とそれらの製造方法
KR20070036925A (ko) * 2005-09-30 2007-04-04 삼성에스디아이 주식회사 전자 방출 디바이스 및 이를 이용한 전자 방출 표시디바이스
JP4143665B2 (ja) 2005-12-13 2008-09-03 キヤノン株式会社 電子放出素子の製造方法、及びそれを用いた、電子源並びに画像表示装置の製造方法
US7960718B2 (en) 2006-07-10 2011-06-14 Applied Nanotech Holdings, Inc. Printable thin-film transistor for flexible electronics
US7879131B2 (en) * 2006-08-15 2011-02-01 Applied Nanotech Holdings, Inc. Metal encapsulation
EP2109132A3 (en) 2008-04-10 2010-06-30 Canon Kabushiki Kaisha Electron beam apparatus and image display apparatus using the same
JP2009277460A (ja) * 2008-05-14 2009-11-26 Canon Inc 電子放出素子及び画像表示装置
JP2010251102A (ja) * 2009-04-15 2010-11-04 Canon Inc 画像表示装置
US7969029B2 (en) * 2009-06-01 2011-06-28 Santiago Vitagliano Dynamic pressure differential hydroelectric generator
KR101464266B1 (ko) 2013-07-18 2014-11-24 (주)세고스 누름 개폐형 슬라이딩 장치
JP6269793B1 (ja) 2016-12-05 2018-01-31 千住金属工業株式会社 搬送装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0701265A1 (en) * 1994-08-29 1996-03-13 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus as well as method of manufacturing the same
EP0757371A2 (en) * 1995-08-03 1997-02-05 Canon Kabushiki Kaisha Electron-emitting device and electron source and image-forming apparatus using the same as well as method of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2923980B2 (ja) 1989-07-12 1999-07-26 松下電器産業株式会社 電界放出型冷陰極の製造方法
JPH05335925A (ja) 1992-05-29 1993-12-17 Fujitsu Ltd タッチパネル入力装置
JP3147267B2 (ja) * 1993-08-30 2001-03-19 キヤノン株式会社 電子放出素子およびその製造方法
CA2299957C (en) * 1993-12-27 2003-04-29 Canon Kabushiki Kaisha Electron-emitting device and method of manufacturing the same as well as electron source and image-forming apparatus
JP3200284B2 (ja) 1994-06-20 2001-08-20 キヤノン株式会社 電子源及び画像形成装置の製造方法
JP3416266B2 (ja) 1993-12-28 2003-06-16 キヤノン株式会社 電子放出素子とその製造方法、及び該電子放出素子を用いた電子源及び画像形成装置
JPH0832154A (ja) 1994-07-15 1996-02-02 Mitsui Petrochem Ind Ltd レーザロッドホルダ取付け構造
JP3332676B2 (ja) 1994-08-02 2002-10-07 キヤノン株式会社 電子放出素子、電子源及び画像形成装置と、それらの製造方法
JP2836015B2 (ja) 1995-03-22 1998-12-14 キヤノン株式会社 電子放出素子、電子源、画像形成装置の製造方法
JP2903295B2 (ja) 1994-08-29 1999-06-07 キヤノン株式会社 電子放出素子、それを用いた電子源並びに画像形成装置と、それらの製造方法
JP2932250B2 (ja) 1995-01-31 1999-08-09 キヤノン株式会社 電子放出素子、電子源、画像形成装置及びそれらの製造方法
JPH09120067A (ja) 1995-10-25 1997-05-06 A G Technol Kk 光源装置及びその応用装置
JP3302278B2 (ja) 1995-12-12 2002-07-15 キヤノン株式会社 電子放出素子の製造方法並びに該製造方法を用いた電子源及び画像形成装置の製造方法
EP0803890B1 (en) 1996-04-26 2003-03-19 Canon Kabushiki Kaisha Method of manifacturing electron emitting device, electron source and image-forming apparatus using the same
US6005334A (en) 1996-04-30 1999-12-21 Canon Kabushiki Kaisha Electron-emitting apparatus having a periodical electron-emitting region
JP3372848B2 (ja) 1996-10-31 2003-02-04 キヤノン株式会社 電子放出素子及び画像表示装置及びそれらの製造方法
JP3320363B2 (ja) 1997-09-03 2002-09-03 キヤノン株式会社 電子放出素子、電子源、画像形成装置、及び電子放出素子の製造方法
US6586872B2 (en) * 1997-09-03 2003-07-01 Canon Kabushiki Kaisha Electron emission source, method and image-forming apparatus, with enhanced output and durability
JP3323847B2 (ja) * 1999-02-22 2002-09-09 キヤノン株式会社 電子放出素子、電子源および画像形成装置の製造方法
JP3323851B2 (ja) * 1999-02-26 2002-09-09 キヤノン株式会社 電子放出素子およびこれを用いた電子源およびこれを用いた画像形成装置
US6680562B1 (en) * 1999-08-20 2004-01-20 Fei Company Schottky emitter having extended life
US6595820B2 (en) * 2000-01-07 2003-07-22 The United States Of America As Represented By The Secretary Of The Navy Field emitter cell and array with vertical thin-film-edge emitter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0701265A1 (en) * 1994-08-29 1996-03-13 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus as well as method of manufacturing the same
EP0757371A2 (en) * 1995-08-03 1997-02-05 Canon Kabushiki Kaisha Electron-emitting device and electron source and image-forming apparatus using the same as well as method of manufacturing the same

Also Published As

Publication number Publication date
US20020096986A1 (en) 2002-07-25
US6380665B1 (en) 2002-04-30
DE69911355T2 (de) 2004-07-08
DE69911355D1 (de) 2003-10-23
US6888296B2 (en) 2005-05-03
JP2000231872A (ja) 2000-08-22
EP1009009A2 (en) 2000-06-14
US7291962B2 (en) 2007-11-06
JP3154106B2 (ja) 2001-04-09
US20050052108A1 (en) 2005-03-10
EP1347487A3 (en) 2004-12-29
KR20000047717A (ko) 2000-07-25
EP1347487A2 (en) 2003-09-24
EP1009009B1 (en) 2003-09-17
EP1009009A3 (en) 2000-09-27

Similar Documents

Publication Publication Date Title
KR100367245B1 (ko) 전자 방출 소자, 전자 방출 소자를 이용한 전자원 및전자원을 이용한 화상 형성 장치
US6225749B1 (en) Method of driving electron-emitting device, method of driving electron source using the electron-emitting device, and method of driving image forming apparatus using the electron source
KR100188979B1 (ko) 전자빔 장치 및 그 구동 방법
US6522054B2 (en) Electron-emitting device, electron source and image forming apparatus
JP3131782B2 (ja) 電子放出素子、電子源並びに画像形成装置
US6586872B2 (en) Electron emission source, method and image-forming apparatus, with enhanced output and durability
JP3652160B2 (ja) 電子放出素子及び電子源及び画像形成装置及び電子放出素子の製造方法
JP2000251643A (ja) 電子放出素子、電子放出素子を用いた電子源、及び電子源を用いた画像形成装置
JP3667137B2 (ja) 電子放出素子、電子放出素子を用いた電子源、及び電子源を用いた画像形成装置
JP3639739B2 (ja) 電子放出素子、電子放出素子を用いた電子源、電子源を用いた画像形成装置及び画像形成装置を用いた表示装置
JP3320363B2 (ja) 電子放出素子、電子源、画像形成装置、及び電子放出素子の製造方法
JP3131781B2 (ja) 電子放出素子、該電子放出素子を用いた電子源並びに画像形成装置
JP3639738B2 (ja) 電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた画像形成装置及び該画像形成装置を用いた表示装置
JP2000251638A (ja) 電子放出素子、前記電子放出素子を用いた電子源並びに前記電子源を用いた画像形成装置、並びにそれらの駆動方法及び装置
JPH09115431A (ja) 凹凸を有する基板、並びにそれを用いた電子放出素子、電子源、表示パネルおよび画像形成装置の製造方法
JP2000251624A (ja) 電子放出素子及びその製造方法、並びに該電子放出素子を用いた電子源、画像形成装置
JP2000250477A (ja) 画像形成装置の駆動方法及び装置
JP2000173451A (ja) 電子放出素子、電子源及び画像形成装置の製造方法
JPH103848A (ja) 電子放出素子、電子源、画像形成装置及びそれらの製造方法
JPH09330649A (ja) 電子放出素子、電子源、及び画像形成装置
JP2000251637A (ja) 電子放出素子及びそれを用いた画像表示装置
JP2000243236A (ja) 電子放出素子、電子源基板及び画像形成装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111125

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee