KR100361515B1 - Method of fabricating a contact in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 콘택부 제조방법에 관한 것으로, 특히, 콘택홀이 형성되는 최종 상부 절연층을 질화막/산화막 등의 식각선택비가 큰 적층구조의 절연막들을 사용하여 형성하고 미세콘택홀을 형성하기 위하여 경사 식각프로파일을 갖는 제 1 식각단계와 수직 식각프로파일을 갖는 제 2 식각단계로 적층된 절연막들을 차례로 식각하여 공정마진을 확보하고, 미세 콘택홀을 매립하는 플러그 형성용 도전층의 과도식각문제를 해결하여 메모리소자의 신뢰성을 개선하도록 한 반도체장치의 메모리소자 콘택부 형성방법에 관한 것이다. 본 발명은 기판상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층상에 상기 제 1 절연층과 식각선택비가 큰 절연막으로 식각정지막을 형성하는 단계와, 상기 식각정지막상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층상에 캡-도전막을 형성하는 단계와, 상기 캡-도전막과 상기 제 2 절연층의 소정부위를 제거하여 식각프로파일이 경사지고 상기 식각정지막 표면을 노출시키는 제 1 개구부를 형성하는 제 1 식각단계와, 상기 제 1 개구부에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층의 소정 부위를 제거하여 상기 기판의 소정 부위를 노출시키는 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 제 2 식각단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a contact portion of a semiconductor device. In particular, a final upper insulating layer in which a contact hole is formed is formed by using insulating films having a high etch selectivity such as a nitride film / oxide film and a fine contact hole. In order to secure a process margin by sequentially etching the insulating layers stacked in the first etching step having the slanted etch profile and the second etching step having the vertical etch profile, the transient etching problem of the conductive layer for plug formation filling the fine contact hole is solved. The present invention relates to a method for forming a memory device contact portion of a semiconductor device to solve the problem and to improve the reliability of the memory device. The present invention includes forming a first insulating layer on a substrate, forming an etch stop layer on the first insulating layer with an insulating film having a large etching selectivity with the first insulating layer, and a second insulating layer on the etch stop layer. Forming a layer, forming a cap-conducting film on the second insulating layer, removing a predetermined portion of the cap-conducting film and the second insulating layer, and an etch profile is inclined and the surface of the etch stop layer is removed. Forming a first opening through which the first opening is exposed; and removing a predetermined portion of the etch stop layer and the first insulating layer exposed by the first opening to expose a predetermined portion of the substrate. And a second etching step of forming a second opening having the second opening.
Description
본 발명은 반도체장치의 콘택부 제조방법에 관한 것으로, 특히, 콘택홀이 형성되는 최종 상부 절연층을 질화막/산화막 등의 적층구조의 절연막들을 사용하여 형성하고 미세콘택홀을 형성하기 위하여 경사 식각프로파일을 갖는 제 1 식각단계와 수직 식각프로파일을 갖는 제 2 식각단계로 적층된 절연막들을 차례로 식각하여 공정마진을 확보하고, 미세 콘택홀을 매립하는 플러그 형성용 도전층의 과도식각문제를 해결하여 메모리소자의 신뢰성을 개선하도록 한 반도체장치의 메모리소자 콘택부 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a contact portion of a semiconductor device, and in particular, to form a final upper insulating layer on which a contact hole is formed by using insulating films having a laminated structure such as a nitride film / oxide film and to form a fine contact hole. The process layer is secured by sequentially etching the insulating layers stacked in the first etching step having the second etching step and the second etching step having the vertical etching profile, and the transient etching problem of the plug forming conductive layer filling the fine contact hole is solved. A method of forming a memory device contact portion of a semiconductor device to improve the reliability of the semiconductor device.
반도체장치의 디램셀등의 메모리소자를 제조하는 종래 기술에서는 캐패시터의 스토리지전극 노드와 소스/드레인용 불순물 확산영역을 전기적으로 연결하기 위하여, 소자 하부의 층간절연층에 제 1 콘택홀과 이를 충전하는 제 1 플러그를 형성하고 비트라인 등을 형성한 다음, 다시 층간절연층을 형성하고 소정 부위를 제거하여 제 1 플러그의 상부 표면을 노출시키는 제 2 콘택홀을 형성한 다음 이를 매립하는 제 2 플러그를 형성하게 된다.In the prior art of manufacturing a memory device such as a DRAM cell of a semiconductor device, in order to electrically connect a storage electrode node of a capacitor and an impurity diffusion region for a source / drain, a first contact hole and a first contact hole are filled in an interlayer insulating layer under the device. After forming the first plug, the bit line, and the like, the interlayer insulating layer is formed again, and a predetermined portion is removed to form a second contact hole exposing the upper surface of the first plug. To form.
그러나, 종래 기술에서는 제 2 콘택홀이 형성되는 절연층을 산화막으로만 형성하고 제 2 콘택홀을 충전하는 제 2 플러그를 에치백으로 형성한 다음 질화막을 형성하고 스토리지전극 형성부위를 정의하므로, 제 2 콘택홀의 싸이즈를 제어하기 곤란하여 인근의 비트라인과 단락문제를 유발하며, 에치백에 의한 제 2 플러그의 과도식각량에 따라 리세스(recess) 양이 정확하게 제어되지 않을 경우 스토리지전극과 비트라인의 단락 문제 또는 잔류한 질화막 측멱에 의한 제 1 플러그와 제 2 플러그간의 콘택저항 감소 등의 문제가 발생한다.However, in the related art, since the insulating layer in which the second contact hole is formed is formed only of an oxide film, the second plug filling the second contact hole is formed as an etch back, then a nitride film is formed and the storage electrode forming portion is defined. 2 It is difficult to control the size of the contact hole, which causes the problem of the bit line and short circuit in the vicinity. If the amount of recess is not accurately controlled by the excessive etching amount of the second plug by the etch back, the storage electrode and the bit line A short circuit problem or a problem such as a decrease in contact resistance between the first plug and the second plug due to residual nitride film measurement occurs.
도 1a 내지 도 1h는 종래 기술에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도로서, 디램 셀에서의 캐패시터 및 비트라인 부위에서의 콘택부 형성방법을 도시한다.1A to 1H are cross-sectional views illustrating a method of manufacturing a contact portion of a semiconductor device according to the related art, and illustrate a method of forming a contact portion at a capacitor and a bit line in a DRAM cell.
도 1a를 참조하면, p형의 실리콘기판인 제 1 도전형 반도체기판(10)에 소스/드레인용 불순물 확산영역(11)과 산화막으로 제 1 층간절연층(12)을 형성한 다음, 제 1 층간절연층의 소정 부위를 제거하여 불순물 확산영역(11) 표면을 노출시키는 제 1 콘택홀을 형성한 후, 제 1 콘택홀을 도핑된 폴리실리콘 등의 도전체로 충전하여 제 1 플러그(13)를 형성한다.Referring to FIG. 1A, a first interlayer insulating layer 12 is formed of a source / drain impurity diffusion region 11 and an oxide film on a first conductivity-type semiconductor substrate 10, which is a p-type silicon substrate. After removing a predetermined portion of the interlayer dielectric layer to form a first contact hole exposing the surface of the impurity diffusion region 11, the first contact hole is filled with a conductor such as doped polysilicon to fill the first plug 13. Form.
제 1 플러그(13) 표면을 포함하는 제 1 층간절연층(12)상에 HLD(high temperature low pressure dielectric) 등으로 제 2 층간절연층(14)을 소정 두께로 형성한 다음, 그 위에 비트라인(15)을 형성한다.A second interlayer insulating layer 14 is formed on the first interlayer insulating layer 12 including the surface of the first plug 13 by a high temperature low pressure dielectric (HLD) or the like to a predetermined thickness, and thereafter, a bit line is formed thereon. (15) is formed.
그리고, 비트라인(15) 표면을 포함하는 제 2 층간절연층(14) 상에 비트라인 절연용 제 1 질화막(16)을 화학기상증착으로 얇게(300-500Å) 증착하여 형성한다.Then, the first nitride film 16 for bit line insulation is deposited on the second interlayer insulating layer 14 including the surface of the bit line 15 by a thin film (300-500 kPa) by chemical vapor deposition.
그 다음, 제 1 질화막(16)상에 제 1 p-TEOS막(17)을 500-1000Å 두께로 형성하고, 다시 그(17) 위에 평탄화를 위한 제 3 층간절연층(18)을 산화막을 증착하여 3000-6000Å 두께로 형성한 후, 제 3 층간절연층(18) 표면에 제 2 p-TEOS막(19)을 얇게(500-1000Å) 형성한다.Next, a first p-TEOS film 17 is formed on the first nitride film 16 to a thickness of 500-1000 GPa, and then an oxide film is deposited on the 17 to form a third interlayer insulating layer 18 for planarization. To form a thickness of 3000-6000 GPa, a second p-TEOS film 19 is thinly formed on the surface of the third interlayer insulating layer 18 (500-1000 GPa).
그리고, 제 2 p-TEOS막(19)상에 캡-폴리실리콘층(20)을 소정 두께(1500-2500Å)로 증착하여 형성하고, 그 위에 감광막을 도포한 다음 노광 및 현상공정으로 제 1 플러그(13) 표면을 노출시키기 위한 제 2 콘택홀 형성 부위를 정의하는 제 1 포토레지스트패턴(21)을 형성한다.Then, the cap-polysilicon layer 20 is formed on the second p-TEOS film 19 by a predetermined thickness (1500-2500 kPa), and a photosensitive film is applied thereon, and then the first plug is exposed and developed. (13) A first photoresist pattern 21 defining a second contact hole formation site for exposing the surface is formed.
도 1b를 참조하면, 제 1 포토레지스트패턴으로 보호되지 않는 부위의 캡-폴리실리콘층/제 2 p-TEOS막/제 3 층간절연층/제 1p-TEOS막/질화막/제 1 층간절연층을 차례로 제거하여 잔류한 캡-폴리실리콘층(200)/제 2 p-TEOS막(190)/제 3 층간절연층(180)/제 1p-TEOS막(170)/질화막(160)/제 1 층간절연층(140)에 의하여 형성된 제 2 콘택홀(H1)을 형성한 다음 제 1 포토레지스트패턴을 제거한다.Referring to FIG. 1B, a cap-polysilicon layer / second p-TEOS film / third interlayer insulating layer / first p-TEOS film / nitride film / first interlayer insulating layer of a portion not protected by the first photoresist pattern is illustrated. Cap-polysilicon layer 200 / second p-TEOS film 190 / third interlayer insulating layer 180 / first p-TEOS film 170 / nitride film 160 / first layer remaining after removal After forming the second contact hole H1 formed by the insulating layer 140, the first photoresist pattern is removed.
이때, 캡-폴리실리콘층(200)의 식각조건은 3-7mT, 300-600Ws, 100-300Wb, 80-120 sccm Cl2, 2-8 sccm N2로 40-70초간 실시하여 건식식각하고, 산화막들의 식각조건은30-50mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF3, 5-10 sccm O2, 300-700 sccm Ar로 100-140초간 실시하여 건식식각한다.At this time, the etching conditions of the cap-silicon layer 200 is dry etching by performing for 40-70 seconds with 3-7mT, 300-600Ws, 100-300Wb, 80-120 sccm Cl 2 , 2-8 sccm N 2 , The etching conditions of the oxide films are dry etched by 30-50 mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF 3 , 5-10 sccm O 2 , and 300-700 sccm Ar for 100-140 seconds.
이때, 제 2 콘택홀 형성의 관건은 비트라인(15) 사이를 관통하는 제 2 콘택홀(H1)의 지름(A1)이다. 이러한 지름(A1)의 크기에 따라 비트라인을 절연시키는 절연막들의 두께(A2)가 결정되어 플러그와 비트라인간의 단락이 유발될 수 있다. 이는 산화막으로 이루어진 절연막을 식각할 때 식각 프로파일이 경사지기 때문이다. 따라서, 종래 기술에서는 이러한 지름(A1) 또는 두께(A2)의 제어가 곤란하다.At this time, the key to the formation of the second contact hole is the diameter A1 of the second contact hole H1 penetrating between the bit lines 15. According to the size of the diameter A1, the thickness A2 of the insulating layers that insulate the bit line may be determined to cause a short circuit between the plug and the bit line. This is because the etching profile is inclined when the insulating film made of the oxide film is etched. Therefore, in the prior art, it is difficult to control such diameter A1 or thickness A2.
도 1c를 참조하면, 제 2 플러그를 형성하기 위하여 제 1 콘택홀을 충분히 매립하도록 도핑된 폴리실리콘층(22)을 잔류한 캡-폴리실리콘층(200)상에 화학기상증착으로 증착하여 형성한다. 이때, 증착 두께는 3000-5000Å로 한다.Referring to FIG. 1C, a doped polysilicon layer 22 is deposited by chemical vapor deposition on the remaining cap-polysilicon layer 200 to sufficiently fill the first contact hole to form a second plug. . At this time, the deposition thickness is 3000-5000 kPa.
도 1d를 참조하면, 도핑된 폴리실리콘층과 캡-폴리실리콘층에 에치백을 실시하여 제 2 p-TEOS막(190)의 표면을 완전히 노출시키며 제 2 콘택홀내에 잔류한 폴리실리콘층으로 이루어진 제 2 플러그(220)를 형성한다. 이때, 에치백은 건식식각으로 실시하며 식각조건은 3-7mT, 20-50W, 10-30 sccm SF6로 80-120초간 실시하는 것으로 한다. 따라서, 리세스(recess)되는 폴리실리콘 두께(R1)는 300-1000Å 정도이며, 필요한 경우 리세스 양을 2000Å까지 할 수 있다. 이때, 중요한 요소는 폴리실리콘의 손실량을 최소화하는 것이다.Referring to FIG. 1D, the doped polysilicon layer and the cap-polysilicon layer are etched back to completely expose the surface of the second p-TEOS layer 190 and include a polysilicon layer remaining in the second contact hole. The second plug 220 is formed. At this time, the etch back is performed by dry etching and the etching conditions are performed by 3-7mT, 20-50W, 10-30 sccm SF 6 for 80-120 seconds. Accordingly, the recessed polysilicon thickness R1 is about 300-1000 kPa, and the amount of recess can be up to 2000 kPa if necessary. At this time, an important factor is to minimize the loss of polysilicon.
도 1e를 참조하면, 제 2 플러그(220)의 노출된 표면을 포함하는 제 2 p-TEOS막(190) 표면에 스톱퍼(stopper)로서 질화막(23)을 화학기상증착으로 증착하여 형성한다. 이때, 질화막(23)의 증착 두께는 500-1000Å으로 한다.Referring to FIG. 1E, the nitride film 23 is formed by chemical vapor deposition on the surface of the second p-TEOS film 190 including the exposed surface of the second plug 220 as a stopper. At this time, the deposition thickness of the nitride film 23 is set to 500-1000 kPa.
도 1f를 참조하면, 질화막(23)상에 산화막으로 제 4 층간절연층(24)을 증착하여 형성한다. 이때, 제 4 층간절연층(24)의 형성 두께는 10000-15000Å 정도로 두껍게 형성한다.Referring to FIG. 1F, a fourth interlayer insulating layer 24 is formed by depositing an oxide film on the nitride film 23. At this time, the fourth interlayer insulating layer 24 is formed to a thickness of about 10000-15000 kPa.
그리고, 제 4 층간절연층(24) 표면에 포토레지스트를 도포한 다음 캐패시터의 스토리지전극 형성부위를 정의하는 노광마스크를 사용한 노광 및 현상으로 스토리지전극 형성부위의 상부에 위치한 제 4 층간절연층(24) 표면을 노출시키는 포토레지스트패턴(25)을 형성한다.The fourth interlayer insulating layer 24 disposed on the storage electrode forming portion is formed by applying photoresist to the surface of the fourth interlayer insulating layer 24 and then exposing and developing using an exposure mask defining a storage electrode forming portion of the capacitor. A photoresist pattern 25 exposing the surface is formed.
도 1g를 참조하면, 포토레지스트패턴으로 보호되지 않는 제 4 층간절연층/질화막/제 2 p-TEOS막/제 3 층간절연층을 차례로 제거하여 제 2 플러그(220) 표면과 그(220) 표면에서 연장된 제 3 층간절연층(180)의 일부를 노출시키는 개구부를 형성한다.Referring to FIG. 1G, the surface of the second plug 220 and the surface thereof 220 may be sequentially removed by sequentially removing the fourth interlayer insulating layer / nitride film / second p-TEOS film / third interlayer insulating layer which are not protected by the photoresist pattern. An opening is formed to expose a portion of the third interlayer insulating layer 180 extending from the.
이때, 산화막은 두단계의 건식식각으로 제거하며 식각조건은 먼저, 30-50mT, 1800-2200Ws, 800-1500Wb, 10-20 sccm C4F8, 5-10 sccm O2, 300-700 sccm Ar로 150-200초간 실시하여 일단계 식각하고, 이어서, 30-70mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF3, 300-700 sccm Ar로 10-20초간 실시하여 이단계 식각한다.At this time, the oxide film is removed by two stages of dry etching and the etching conditions are first, 30-50mT, 1800-2200Ws, 800-1500Wb, 10-20 sccm C 4 F 8 , 5-10 sccm O 2 , 300-700 sccm Ar After performing 150-200 seconds to one-step etching, and then 30-70mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF 3 , 300-700 sccm Ar is carried out for 10-20 seconds to etch in two steps.
이러한 스토리지전극 패턴이 형성될 개구부 형성에서 가장 중요한 것은 개구부 저면부를 이루는 노출된 제 3 층간절연층(180)의 표면으로부터 제 1 p-TEOS막(170)표면 까지의 거리(B1)이다. 이러한 거리(B1)은 최대한 크게 형성하는 것이 비트라인(15)과 스토리지전극과의 단락을 방지할 수 있다.The most important thing in forming the openings in which the storage electrode pattern is to be formed is the distance B1 from the surface of the exposed third interlayer insulating layer 180 forming the bottom surface of the opening to the surface of the first p-TEOS film 170. Forming the distance B1 as large as possible can prevent a short circuit between the bit line 15 and the storage electrode.
즉, 도 1d에서 폴리실리콘 손실량(R1)이 1000Å 이상으로 크면 개구부 형성시 제 3 층간절연층(180)의 식각량이 커지므로 개구부 하부에 위치한 비트라인(15)이 노출될 우려가 있는 것이다.That is, in FIG. 1D, when the polysilicon loss R1 is greater than 1000 μs, the etching amount of the third interlayer insulating layer 180 increases when the opening is formed, so that the bit line 15 disposed under the opening may be exposed.
도 1h를 참조하면, 노출된 제 2 플러그(220) 표면과 제 3 층간절연층(180)의 표면으로 포함하는 개구부와 제 4 층갖절연층(240)상에 스토리지전극 형성용으로 도핑된 폴리실리콘 등의 도전체막(25)을 화학기상증착으로 증착하여 형성한다. 이때, 도핑된 폴리실리콘으로 도전체막(25)을 형성한 경우 그 두께는 500-1000Å으로 한다.Referring to FIG. 1H, polysilicon doped to form a storage electrode on an insulating layer 240 having an opening including the exposed surface of the second plug 220 and the surface of the third interlayer insulating layer 180 and the fourth insulating layer 240. A conductive film 25 such as the above is formed by vapor deposition by chemical vapor deposition. In this case, when the conductor film 25 is formed of doped polysilicon, the thickness thereof is 500-1000 kPa.
도시되지는 않았지만, 후속공정으로 도전체막(25)을 적절히 패터닝하여 스토리지전극을 완성하고, 그 위에 유전막과 플리이트전극을 형성하여 캐패시터를 제조한다.Although not shown in the drawing, the conductive film 25 is appropriately patterned in a subsequent process to complete the storage electrode, and a dielectric film and a pleated electrode are formed thereon to manufacture a capacitor.
그러나, 상술한 종래의 반도체장치는 고집적 디램셀에서 캐패시터가 비트라인 상부에 위치한 구조(capacitor on a bit line)를 가질 때 제 2 플러그를 형성하기 위한 제 2 콘택홀 형성시 그 지름의 크기를 제어하기 곤란하여 이웃한 비트라인 등과 단락을 유발할 수 있으며, 제 2 플러그 형성시 폴리실리콘의 손실량이 많아 스토리지전극 하부 층간절연층이 과도식각되면 캐패시터의 스토리지전극과 비트라인이 단락될 우려가 있고, 또한, 하부층간절연층이 충분히 식각되지 않으면 제 2 플러그가 리세스된 부위에 질화막이 측벽형태로 잔류하게 되어 제 2 플러그와 제 1 플러그의 콘택저항을 증가시키는 등의 문제점이 있다.However, the above-described conventional semiconductor device controls the size of the diameter when forming the second contact hole for forming the second plug when the capacitor has a structure on the bit line in the highly integrated DRAM cell. It may be difficult to cause a short circuit between adjacent bit lines and the like, and a large amount of polysilicon loss may occur when the second plug is formed, and if the interlayer insulating layer under the storage electrode is excessively etched, the storage electrode and the bit line of the capacitor may be shorted. If the lower interlayer insulating layer is not sufficiently etched, the nitride film may remain in a sidewall shape at a portion where the second plug is recessed to increase the contact resistance between the second plug and the first plug.
따라서, 본 발명의 목적은 콘택홀이 형성되는 최종 상부 절연층을 질화막/산화막 등의 적층구조의 절연막들을 사용하여 형성하고 미세콘택홀을 형성하기 위하여 경사 식각프로파일을 갖는 제 1 식각단계와 수직 식각프로파일을 갖는 제 2 식각단계로 적층된 절연막들을 차례로 식각하여 공정마진을 확보하고, 미세 콘택홀을 매립하는 플러그 형성용 도전층의 과도식각문제를 해결하여 메모리소자의 신뢰성을 개선하도록 한 반도체장치의 메모리소자 콘택부 형성방법을 제공함에 있다.Accordingly, an object of the present invention is to form a final upper insulating layer on which a contact hole is formed by using insulating films having a stacked structure such as a nitride film / oxide film, and a vertical etching process with a first etching step having a etch profile to form a fine contact hole. A semiconductor device is fabricated to sequentially process insulating layers stacked in a second etching step having a profile to secure a process margin, and to solve a problem of transient etching of a plug forming conductive layer filling a fine contact hole, thereby improving reliability of a memory device. A memory device contact portion forming method is provided.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 콘택부 제조방법은 기판상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층상에 식각정지막을 형성하는 단계와, 상기 식각정지막상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층상에 캡-도전막을 형성하는 단계와, 상기 캡-도전막과 상기 제 2 절연층의 소정부위를 제거하여 식각프로파일이 경사지고 상기 식각정지막 표면을 노출시키는 제 1 개구부를 형성하는 제 1 식각단계와, 상기 제 1 개구부에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층의 소정 부위를 제거하여 상기 기판의 소정 부위를 노출시키는 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 제 2 식각단계를 포함하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a contact portion of a semiconductor device, the method including forming a first insulating layer on a substrate, forming an etch stop layer on the first insulating layer, and forming a etch stop layer on the etch stop layer. Forming a second insulating layer, forming a cap-conductive film on the second insulating layer, and removing a predetermined portion of the cap-conductive film and the second insulating layer to incline the etch profile and stop the etch stop. A first etching step of forming a first opening exposing the surface of the film; a vertical portion of removing the predetermined portion of the etch stop layer and the first insulating layer exposed by the first opening to expose a predetermined portion of the substrate; And a second etching step of forming a second opening having an etching profile.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 콘택부 제조방법은 불순물 확산영역이 소정 부위에 형성된 반도체기판상에 제 1 절연층과 상기 제 1 절연층을 관통하며 상기 불순물 확산영역과 접촉하는 제 1 플러그를 형성하는 단계와, 상기 제 1 플러그 표면을 포함하는 상기 제 1 절연층상에 제 2 절연층을 형성하고 상기 제 2 절연층상에 비트라인을 형성하는 단계와, 상기 비트라인을 포함하는 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계와, 상기 제 3 절연층상에 제 4 절연층/식각정지막/제 5 절연층을 형성하는 단계와, 상기 제 5 절연층상에 캡-도전막을 형성하는 단계와, 상기 캡-도전막과 상기 제 5 절연층의 소정 부위를 제거하여 식각정지막의 표면을 노출시키며 식각프로파일이 경사진 제 1 개구부를 형성하는 단계와, 노출된 상기 식각정지막과 그 하부에 위치한 상기 제 4 절연층/제 3 절연층/제 2 절연층을 차례로 제거하여 상기 제 1 플러그의 표면을 노출시키며 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 단계와, 상기 제 1 개구부와 제 2 개구부를 포함하는 잔류한 상기 캡-도전막상에 도전층을 형성하는 단계와, 상기 도전층과 상기 캡-도전막에 에치백을 실시하여 상기 제 5 절연층의 표면을 노출시키며 상기 제 1 개구부와 상기 제 2 개구부를 충전하는 제 2 플러그를 형성하는 단계와, 상기 제 2 플러그 표면을 포함하는 상기 제 5 절연층 표면에 제 6 절연층을 형성하고 상기 제 6 절연층과 상기 제 5 절연층의 소정부위를 제거하여 상기 제 2 플러그 표면과 상기 식각정지막 표면을 일부 노출시키는 제 3 개구부를 형성하는 단계와, 상기 제 3 개구부 내부 표면에 캐패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a contact portion of a semiconductor device, wherein an impurity diffusion region penetrates through a first insulating layer and the first insulating layer on a semiconductor substrate, and the impurity diffusion is performed. Forming a first plug in contact with a region, forming a second insulating layer on the first insulating layer including the first plug surface and forming a bit line on the second insulating layer; Forming a third insulating layer on the second insulating layer including a line; forming a fourth insulating layer / etch stop film / fifth insulating layer on the third insulating layer; Forming a cap-conductive film on the substrate, removing a predetermined portion of the cap-conductive film and the fifth insulating layer to expose a surface of the etch stop film, and forming a first opening in which the etch profile is inclined And removing the exposed etch stop layer and the fourth insulating layer, the third insulating layer, and the second insulating layer disposed below, exposing the surface of the first plug to form a second opening having a vertical etch profile. Forming a conductive layer on the remaining cap-conductive film including the first opening and the second opening, and etching back the conductive layer and the cap-conducting film to form the fifth insulating layer. Forming a second plug exposing the surface of the layer and filling the first and second openings, forming a sixth insulating layer on the surface of the fifth insulating layer including the second plug surface and Removing a predetermined portion of the sixth insulating layer and the fifth insulating layer to form a third opening that partially exposes the second plug surface and the etch stop layer, and at the inner surface of the third opening; It characterized in that it comprises a step of forming a capacitor.
도 1a 내지 도 1h는 종래 기술에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도1A to 1H are cross-sectional views illustrating a method of manufacturing a contact portion of a semiconductor device according to the related art.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도2A to 2G are cross-sectional views illustrating a method of manufacturing a contact portion of a semiconductor device according to the present invention.
일반적으로 고집적의 디램셀을 형성시 씨오비(capacitor on bit line) 구조에서는 스토리지 노드를 형성시 스토리지 노드 콘택과 비트라인과의 쇼트현상 가능성을 고려하여야 한다. 이를 해결하기 위하여 종래 기술에서는 제 2 스토리지 노드의 콘택 싸이즈를 작게 형성하여 비트라인과의 전기적 단락에 대한 마진을 확보함에 따라, 이러한 작은 콘택 싸이즈 때문에 제 1 스토리지 노드 콘택과 별도의 제 2 스토리지 노드 콘택을 형성하고 이들을 다시 연결하여야 하고, 캐패시터의 용량을 확보하기 위하여 별도의 실린더 형 스토리지 노드를 형성하여야 한다.In general, in a capacitor on bit line structure when forming a highly integrated DRAM cell, the possibility of shorting between the storage node contact and the bit line should be considered when forming the storage node. In order to solve this problem, in the related art, as the contact size of the second storage node is made small to secure a margin for an electrical short with the bit line, the second storage node contact separate from the first storage node contact due to the small contact size Must be formed and connected again, and a separate cylindrical storage node must be formed to secure the capacity of the capacitor.
본 발명에서는 스토리지전극 노드 콘택 형성시 제 2 플러그가 형성되는 제 2 콘택홀의 지름을 제어하고 스토리지전극 하부 층간절연층의 식각을 질화막으로 식각정지층을 형성하여 방지하므로 제 2 플러그와 비트라인간의 측면 단락을 방지하고, 스토리지전극과 비트라인간의 수직적인 단락을 방지한다.The present invention controls the diameter of the second contact hole in which the second plug is formed when forming the storage electrode node contact and prevents the etching of the interlayer insulating layer under the storage electrode by forming an etch stop layer using a nitride film, thereby preventing the side surface between the second plug and the bit line. This prevents a short circuit and prevents a vertical short circuit between the storage electrode and the bit line.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도로서, 메모리소자인 디램 셀에서의 캐패시터 및 비트라인 부위에서의 콘택부 형성방법을 도시한다.2A to 2G are cross-sectional views illustrating a method of manufacturing a contact portion of a semiconductor device according to the present invention and illustrate a method of forming contact portions at a capacitor and a bit line in a DRAM cell as a memory device.
도 2a를 참조하면, p형의 실리콘기판인 제 1 도전형 반도체기판(30)에 소스/드레인용 n형의 제 2 도전형 불순물 확산영역(31)과 산화막으로 제 1 층간절연층(32)을 형성한 다음, 제 1 층간절연층의 소정 부위를 제거하여 불순물 확산영역(31) 표면을 노출시키는 제 1 콘택홀을 형성한 후, 제 1 콘택홀을 도핑된 폴리실리콘 등의 도전체로 충전하여 제 1 플러그(33)를 형성한다.Referring to FIG. 2A, a first interlayer insulating layer 32 is formed of an n-type second conductive impurity diffusion region 31 for source / drain and an oxide film on a first conductive semiconductor substrate 30 that is a p-type silicon substrate. Next, after forming a first contact hole exposing a surface of the impurity diffusion region 31 by removing a predetermined portion of the first interlayer insulating layer, the first contact hole is filled with a conductor such as doped polysilicon. The first plug 33 is formed.
제 1 플러그(33) 표면을 포함하는 제 1 층간절연층(32)상에 HLD(high temperature low pressure dielectric) 등으로 제 2 층간절연층(34)을 소정 두께로 형성한다음, 그 위에 비트라인(35)을 형성한다.A second interlayer insulating layer 34 is formed to a predetermined thickness on a first interlayer insulating layer 32 including the surface of the first plug 33 by a high temperature low pressure dielectric (HLD) or the like, and then a bit line thereon. (35) is formed.
그리고, 비트라인(35) 표면을 포함하는 제 2 층간절연층(34) 상에 비트라인 절연용 제 1 질화막(36)을 화학기상증착으로 얇게(300-500Å) 증착하여 형성한다.The first nitride film 36 for bit line insulation is deposited on the second interlayer insulating layer 34 including the surface of the bit line 35 by a thin film (300-500 kPa) by chemical vapor deposition.
그 다음, 제 1 질화막(36)상에 제 1 p-TEOS막(37)을 500-1000Å 두께로 형성하고, 다시 그(37) 위에 평탄화를 위한 제 3 층간절연층(38)을 산화막을 증착하여 2500-6000Å 두께로 형성한다.Next, a first p-TEOS film 37 is formed on the first nitride film 36 to a thickness of 500 to 1000 占 퐉, and thereafter, an oxide film is deposited on the 37 to form a third interlayer insulating layer 38 for planarization. To form a thickness of 2500-6000Å.
그리고, 제 3 층간절연층(38)의 표면에 제 2 질화막(39)을 500-1500Å 두께로 형성하여 식각정지층 (39)을 형성한다.Then, the second nitride film 39 is formed on the surface of the third interlayer insulating layer 38 to a thickness of 500-1500 Å to form an etch stop layer 39.
그 다음, 질화막으로 이루어진 식각정지층(39) 표면에 제 2 p-TEOS막(40)을 1000-3000Å) 형성한다.Next, a second p-TEOS film 40 is formed on the surface of the etch stop layer 39 made of a nitride film (1000-3000 mm 3).
그리고, 제 2 p-TEOS막(40)상에 캡-폴리실리콘층(41)을 소정 두께(1500-2500Å)로 증착하여 형성하고, 그 위에 감광막을 도포한 다음 노광 및 현상공정으로 제 1 플러그(33) 표면을 노출시키기 위한 제 2 콘택홀 형성 부위를 정의하는 제 1 포토레지스트패턴(42)을 형성한다.Then, the cap-polysilicon layer 41 is deposited on the second p-TEOS film 40 to a predetermined thickness (1500-2500 kPa), and a photosensitive film is applied thereon, and then the first plug is exposed and developed. (33) A first photoresist pattern 42 defining a second contact hole formation site for exposing the surface is formed.
도 2b를 참조하면, 제 1 포토레지스트패턴으로 보호되지 않는 부위의 캡-폴리실리콘층/제 2 p-TEOS막/질화막/제 3 층간절연층/제 1p-TEOS막/질화막/제 1 층간절연층을 차례로 제거하여 잔류한 캡-폴리실리콘층(410)/제 2 p-TEOS막(400)/식각정지층(390)/제 3 층간절연층(380)/제 1 p-TEOS막(370)/제 1 질화막(360)/제 2 층간절연층(340)의 노출된 측면에 의하여 둘러싸인 제 2 콘택홀(H2)을 형성한 다음 제 1 포토레지스트패턴을 제거한다.Referring to FIG. 2B, a cap-polysilicon layer / second p-TEOS film / nitride film / third interlayer insulation layer / first p-TEOS film / nitride film / first interlayer insulation in a region not protected by the first photoresist pattern The cap-polysilicon layer 410, the second p-TEOS film 400, the etch stop layer 390, the third interlayer insulating layer 380, and the first p-TEOS film 370 remaining after the layers were sequentially removed. ) And a second contact hole H2 surrounded by the exposed side of the first nitride film 360 / the second interlayer insulating layer 340, and then the first photoresist pattern is removed.
이때, 캡-폴리실리콘층(410)의 식각조건은 3-7mT, 300-600Ws, 100-300Wb, 80-120 sccm Cl2, 2-8 sccm N2로 40-70초간 실시하여 건식식각한다.At this time, the etching conditions of the cap-silicon layer 410 is dry etching by performing for 40-70 seconds with 3-7mT, 300-600Ws, 100-300Wb, 80-120 sccm Cl 2 , 2-8 sccm N 2 .
그리고, 제 2 p-TEOS막(400)은 제 2 콘택홀의 지름을 감소시키기 위하여 식각 프로파일이 경사지도록 건식식각한다. 이때, 식각조건은 폴리머가 많이 발생하는 C5F8 또는 C4F8 등의 식각가스를 사용하여 질화막인 식각정지막(390)이 노출될 때까지 실시하며, 30-50 mT, 1800-2400 Ws, 500-1000Wb, 10-30 sccm C5F8또는 C4F8, 10-20 sccm O2, 300-700 Ar로 20-50초간 실시한다.The second p-TEOS layer 400 is dry etched so that the etching profile is inclined to reduce the diameter of the second contact hole. At this time, the etching conditions are performed until the etching stop film 390, which is a nitride film, is exposed using an etching gas such as C5F8 or C4F8, in which a polymer is generated, 30-50 mT, 1800-2400 Ws, 500-1000 Wb, 20-30 seconds with 10-30 sccm C 5 F 8 or C 4 F 8 , 10-20 sccm O 2 , 300-700 Ar.
그 다음, 좁아진 제 2 p-TEOS막(400)의 지름을 이용하여 계속하여 나머지 질화막과 산화막들을 수직 식각프로파일을 갖도록 제거하여 제 2 플러그(33)의 표면을 노출시킨다. 이때, 식각조건은 30-50mT, 1800-2400Ws, 1000-1500Wb, 30-60 sccm CHF3, 5-10 sccm O2, 300-700 sccm Ar로 50-100초간 실시하여 건식식각한다.Then, using the diameter of the narrowed second p-TEOS film 400, the remaining nitride film and oxide films are continuously removed to have a vertical etching profile to expose the surface of the second plug 33. At this time, the etching conditions are carried out by 30-50mT, 1800-2400Ws, 1000-1500Wb, 30-60 sccm CHF 3 , 5-10 sccm O 2 , 300-700 sccm Ar for 50-100 seconds dry etching.
이때, 제 2 콘택홀 형성의 관건은 비트라인(35) 사이를 관통하는 제 2 콘택홀(H2)의 지름(A3)이다. 이러한 지름(A3)의 크기에 따라 비트라인을 절연시키는 절연막들의 두께(A4)가 결정되어 플러그와 비트라인간의 단락이 유발될 수 있다. 이는 산화막으로 이루어진 절연막을 식각할 때 식각 프로파일이 경사지기 때문이다. 따라서, 본 발명의 실시예에서는 이러한 지름(A3) 또는 두께(A4)를 두 단계 식각으로 제어하여 플러그와 비트라인(35)간의 단락을 방지한다.In this case, the key to the formation of the second contact hole is the diameter A3 of the second contact hole H2 penetrating between the bit lines 35. According to the size of the diameter A3, the thickness A4 of the insulating layers that insulate the bit line may be determined to cause a short circuit between the plug and the bit line. This is because the etching profile is inclined when the insulating film made of the oxide film is etched. Accordingly, in the embodiment of the present invention, the diameter A3 or the thickness A4 is controlled by two-step etching to prevent a short circuit between the plug and the bit line 35.
즉, 본 발명의 실시예에서는 산화막 식각을 두 단계로 나누어 실시하며, 특히, 일단계 식각에서 폴리머가 많이 형성되는 C5H8또는 C4F8을 식각가스로 이용하여 질화막인 식각정지막 위의 산화막을 70-80° 정도의 경사진 식각프로파일을 갖도록 식각한다. 만약, 식각정지막이 없다면 산화막을 경사지게 식각하기 곤란하다. 그리고, 이단계 식각에서는 식각정지막(390) 및 제 3 층간절연층(380)을 수직하게 식각하여 제 2 콘택홀의 지름(A3)을 조절하므로 비트라인(35)과 제 2 콘택홀(H2) 사이의 두께(A4)에 대한 공정마진을 확보할 수 있다.That is, in the embodiment of the present invention, the oxide film is divided into two steps, and in particular, in one-step etching, C 5 H 8 or C 4 F 8 , in which many polymers are formed, is used as an etching gas. The oxide film is etched to have an inclined etching profile of about 70-80 °. If there is no etch stop layer, it is difficult to etch the oxide film inclinedly. In the second etching process, the etch stop layer 390 and the third interlayer insulating layer 380 are etched vertically to adjust the diameter A3 of the second contact hole, thereby forming the bit line 35 and the second contact hole H2. Process margin for the thickness A4 in between can be secured.
도 2c를 참조하면, 제 2 플러그를 형성하기 위하여 제 1 콘택홀을 충분히 매립하도록 도핑된 폴리실리콘층(43)을 잔류한 캡-폴리실리콘층(410)상에 화학기상증착으로 증착하여 형성한다. 이때, 증착 두께는 3000-5000Å로 한다.Referring to FIG. 2C, the doped polysilicon layer 43 is formed by chemical vapor deposition on the remaining cap-polysilicon layer 410 to sufficiently fill the first contact hole to form the second plug. . At this time, the deposition thickness is 3000-5000 kPa.
도 2d를 참조하면, 도핑된 폴리실리콘층과 캡-폴리실리콘층에 별도의 식각마스크 형성없이 에치백을 실시하여 산화막인 제 2 p-TEOS막(400)의 표면을 완전히 노출시키며 동시에 제 2 콘택홀내에 잔류한 폴리실리콘층으로 이루어진 제 2 플러그(430)를 형성한다. 이때, 에치백은 건식식각으로 실시하며 식각조건은 3-7mT, 20-50W, 10-30 sccm SF6로 80-120초간 실시하는 것으로 한다. 따라서, 리세스(recess)되는 폴리실리콘 두께(R2)는 300-1000Å 정도이며, 필요한 경우 리세스 양을 2000Å까지 할 수 있다. 이때, 중요한 요소는 폴리실리콘의 손실량을 최소화하는 것이다.Referring to FIG. 2D, the doped polysilicon layer and the cap-polysilicon layer are etched back without forming an etch mask to completely expose the surface of the oxide layer of the second p-TEOS layer 400, and at the same time, the second contact. A second plug 430 made of a polysilicon layer remaining in the hole is formed. At this time, the etch back is performed by dry etching and the etching conditions are performed by 3-7mT, 20-50W, 10-30 sccm SF 6 for 80-120 seconds. Therefore, the thickness of the recessed polysilicon (R2) is about 300-1000 kPa, and the amount of recess can be up to 2000 kPa if necessary. At this time, an important factor is to minimize the loss of polysilicon.
도 2e를 참조하면, 제 2 플러그(430)의 노출된 표면을 포함하는 제 2 p-TEOS막(400) 표면에 산화막으로 제 4 층간절연층(44)을 증착하여 형성한다. 이때, 제 4 층간절연층(44)의 형성 두께는 10000-15000Å 정도로 두껍게 형성한다.Referring to FIG. 2E, a fourth interlayer insulating layer 44 is formed on the surface of the second p-TEOS film 400 including the exposed surface of the second plug 430 by an oxide film. At this time, the thickness of the fourth interlayer insulating layer 44 is formed to be about 10000-15000 Å thick.
그리고, 제 4 층간절연층(44) 표면에 포토레지스트를 도포한 다음 캐패시터의 스토리지전극 형성부위를 정의하는 노광마스크를 사용한 노광 및 현상으로 스토리지전극 형성부위의 상부에 위치한 제 4 층간절연층(44) 표면을 노출시키는 제 2 포토레지스트패턴(45)을 형성한다.The fourth interlayer insulating layer 44 disposed on the storage electrode forming portion is formed by applying photoresist to the surface of the fourth interlayer insulating layer 44 and then exposing and developing using an exposure mask that defines the storage electrode forming portion of the capacitor. A second photoresist pattern 45 exposing the surface is formed.
도 2f를 참조하면, 제 2 포토레지스트패턴으로 보호되지 않는 제 4 층간절연층/제 2 p-TEOS막을 차례로 제거하여 제 2 플러그(430) 표면과 질화막인 식각정지층(390)의 일부 표면을 노출시키는 개구부를 형성한다. 이때, 개구부는 캐패시터의 스토리지전극 패턴이 형성될 부위를 제공하기 위하여 형성한다.Referring to FIG. 2F, the surface of the second plug 430 and a portion of the etch stop layer 390, which is a nitride film, may be removed by sequentially removing the fourth interlayer insulating layer / second p-TEOS film which is not protected by the second photoresist pattern. An opening to be exposed is formed. In this case, the opening is formed to provide a portion where the storage electrode pattern of the capacitor is to be formed.
이때, 산화막은 두단계의 건식식각으로 제거하며 식각조건은 먼저, 30-50mT, 1800-2200Ws, 800-1500Wb, 10-20 sccm C4F8, 5-10 sccm O2, 300-700 sccm Ar로 150-200초간 실시하여 일단계 식각하고, 이어서, 30-70mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF3, 300-700 sccm Ar로 10-20초간 실시하여 이단계 식각한다.At this time, the oxide film is removed by two stages of dry etching and the etching conditions are first, 30-50mT, 1800-2200Ws, 800-1500Wb, 10-20 sccm C 4 F 8 , 5-10 sccm O 2 , 300-700 sccm Ar After performing 150-200 seconds to one-step etching, and then 30-70mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF 3 , 300-700 sccm Ar is carried out for 10-20 seconds to etch in two steps.
이러한 스토리지전극 패턴이 형성될 개구부 형성에서 가장 중요한 것은 개구부 저면부를 이루는 노출된 제 3 층간절연층(380)의 표면으로부터 제 1 p-TEOS막(370) 표면 까지의 거리(B2)이다. 이러한 거리(B2)는 질화막인 식각정지막(390)에 의하여 고정되므로 비트라인(35)과 후속공정에서 형성될 스토리지전극과의 단락을 방지할 수 있다.The most important thing in forming the openings in which the storage electrode pattern is to be formed is the distance B2 from the surface of the exposed third interlayer insulating layer 380 that forms the bottom portion of the opening to the surface of the first p-TEOS film 370. Since the distance B2 is fixed by the etch stop layer 390 which is a nitride film, a short circuit between the bit line 35 and the storage electrode to be formed in a subsequent process can be prevented.
그리고, 제 2 포토레지스트패턴을 산소 애슁(O2ashing) 등으로 제거한다.Then, removing the second photoresist pattern by ashing, oxygen (O 2 ashing).
도 2g를 참조하면, 노출된 제 2 플러그(430) 표면과 식각정지막(390)의 표면을 포함하는 개구부와 제 4 층간절연층(440)상에 스토리지전극 형성용으로 도핑된 폴리실리콘 등의 도전체막(45)을 화학기상증착으로 증착하여 형성한다. 이때, 도핑된 폴리실리콘으로 도전체막(45)을 형성한 경우 그 두께는 500-1000Å으로 한다.Referring to FIG. 2G, an opening including the exposed surface of the second plug 430 and the surface of the etch stop layer 390 and polysilicon doped to form a storage electrode on the fourth interlayer insulating layer 440. The conductor film 45 is formed by vapor deposition by chemical vapor deposition. At this time, when the conductor film 45 is formed of doped polysilicon, the thickness thereof is 500-1000 kPa.
도시되지는 않았지만, 후속공정으로 도전체막(45)을 적절히 패터닝하여 스토리지전극을 완성하고, 그 위에 유전막과 플리이트전극을 형성하여 캐패시터를 제조한다.Although not shown in the drawing, the conductive film 45 is properly patterned in a subsequent process to complete the storage electrode, and a dielectric film and a pleated electrode are formed thereon to manufacture a capacitor.
따라서, 본 발명은 스토리지전극 노드 콘택 형성시 제 2 플러그가 형성되는 제 2 콘택홀의 지름을 제어하고 스토리지전극 하부 층간절연층의 식각을 질화막으로 식각정지층을 형성하여 방지하므로 제 2 플러그와 비트라인간의 측면 단락을 방지하고, 스토리지전극과 비트라인간의 수직적인 단락을 방지하여 캐패시터의 형성마진을 증가시켜 셀 면적 효율을 극대화하는 장점이 있다.Accordingly, the present invention controls the diameter of the second contact hole in which the second plug is formed when forming the storage electrode node contact and prevents the etching of the interlayer insulating layer under the storage electrode by forming an etch stop layer using a nitride film, thereby preventing the second plug and the bit line. By preventing side short circuits and preventing vertical short circuits between the storage electrodes and the bit lines, the capacitor formation margin is increased to maximize cell area efficiency.
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