KR20040002277A - Manufacturing method storage node of semiconductor device - Google Patents
Manufacturing method storage node of semiconductor device Download PDFInfo
- Publication number
- KR20040002277A KR20040002277A KR1020020037727A KR20020037727A KR20040002277A KR 20040002277 A KR20040002277 A KR 20040002277A KR 1020020037727 A KR1020020037727 A KR 1020020037727A KR 20020037727 A KR20020037727 A KR 20020037727A KR 20040002277 A KR20040002277 A KR 20040002277A
- Authority
- KR
- South Korea
- Prior art keywords
- storage electrode
- forming
- storage node
- interlayer insulating
- landing plug
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 보다 상세하게 저장전극 간의 공정 마진 및 저장전극의 표면적을 증가시키는 반도체소자의 저장전극 형성방법에 관한 것이다.The present invention relates to a method of forming a storage electrode of a semiconductor device, and more particularly to a method of forming a storage electrode of a semiconductor device to increase the process margin between the storage electrodes and the surface area of the storage electrode.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size. In particular, a DRAM device including one MOS transistor and a capacitor has a word in a vertical and horizontal direction on a semiconductor substrate. Lines and bit lines are orthogonally arranged, a capacitor is formed over two gates, and a contact hole is formed in the center of the capacitor.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.In this case, the capacitor mainly uses an oxide film, a nitride film, or an O.O. (oxide-nitride-oxide) film as a dielectric, using polycrystalline silicon as a conductor, and a capacitance of a capacitor that occupies a large area in a chip. While reducing the area, reducing the area becomes an important factor in the high integration of the DRAM device.
따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vacuum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.Therefore, C = (ε0 × εr × A) / T, where ε0 is the permittivity of vacuum, εr is the dielectric constant of the dielectric film, A is the surface area of the capacitor, and T is the thickness of the dielectric film. In order to increase the capacitance C of the displayed capacitor, a material having a high dielectric constant is used as the dielectric, a thin dielectric film is formed, or the surface area of the capacitor is increased.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 저장전극 형성방법을 설명한다.Hereinafter, a method of forming a storage electrode of a semiconductor device according to the related art will be described with reference to the accompanying drawings.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the related art.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다. (도 1a 참조)First, an element isolation insulating film 13 defining an active region is formed on the semiconductor substrate 11. (See Figure 1A)
다음, 상기 반도체기판(11) 상부에 게이트절연막(도시안됨)을 형성하고, 게이트전극(도시안됨) 및 소오스/드레인접합영역으로 이루어지는 트랜지스터를 형성한 후 전체표면 상부에 제1층간절연막(17)을 형성한다.Next, a gate insulating film (not shown) is formed on the semiconductor substrate 11, and a transistor including a gate electrode (not shown) and a source / drain junction region is formed, and then the first interlayer insulating film 17 is formed on the entire surface. To form.
그 다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막(17)을 식각하여 콘택홀(도시안됨)을 형성한 후 상기 콘택홀을 매립하는 랜딩플러그(15)를 형성한다.Next, the first interlayer insulating layer 17 is etched to form a contact hole (not shown) by a photolithography process using a contact mask that exposes a portion intended as a bit line contact and a storage electrode contact. A landing plug 15 to be embedded is formed.
다음, 전체표면 상부에 제2층간절연막(19)을 형성한다. (도 1b 참조)Next, a second interlayer insulating film 19 is formed over the entire surface. (See FIG. 1B)
그 다음, 비트라인 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막(19)을 식각하여 비트라인 콘택홀(도시안됨)을 형성한다.Next, the second interlayer insulating layer 19 is etched by a photolithography process using a bit line contact mask to form a bit line contact hole (not shown).
다음, 상기 비트라인 콘택홀을 통하여 상기 랜딩플러그(15)에 접속되는 비트라인(21)을 형성한다. 이때, 상기 비트라인(21)의 상부에는 마스크절연막패턴이 구비되고, 측벽에는 절연막 스페이서가 구비된다. (도 1c 참조)Next, a bit line 21 is formed to be connected to the landing plug 15 through the bit line contact hole. In this case, a mask insulating film pattern is provided on the bit line 21 and an insulating film spacer is provided on the sidewall. (See Figure 1C)
그 다음, 전체표면 상부에 제3층간절연막(23)을 형성한다.Next, a third interlayer insulating film 23 is formed over the entire surface.
다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 제3층간절연막(23) 및 제2층간절연막(19)을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.Next, the third interlayer insulating film 23 and the second interlayer insulating film 19 are etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole (not shown).
그 다음, 전체표면 상부에 저장전극 콘택플러그용 도전층(도시안됨)을 증착한 후 평탄화식각공정으로 제거하여 상기 저장전극 콘택홀을 통하여 상기 랜딩플러그(15)에 접속되는 저장전극 콘택플러그(25)를 형성한다. (도 1d 참조)Next, a storage electrode contact plug 25 connected to the landing plug 15 through the storage electrode contact hole is formed by depositing a conductive layer for a storage electrode contact plug (not shown) on the entire surface and removing the same by a planar etching process. ). (See FIG. 1D)
다음, 전체표면 상부에 식각방지막(27) 및 코아절연막(29)을 형성한다. 이때, 상기 식각방지막(27)은 질화막으로 형성된 것이다.Next, an etch stop layer 27 and a core insulating layer 29 are formed on the entire surface. In this case, the etch stop layer 27 is formed of a nitride film.
그 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(29)과 식각방지막(27)을 식각하여 상기 저장전극 콘택플러그(25)를 노출시키는 트렌치(31)를 형성한다. (도 1e 참조)Next, a trench 31 for exposing the storage electrode contact plug 25 is formed by etching the core insulating layer 29 and the etch stop layer 27 by a photolithography process using a storage electrode mask. (See Figure 1E)
다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 소정 두께 증착한다.Next, a conductive layer (not shown) for a storage electrode is deposited to a predetermined thickness on the entire surface.
그 다음, 상기 저장전극용 도전층 표면에 반구형 실리콘(35)을 형성한다. 이는 저장전극의 표면적을 증가시키기 위하여 형성되는 것이다.Then, hemispherical silicon 35 is formed on the surface of the conductive layer for the storage electrode. This is formed to increase the surface area of the storage electrode.
다음, 전체표면 상부에 감광막(도시안됨)을 도포한다.Next, a photoresist (not shown) is applied over the entire surface.
그 다음, 상기 감광막을 전면 노광하여 소정 두께 제거한 다음, 전면식각공정을 실시하여 상기 감광막 및 저장전극용 도전을 제거하여 실린더형 저장전극(33)을 형성한다.Thereafter, the photoresist is exposed to the entire surface to remove a predetermined thickness, and then the entire surface etching process is performed to remove the conductive for the photoresist and the storage electrode to form a cylindrical storage electrode 33.
그 다음, 상기 감광막을 제거하여 상기 저장전극(33)을 노출시킨다. (도 1f 참조)Next, the photoresist is removed to expose the storage electrode 33. (See Figure 1f)
그 후, 상기 저장전극(33)의 표면적을 증가시키기 위하여 반구형 실리콘(도시안됨)을 증착하고, 전체표면 상부에 유전막(도시안됨) 및 플레이트전극용 도전층(도시안됨)을 형성한 다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 플레이트전극용 도전층 및 유전막을 식각하여 캐패시터를 완성한다.Thereafter, hemispherical silicon (not shown) is deposited to increase the surface area of the storage electrode 33, and a dielectric film (not shown) and a conductive layer for a plate electrode (not shown) are formed over the entire surface, and then the plate In the photolithography process using an electrode mask, the conductive layer and the dielectric layer for the plate electrode are etched to complete the capacitor.
상기와 같이 종래기술에 따른 반도체소자의 저장전극 형성방법은, 반도체소자의 고집적화에 의해 소자 간에 공정 마진이 감소함에 따라 저장전극의 표면적을 증가시키기 위하여 저장전극을 실린더형과 같은 3차원구조로 형성하고, 저장전극의 표면에 반구형 실리콘을 형성하였으나 수직방향으로 저장전극의 표면적을 증가시키는 경우 저장전극의 상부가 부러지는 등 공정이 불안정해지고, 소자의 신뢰성 및 수율이 저하되는 문제점이 있다.As described above, in the method of forming a storage electrode of a semiconductor device according to the prior art, the storage electrode is formed in a three-dimensional structure such as a cylinder to increase the surface area of the storage electrode as the process margin decreases between the devices due to the high integration of the semiconductor device. In addition, although hemispherical silicon is formed on the surface of the storage electrode, when the surface area of the storage electrode is increased in the vertical direction, the process becomes unstable, such as the upper part of the storage electrode is broken, and the reliability and yield of the device are deteriorated.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인을 스페이서 형태로 형성하여 공정 마진을 확보한 후 저장전극 콘택홀을 넓게 형성하여 상기 저장전극 콘택홀 표면까지 저장전극으로 사용함으로써 저장전극의 표면적을 증가시켜 캐패시턴스를 향상시키는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art, by forming a bit line in the form of a spacer to secure a process margin and then to form a storage electrode contact hole wide to use as a storage electrode to the storage electrode contact hole surface storage electrode It is an object of the present invention to provide a method for forming a storage electrode of a semiconductor device which increases capacitance by increasing the surface area of the semiconductor device.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 공정 단면도.1A to 1F are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the prior art.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11, 41 : 반도체기판 13, 43 : 소자분리절연막11, 41: semiconductor substrate 13, 43: device isolation insulating film
15, 45 : 랜딩플러그 17, 47 : 제1층간절연막15, 45: landing plug 17, 47: first interlayer insulating film
19 : 제2층간절연막 21 : 비트라인19: second interlayer insulating film 21: bit line
23, 59 : 제3층간절연막 25 : 저장전극 콘택플러그23, 59: third interlayer insulating film 25: storage electrode contact plug
27 : 식각방지막 29, 63 : 코아절연막27: etching prevention film 29, 63: core insulation film
31, 65 : 트렌치 33, 67 : 저장전극31, 65 trench 33, 67 storage electrode
35, 67 : 반구형 실리콘 49 : 제2층간절연막패턴35, 67 hemispherical silicon 49: second interlayer insulating film pattern
51 : 질화막 스페이서 53 : 확산방지막패턴51 nitride layer spacer 53 diffusion barrier pattern
55 : 비트라인 57 : 제1식각방지막55: bit line 57: first etching prevention film
61 : 제2식각방지막61: second etching prevention film
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 저장전극 형성방법은,Method for forming a storage electrode of a semiconductor device according to the present invention for achieving the above object,
반도체기판 상부에 비트라인 및 저장전극 콘택으로 예정되는 부분에 접속되는 랜딩플러그가 구비되는 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film having a landing plug connected to a portion intended as a bit line and a storage electrode contact on the semiconductor substrate;
전체표면 상부에 비트라인 콘택으로 예정되는 랜딩플러그를 노출시키는 제2층간절연막패턴을 형성하는 공정과,Forming a second interlayer insulating film pattern exposing the landing plug, which is intended as a bit line contact, over the entire surface;
상기 제2층간절연막패턴 측벽에 질화막 스페이서를 형성하는 공정과,Forming a nitride film spacer on sidewalls of the second interlayer insulating film pattern;
상기 질화막 스페이서 측벽에 스페이서 형태의 비트라인을 형성하는 공정과,Forming a spacer bit line on a sidewall of the nitride film spacer;
전체표면 상부에 제1식각방지막, 제3층간절연막, 제2식각방지막 및 코아절연막의 적층구조를 형성하는 공정과,Forming a stacked structure of a first etch stop layer, a third interlayer insulating layer, a second etch stop layer, and a core insulating layer on the entire surface thereof;
저장전극 마스크를 이용한 사진식각공정으로 상기 적층구조 또는 상기 적층구조 및 제2층간절연막패턴을 식각하여 상기 랜딩플러그를 노출시키는 트렌치를 형성하는 공정과,Forming a trench for exposing the landing plug by etching the layer structure or the layer structure and the second interlayer insulating layer pattern by a photolithography process using a storage electrode mask;
상기 트렌치의 표면에 상기 랜딩플러그에 접속되는 저장전극을 형성하는 공정과,Forming a storage electrode connected to the landing plug on a surface of the trench;
상기 저장전극의 표면에 반구형 실리콘이 적층되어 있는 것을 특징으로 한다.Hemispherical silicon is laminated on the surface of the storage electrode.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 저장전극 형성방법을 설명한다.Hereinafter, a method of forming a storage electrode of a semiconductor device according to the related art will be described with reference to the accompanying drawings.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to the present invention.
먼저, 반도체기판(41)에 활성영역을 정의하는 소자분리절연막(43)을 형성한다.First, an isolation layer 43 is formed on the semiconductor substrate 41 to define an active region.
다음, 상기 반도체기판(41) 상부에 게이트절연막(도시안됨)을 형성하고, 게이트전극(도시안됨) 및 소오스/드레인접합영역으로 이루어지는 트랜지스터를 형성한 후 전체표면 상부에 제1층간절연막(47)을 형성한다.Next, a gate insulating film (not shown) is formed on the semiconductor substrate 41, and a transistor including a gate electrode (not shown) and a source / drain junction region is formed, and then the first interlayer insulating film 47 is formed over the entire surface. To form.
그 다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 이용한 사진식각공정으로 콘택홀(도시안됨)을 형성한 후 상기 콘택홀을 매립하는 랜딩플러그(45)를 형성한다.Next, a contact hole (not shown) is formed by a photolithography process using a contact mask that exposes a portion intended as a bit line contact and a storage electrode contact, and then a landing plug 45 to fill the contact hole is formed.
다음, 전체표면 상부에 비트라인콘택으로 예정되는 랜딩플러그(45)를 노출시키는 제2층간절연막패턴(49)을 형성한다. 이때, 상기 제2층간절연막패턴(49)은 저장전극 콘택으로 예정되는 랜딩플러그(45)를 하나씩 번갈아가면서 노출시키도록 형성된다.Next, a second interlayer insulating film pattern 49 is formed over the entire surface to expose the landing plug 45, which is intended as a bit line contact. In this case, the second interlayer insulating layer pattern 49 is formed to alternately expose the landing plugs 45, which are intended as storage electrode contacts, one by one.
그 다음, 상기 제2층간절연막패턴(49) 측벽에 질화막 스페이서(51)를 형성한다. 이때, 상기 질화막 스페이서(51)는 후속공정에서 저장전극을 형성하기 위한 트렌치 식각 시 식각장벽으로 사용된다. (도 2a 참조)Next, a nitride film spacer 51 is formed on sidewalls of the second interlayer insulating film pattern 49. In this case, the nitride layer spacer 51 is used as an etch barrier during the trench etching for forming the storage electrode in a subsequent process. (See Figure 2A)
다음, 전체표면 상부에 접착층(도시안됨) 및 비트라인용 도전층(도시안됨)을 형성한 후 전면식각하여 상기 질화막 스페이서(51) 측벽에 스페이서 형태의 비트라인(55) 및 접착층패턴(53)을 형성한다. 이때, 상기 비트라인용 도전층은 금속층으로 형성된다.Next, an adhesive layer (not shown) and a bit line conductive layer (not shown) are formed on the entire surface and then etched to form a spacer on the sidewalls of the nitride layer spacer 51. To form. In this case, the bit line conductive layer is formed of a metal layer.
그 다음, 전체표면 상부에 제1식각방지막(57)을 소정 두께 형성한다. 이때, 상기 제1식각방지막(57)은 질화막으로 형성된 것이다. (도 2b 참조)Next, a first thickness of the anti-etching film 57 is formed on the entire surface. In this case, the first etch stop layer 57 is formed of a nitride film. (See Figure 2b)
다음, 전체표면 상부에 제3층간절연막(59)을 형성하여 평탄화시킨다.Next, a third interlayer insulating film 59 is formed on the entire surface to be planarized.
그 다음, 상기 제3층간절연막(59) 상부에 제2식각방지막(61) 및 코아절연막(63)을 형성한다. 이때, 상기 제2식각방지막(61)은 질화막으로 형성된 것이다. (도 2c 참조)Next, a second etch stop layer 61 and a core insulating layer 63 are formed on the third interlayer insulating layer 59. In this case, the second etch stop layer 61 is formed of a nitride film. (See Figure 2c)
다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(63), 제2식각방지막(61), 제3층간절연막(59), 제1식각방지막(57) 및 제2층간절연막패턴(49)을 식각하여 상기 랜딩플러그(45)를 노출시키는 트렌치(65)를 형성한다. (도 2d 참조)Next, the core insulating layer 63, the second etching preventing layer 61, the third interlayer insulating layer 59, the first etching preventing layer 57, and the second interlayer insulating layer pattern 49 are formed by a photolithography process using a storage electrode mask. Etch to form a trench 65 to expose the landing plug 45. (See FIG. 2D)
그 다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 소정 두께 형성하고, 상기 저장전극용 도전층 표면에 반구형 실리콘(69)을 형성한다. 이때, 상기 저장전극용 도전층은 다결정실리콘층으로 형성된 것이고, 상기 반구형 실리콘(69)은 저장전극의 표면적을 증가시키기 위하여 형성된 것이다.Then, a predetermined thickness of the storage electrode conductive layer (not shown) is formed on the entire surface, and the hemispherical silicon 69 is formed on the surface of the conductive layer for the storage electrode. In this case, the conductive layer for the storage electrode is formed of a polysilicon layer, and the hemispherical silicon 69 is formed to increase the surface area of the storage electrode.
다음, 전체표면 상부에 감광막(도시안됨)을 도포하여 평탄화시킨 후 전면식각공정을 실시하여 상기 트렌치(65)의 표면에 상기 랜딩플러그(45)에 접속되는 저장전극(67)을 형성한다. (도 2e 참조)Next, a photoresist (not shown) is applied to the entire surface to be planarized to form a storage electrode 67 which is connected to the landing plug 45 on the surface of the trench 65 by performing an entire surface etching process. (See Figure 2E)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 비트라인을 스페이서 형태로 형성하여 상기 비트라인 간에 공정 마진을 확보한 후 후속 공정으로 형성되는 저장전극 콘택홀의 폭을 증가시켜 상기 저장전극 콘택홀까지 저장전극의 표면적으로 사용함으로써 저장전극의 표면적을 증가시켜 캐패시턴스를 향상시키고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.As described above, in the method of forming the storage electrode of the semiconductor device according to the present invention, the bit line is formed in the form of a spacer to secure a process margin between the bit lines and then increase the width of the storage electrode contact hole formed in a subsequent process. By using the surface area of the storage electrode up to the storage electrode contact hole, the surface area of the storage electrode is increased to increase the capacitance, thereby advantageously increasing the integration of the semiconductor device.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037727A KR20040002277A (en) | 2002-06-29 | 2002-06-29 | Manufacturing method storage node of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037727A KR20040002277A (en) | 2002-06-29 | 2002-06-29 | Manufacturing method storage node of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040002277A true KR20040002277A (en) | 2004-01-07 |
Family
ID=37313980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037727A KR20040002277A (en) | 2002-06-29 | 2002-06-29 | Manufacturing method storage node of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040002277A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200486568Y1 (en) | 2017-08-14 | 2018-06-07 | 김상민 | Functional band with fastening means |
-
2002
- 2002-06-29 KR KR1020020037727A patent/KR20040002277A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200486568Y1 (en) | 2017-08-14 | 2018-06-07 | 김상민 | Functional band with fastening means |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| US20020140018A1 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| KR100764336B1 (en) | storage node of semiconductor device and manufacturing method using the same | |
| KR20040002277A (en) | Manufacturing method storage node of semiconductor device | |
| KR100400327B1 (en) | Forming method for capacitor of semiconductor device | |
| KR100487915B1 (en) | Capacitor Formation Method of Semiconductor Device | |
| KR100391846B1 (en) | Capacitor of semiconductor device and method of forming the same | |
| KR100546112B1 (en) | Manufacturing method of semiconductor device | |
| KR100305401B1 (en) | Method for forming capacitor of semiconductor device | |
| KR20040002287A (en) | Forming method for storage node of semiconductor device | |
| KR20010061085A (en) | A method for forming a capacitor of semiconductor device | |
| KR20040008600A (en) | Method for forming a contact hole in semiconductor memory device | |
| KR100866707B1 (en) | Forming method for storage node of semiconductor device | |
| KR960013644B1 (en) | Capacitor manufacture method | |
| KR19990005450A (en) | Method of manufacturing semiconductor memory device | |
| KR0164080B1 (en) | Storage electrode manufacturing method | |
| KR20030033696A (en) | Forming method for capacitor of semiconductor device | |
| KR20040002247A (en) | forming method for storage node of semiconductor device | |
| KR20010103978A (en) | Method for fabricating capacitor of semiconductor device | |
| KR19990003042A (en) | Capacitor Formation Method of Semiconductor Device | |
| KR20000027640A (en) | Method of manufacturing semiconductor device | |
| KR20000027795A (en) | Method for forming a capacitor of semiconductor devices | |
| KR20000042489A (en) | Method for making storage electrode of semiconductor device | |
| KR20040002209A (en) | Forming method for storage node of semiconductor device | |
| KR19990061112A (en) | Capacitor Formation Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |