KR100358579B1 - 반도체칩용캐리어엘리먼트제조방법 - Google Patents

반도체칩용캐리어엘리먼트제조방법 Download PDF

Info

Publication number
KR100358579B1
KR100358579B1 KR1019980710238A KR19980710238A KR100358579B1 KR 100358579 B1 KR100358579 B1 KR 100358579B1 KR 1019980710238 A KR1019980710238 A KR 1019980710238A KR 19980710238 A KR19980710238 A KR 19980710238A KR 100358579 B1 KR100358579 B1 KR 100358579B1
Authority
KR
South Korea
Prior art keywords
thin plate
carrier element
semiconductor chip
substrate
frame
Prior art date
Application number
KR1019980710238A
Other languages
English (en)
Other versions
KR20000016639A (ko
Inventor
미하엘 후버
페터 슈탐프카
데틀레프 후도
위르겐 피셔
요제프 하잇처
헬무트 그라프
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE29621837U external-priority patent/DE29621837U1/de
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Priority claimed from PCT/DE1997/001170 external-priority patent/WO1997048133A1/de
Publication of KR20000016639A publication Critical patent/KR20000016639A/ko
Application granted granted Critical
Publication of KR100358579B1 publication Critical patent/KR100358579B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

본 발명은 반도체 칩용 캐리어 엘리먼트가 특히, 스마트 카드내에 제조되는 방법에 관한 것이고, 캐리어 엘리먼트는 칩(23)과 상기 칩(23)이 운반되는 면과 반대되는 면상에 적층된 보강 박판(10)을 구비하는 기판(15)을 포함한다. 보강 박판(10)은 칩(23)과 칩의 접속 라인(24)을 수용하기 위한 함몰부를 가지고, 보강 박판의 에지부에는 박판(10)에 일체적으로 형성된 프레임(12)이 제공된다.

Description

반도체 칩용 캐리어 엘리먼트 제조 방법 {CARRIER ELEMENT FOR SEMICONDUCTOR CHIPS}
현대의 스마트 카드에 있어서, 반도체 칩은 일반적으로 비-도전 가요성 기판으로 형성된 캐리어 엘리먼트에 의해 일반적으로 플라스틱으로 구성된 카드 내부에 조립된다. 반도체 칩뿐만 아니라 판독기가 반도체 칩에 접속할 수 있는 접촉면 또한 캐리어 엘리먼트상에 배치된다. 이러한 목적을 위하여, 일반적으로 표면-마감 처리된 구리 박판이 비-도전성 기판상에 적층되고 예를 들면, 에칭에 의해 형성된다. 적층 이전에, 홀이 비-도전성 기판내에 스탬핑되고, 이를 통해 예를 들면, 와이어 본딩 기술의 와이어를 사용하여 칩이 접촉면에 접속될 수 있다. 다음으로 반도체 칩과 와이어가 보호용 캡슐화 화합물에 의해 덮인다.
스마트 카드는 사용자에 의해 결정되는 소정 만곡(bending) 하중을 견딜 수 있어야 한다. 하지만, 칩이 카드 재료보다 실질적으로 더 약하기 때문에 이 경우 발생하는 만곡력은 칩으로부터 떨어져한다. 이는 특히, 대략 10㎟보다 더 큰 칩의 경우에 관련성이 있다. EP 0,484,353 B1에는 이러한 목적을 위해 가요성 기판상에 보강 프레임을 제공하는 것이 개시되어 있고, 이러한 프레임은 실질적으로 가요성캐리어 기판보다 더 큰 만곡 강도를 가진다.
도 4는 EP 0,484,353 B1에 따른 실시예를 도시한다. 비-도전 가요성 캐리어 기판(1)에 함몰부(2)가 제공된다. 박판(3)이 접착제(4)에 의해 기판(1)상에 적층된다. 박판(3)은 접촉면으로서 형성되고, 홈(5)에 의해 상호 절연된다. 반도체 칩(6)은 접착제에 의해 기판(1)상에 본딩되고 와이어(7)에 의해 접촉면(3)에 접속된다. 가요성 기판(1)을 보강하기 위하여, 보강 고리(8)가 접착제에 의해 기판(1)상에 본딩된다. 보강 고리(8)의 내부는 칩(6)과 와이어(7)를 보호하기 위해 캡슐화 화합물(9)로 충전된다.
비교적 큰 위치 공차가 존재하고 게다가 이러한 조립 동작이 정교한 특정 도구를 필요로 하기 때문에, 보강 고리를 조립하는 것이 어렵다. 전체적으로 매우 어렵고 정교한 가공 제어를 필요로 한다. 더욱이, 카드내에 캐리어 엘리먼트를 접착제로 본딩시키는데 요구되는 영역은 공지된 보강 고리에 의해 제한된다.
US 5,147,982에는 일체적으로 형성된 강화된 보호 프레임을 갖는 플라스틱 박판이 접촉면을 형성하는 스탬핑된 금속 그리드상에 적층되는 캐리어 엘리먼트에 관해 개시되어 있다.
본 발명의 목적은 캐리어 엘리먼트를 제조하는 간단한 방법을 제공하는 것이다.
이러한 목적은 청구항 1에 따른 캐리어 엘리먼트 제조 방법에 의해 구현된다. 바람직한 변형들은 종속항에 개시된다.
본 발명에 따른 방법은 캐리어 기판 또는 공지된 캐리어 엘리먼트의 제조에서 사용되는 것과 같은 또는 유사한 가공 단계가 수행된다는 장점을 가진다. 이들은 스탬핑 또는 적층 가공 단계이다. 더욱이, 보강 박판이 캐리어 엘리먼트와 동일한 외부 크기를 가지기 때문에, 접촉면을 형성하는 구리 박판의 적층에 사용된 것과 동일한 기계가 적층에 사용될 수 있다.
캐리어 엘리먼트는 일반적으로 매우 긴 테이프내에 제조되고, 심지어 다수의 캐리어 엘리먼트가 상호 인접하여 위치하는 것 또한 가능하다. 테이프는 에지부에 천공을 가지고, 이를 통해 테이프를 제조 기계내에서 앞으로 진행시킬 수 있다. 만일 보강 박판 또한 이러한 홀을 가진다면, 동일한 방법으로 가요성 캐리어 기판 또는 접촉면 박판에 공급되어 가공될 수 있다.
감겨진 리일이 감기고, 풀리고 및 되감기는 동안 테이프가 기계적 하중에 의해 적어도 부분적으로 약해지기는 하지만 공동의 딥-드로잉은 비교적 큰 응력을 형성하고, 따라서 재료가 프레임 상부의 노출된 영역에서 손상될 수 있다. 본 발명에 의한 개선에 따르면, 슬릿으로서 설계되는 응력-제거 홀이 테이프내에 스탬핑에 의해 이후에 형성되는 캐리어 엘리먼트 영역에 인접하여 제공된다. 응력-제거 홀의 에지부에서의 미세균열을 야기하는 노칭(notching) 효과를 방지하기 위하여, 에지부의 코너는 바람직하게는 둥글게 형성된다. 테이프로부터 펀칭된 이후에, 응력-제거 홀은 캐리어 엘리먼트상에서 더 이상 보여지지 않고, 그 결과 접촉면의 외관이 손상되지 않는다. 게다가, 프레임내에 코너없는 딥-드로잉에 의해 테이프의 탄성력은 전체적으로 한층 증가된다.
보강 박판내의 함몰부의 에지부를 따라 딥-드로잉하고 스탬핑함으로써 형성된 프레임이 구리 박판과 동일한 두께만을 가지기 때문에, 카드내에 캐리어 엘리먼트를 고정시키는 것을 가능하게 하기 위해 접착제를 위한 충분한 공간이 이러한 프레임의 외부 영역에 남겨진다. 보강 박판의 두께는 원하는 전체 만곡 강도와 사용된 박판의 재료 특성의 함수로서 선택될 수 있다.
홈의 전체 기저부를 스탬핑하는 것 대신에 만곡 강도를 추가적으로 증가시키는 웨브를 프레임의 에지부에 남기는 것이 특히 바람직하다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
본 발명은 반도체 칩용 캐리어 엘리먼트 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 본 발명에 따른 보강 박판을 제조하는 가공 단계를 도시하고 마감 처리된 박판의 평면도를 도시한다.
도 2a 내지 도 2c는 가요성 캐리어 기판과 보강 박판을 도시하고, 이러한 도 부품을 결합시키는 방법을 도시한다.
도 3은 본 발명에 따른 캐리어 엘리먼트의 단면도를 도시한다.
도 4는 종래 기술의 캐리어 엘리먼트를 도시한다.
도 5는 응력-제거 홀을 가진 보강 박판을 도시한다.
도 1a는 소정 두께로 압연된 보강 박판의 단면도이다. 도 1b는 딥-드로잉 가공에 의해 형성된 홈(11)을 도시한다. 스탬핑 가공에서, 홈(11)의 기저부가 제거되고, 그 결과 홈(11)의 벽만이 프레임(12)으로서 남겨지고, 이러한 프레임은 보강 박판(10)에 일체적으로 결합되고 이전의 홈(11)에 의해 한정된 박판 함몰부의 에지부를 따라 연장한다. 바람직하게는, 홈(11)의 모든 기저부가 스탬핑되는 것은 아니고, 그 결과 웨브(17)(점선으로 도시됨)가 남겨져 만곡 강도를 추가적으로 증가시킨다.
도 1d는 본 발명에 따른 보강 박판(10)의 평면도를 도시하고, 이러한 보강 박판은 긴 테이프로서 설계된다. 천공(13)은 테이프의 양 에지부를 따라 형성되고, 이들은 테이프가 스프로켓(sprocket) 휠에 의해 앞으로 진행할 수 있도록 한다. 박판(10)은 자신의 에지부를 따라 프레임(12)이 연장하는 함몰부(14)를 가진다. 도 1c는 점선을 따라 자른 단면도이다.
본 발명에 따른 보강 박판이 도 2b에 다시 도시된다. 도 2a는 가요성 캐리어 기판(15)을 도시하고, 이는 플라스틱으로 구성되나 현재는 유리 섬유에 이해 보강된 에폭시 레신이 통상적으로 사용된다. 캐리어 기판(15)은 또한 긴 테이프로서 설계되고, 앞으로의 진행과 다음 가공동안 정확한 위치 지정을 위해 자신의 에지부에 천공(13)을 가진다. 캐리어 기판(15)은 펀칭된 함몰부(16)를 가지며, 이러한 함몰부 내부에 반도체 칩(도시 안됨)이 조립될 수 있고, 이러한 함몰부를 통해 반도체 칩이 캐리어 기판(15)의 배면상에서 접촉면(도시 안됨)에 접속될 수 있다. 마지막으로, 도 2c는 보강 박판(10)이 캐리어 기판(15)에 결합되는 것을 도시한다. 캐리어 기판(15)의 스탬핑된 함몰부(16)는 보강 박판(10)에 일체적으로 결합되는 프레임(12) 내부에 위치하고, 그 결과 반도체 칩(도시 안됨)이 중앙 함몰부에 어려움없이 조립될 수 있고 캐리어 기판(15)내에 주변 함몰부를 통해 캐리어 기판의 배면상에 제공된 접촉면에 결합될 수 있다.
도 3은 테이프로부터 스탬핑된 캐리어 엘리먼트의 단면도를 도시한다. 이 경우 비-도전 가요성 캐리어 기판(15)은 스탬핑에 의해 형성된 주변 함몰부(16)만을 가진다. 홈(22)에 의해 접촉면으로서 형성되는 박판(20)은 접착제(21)에 의해 캐리어 기판의 배면상에 적층된다. 본딩 와이어(24)에 의해 캐리어 기판(15)의 함몰부(16)를 통해 접촉면(20)에 결합되는 반도체 칩(23)은 캐리어 기판(15)상에 배치된다. 반도체 칩(23)을 운반하는 캐리어 기판(15)의 전면에 본 발명에 따른 보강 박판(10)이 접착제에 의해 적층된다. 보강 박판(10)에 일체적으로 결합된 프레임(12) 내부 영역은 반도체 칩(23)과 본딩 와이어(24)를 보호하기 위해 캡슐화 화합물(25)로 충전된다.
도 4와 비교하여 도시된 바와 같이, 플라스틱 카드 내부에 접착제에 의해 더 잘 본딩되기 위하여, 상당한 영역이 캐리어 엘리먼트의 에지부 영역내에 본 발명에 따른 캐리어 엘리먼트를 가지고 남겨진다.
도 5는 본 발명에 따라 스탬핑에 의해 다음에 형성되는 캐리어 엘리먼트의 영역(19)(점선으로 도시됨) 외부에 위치하는 응력-제거 홀(18)이 보강 박판내에 위치하는 것을 도시한다.
도 3과 도 4는 접촉면을 형성하는 금속 덮개(20 또는 3)를 각각 가지는 비-도전성 캐리어 기판(15 또는 1)을 각각 도시한다. 하지만, 원리적으로 예를 들면, 금속인 도전성 캐리어 기판을 사용하는 것 또한 가능한 것으로 생각된다.
게다가, 보강 박판(10)의 재료로서 플라스틱을 선택할 수도 있다. 이 경우,딥-드로잉과 스탬핑을 제외한 다른 가공 단계가 사용될 수 있을 것으로 생각된다.

Claims (8)

  1. 스마트 카드내에 조립되는 반도체 칩(23)용 캐리어 엘리먼트를 제조하는 방법에 있어서,
    -딥-드로잉에 의해 보강 박판(10)내에 홈(11)을 형성하는 단계;
    -상기 홈(11)의 기저부가 상기 반도체 칩(23)과 상기 반도체 칩의 접속 리드(24)를 수용하는 함몰부를 형성하도록 스탬핑되어 보강 박판(10)로부터 일체적으로 형성된 프레임(12)을 가지는 단계; 및
    -상기 반도체 칩(23)을 운반하는 가요성 기판(15)상에 상기 보강 박판(10)을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  2. 제 1 항에 있어서, 상기 기판(15)은 비-도전성 박판이고, 접촉면으로서 형성된 도전성 박판(20)이 상기 반도체 칩(23)에 대해 반향하는 면상에 적층되는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  3. 제 1 항에 있어서, 상기 기판(15)은 박판인 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 보강 박판(10)은 금속으로 구성되는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 보강 박판(10)은 플라스틱으로 구성되는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 기판(15)은 비-도전성 박판이고, 측면 접촉면으로서 형성된 도전성 박판(20)이 상기 보강 박판(10)에 대향하는 면상에 적층되는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  7. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 홈의 기저부 일부만이 스탬핑되어, 상기 보강 박판(10)에 결합되지 않는 상기 프레임(12)의 에지부는 상기 프레임(12)에 수직하여 연장하고 상기 프레임(12)에 일체적으로 형성되는 웨브(17)를 가지는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
  8. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 응력-제거 홀(18)이 상기 보강 박판(10)내의 캐리어 엘리먼트 영역(19) 외부에 형성되는 것을 특징으로 하는 반도체 칩용 캐리어 엘리먼트 제조 방법.
KR1019980710238A 1996-06-14 1997-06-10 반도체칩용캐리어엘리먼트제조방법 KR100358579B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE19623826.9 1996-06-14
DE19623826A DE19623826C2 (de) 1996-06-14 1996-06-14 Verfahren zur Herstellung eines Trägerelements für Halbleiterchips
DE29621837.5 1996-12-16
DE29621837U DE29621837U1 (de) 1996-12-16 1996-12-16 Trägerelement für Halbleiterchips
PCT/DE1997/001170 WO1997048133A1 (de) 1996-06-14 1997-06-10 Verfahren zur herstellung eines trägerelements für halbleiterchips

Publications (2)

Publication Number Publication Date
KR20000016639A KR20000016639A (ko) 2000-03-25
KR100358579B1 true KR100358579B1 (ko) 2002-12-18

Family

ID=7796985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980710238A KR100358579B1 (ko) 1996-06-14 1997-06-10 반도체칩용캐리어엘리먼트제조방법

Country Status (2)

Country Link
KR (1) KR100358579B1 (ko)
DE (1) DE19623826C2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19818824B4 (de) 1998-04-27 2008-07-31 Epcos Ag Elektronisches Bauelement und Verfahren zu dessen Herstellung
DE19830540A1 (de) * 1998-07-08 2000-01-13 Siemens Ag Elektronischer Schaltungsträger
DE10016135A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Gehäusebaugruppe für ein elektronisches Bauteil
DE10024336A1 (de) 2000-05-17 2001-11-22 Heidenhain Gmbh Dr Johannes Bauelementanordnung und Verfahren zur Herstellung einer Bauelementanordnung
DE10111028A1 (de) * 2001-03-07 2002-09-19 Infineon Technologies Ag Chipkartenmodul
DE10145752B4 (de) * 2001-09-17 2004-09-02 Infineon Technologies Ag Nicht-leitendes, ein Band oder einen Nutzen bildendes Substrat, auf dem eine Vielzahl von Trägerelementen ausgebildet ist
US7173329B2 (en) 2001-09-28 2007-02-06 Intel Corporation Package stiffener
US7045890B2 (en) * 2001-09-28 2006-05-16 Intel Corporation Heat spreader and stiffener having a stiffener extension
DE10200382B4 (de) * 2002-01-08 2006-05-04 Infineon Technologies Ag Chipmodul für Chipkarten
EP1595287B1 (de) 2003-02-13 2006-05-10 Infineon Technologies AG Elektronisches bauteil mit halbleiterchip und verfahren zur herstellung desselben
DE102004029584A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
DE102004029585A1 (de) * 2004-06-18 2006-01-19 Infineon Technologies Ag Chip-Package
DE102006044525B3 (de) * 2006-09-21 2008-01-31 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von gemeinsam bereitstellbaren flexiblen integrierten Schaltkreisen
DE102006060411B3 (de) 2006-12-20 2008-07-10 Infineon Technologies Ag Chipmodul und Verfahren zur Herstellung eines Chipmoduls
JP6742352B2 (ja) * 2015-06-29 2020-08-19 モレックス エルエルシー 特定用途向け電子機器パッケージングシステム、方法及びデバイス
EP3159831B1 (en) * 2015-10-21 2018-10-03 Nxp B.V. Dual-interface ic card

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2644630B1 (fr) * 1989-03-20 1994-05-27 Sgs Thomson Microelectronics Procede d'encartage de micromodules et son application a la realisation de cartes a puces
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
DE3924439A1 (de) * 1989-07-24 1991-04-18 Edgar Schneider Traegerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten, sowie verfahren zur herstellung dieser traegerelemente

Also Published As

Publication number Publication date
DE19623826C2 (de) 2000-06-15
KR20000016639A (ko) 2000-03-25
DE19623826A1 (de) 1997-12-18

Similar Documents

Publication Publication Date Title
KR100358579B1 (ko) 반도체칩용캐리어엘리먼트제조방법
CN100370602C (zh) 半导体元件装配用基板及其制造方法和半导体器件
US5637858A (en) Method for producing identity cards
US7102214B1 (en) Pre-molded leadframe
US6013945A (en) Electronic module for data cards
US6088901A (en) Method for producing a carrier element for semiconductor chips
EP0474469B1 (en) Multi-layer lead frame for a semiconductor device
KR20030035952A (ko) 리드 프레임과 그 제조 방법 및 그 리드 프레임을 이용한반도체 장치의 제조 방법
JP3248932B2 (ja) 集積回路を備えたデータキャリアおよびその製造方法
JP3355203B2 (ja) カード本体に担体エレメントを組込む方法およびカード本体の形の半完成品
EP0497744B1 (en) Metal heat sink baseplate for a resin-encapsulated semiconductor device, having raised portions for welding ground connection wires thereon
US5615476A (en) Method for producing identity cards having electronic modules
CN1264480A (zh) 制造无接触灵巧卡的方法
US5952711A (en) Lead finger immobilization apparatus
JP3498800B2 (ja) 半導体チップの支持部材の製造方法
KR100622897B1 (ko) Ｉｃ 카드용 안테나 프레임 및 그 제조방법과 이를 이용한ｉｃ 카드의 제조 방법
KR100377267B1 (ko) 리드프레임의 칩탑재판 구조 및 그 제조 방법
JPS6050346B2 (ja) 半導体装置の製造方法
KR100360783B1 (ko) 성형 패키지
MXPA98010255A (es) Procedimiento para fabricar un elemento portador para chips semiconductores
CA2206786C (en) Electronic module of extra-thin construction
KR100287788B1 (ko) 아이 씨 카드용 집적회로 조립체의 제조방법
KR19980026609A (ko) 리드 온 칩용 리드 프레임 및 그를 이용한 반도체 칩 패키지
KR100280085B1 (ko) 가요성회로기판 구조와 이를 이용한 반도체패키지 및 그제조방법
JPH0726139Y2 (ja) Ｉｃカード

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee