KR100351247B1

KR100351247B1 - Method of manufacturing a capacitor in a semiconductor device

Info

Publication number: KR100351247B1
Application number: KR1020000077709A
Authority: KR
Inventors: 표성규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-18
Filing date: 2000-12-18
Publication date: 2002-09-05
Also published as: KR20020048268A

Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, Ru 등의 금속 물질을 이용하여 하부 전극을 형성하는 커패시터 제조 방법에 있어서, 하부 전극을 증착 전에 하부 전극을 증착할 영역에 계면 활성제(Surfactant)를 이용하여 전처리를 실시한 후 플라즈마 표면 처리(Plasma treatment) 실시를 함으로써 하부 전극의 자기 정렬 매립(Self-aligned superfilling)을 구현하여 하부 전극 형성 영역이 아닌 영역의 증착을 최소화함과 동시에 표면을 평탄화하여 화학적 기계적 연마 공정이나 에치 백 공정을 용이하게 실시하여 하부 전극을 형성할 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor using a metal material such as Ru to form a lower electrode, (Self-aligned superfilling) of the lower electrode by plasma pretreatment using plasma pretreatment to minimize the deposition of the regions other than the lower electrode forming region and to planarize the surface to chemically A method of manufacturing a capacitor of a semiconductor element capable of easily forming a lower electrode by performing a mechanical polishing process or an etch-back process is disclosed.

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}[0001] The present invention relates to a method of manufacturing a capacitor of a semiconductor device,

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 Ru 등의금속 물질을 이용하여 하부 전극을 형성하는 커패시터 제조 방법에 있어서, 하부 전극용 금속층을 증착한 후 후속공정인 하부 전극 평탄화(Chemical mechanical Polishing; CMP)공정이나 하부 전극 에치 백( Etch back) 공정을 용이하게 실시할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor using a metal material such as Ru to form a lower electrode, comprising the steps of depositing a metal layer for a lower electrode, (CMP) process and a lower electrode etch back process can be easily performed.

반도체 소자가 고집적화 됨에 따라서, 1G DRAM 이상의 초고집적 소자에서의질화막/산화막(Nitride/Oxide) 구조로는 충분한 축전용량을 확보하기 어렵다. 따라서, 이를 대체할 수 있는 유전 물질로써 고유전율 값을 갖는 탄탈리움 산화막(Ta₂O₅)에 관하여 많이 연구되고 있으나. Ta₂O₅막은 상부전극인 폴리실리콘과 후속 고온 열공정 시 폴리실리콘의 계면에서 실리콘 산화막이 형성되는 등 열 안정성이 매우 나빠 소자의 특성을 저하시키는 원인이 되고 있다.As semiconductor devices become highly integrated, it is difficult to secure a sufficient storage capacity in a nitride / oxide (Nitride / Oxide) structure in a highly integrated device of 1G DRAM or more. Therefore, a lot of studies have been made on a tantalum oxide film (Ta ₂ O ₅ ) having a high permittivity value as a substitute dielectric material. The Ta ₂ O ₅ film has a poor thermal stability due to the formation of a silicon oxide film at the interface between polysilicon, which is an upper electrode, and polysilicon at a subsequent high-temperature thermal process, which causes degradation of device characteristics.

최근 들어, 이러한 문제점을 해결하기 위한 방법으로, 현재 CVD-TiN 이나 WNx 등을 Ta₂O₅과 폴리실리콘 사이에 형성시켜 상부전극 겸 확산방지막으로 사용하거나 다른 재료의 개발도 시도되고 있다. 또한, 후속 열공정에서의 상분리 문제, Ta₂O₅등의 고유전체막에서 분리되어 나온 산소가 산화물을 형성하여 유효 산화막 두께(Tox)가 증가하는 등의 캐패시터 특성이 저하될 수 있는 문제, 스텝 커버리지(Step Coverage) 문제, 누설전류(Leakage current)등의 문제(Issue)를 획기적으로 개선하기 위한 연구가 지속적으로 진행되고 있다.Recently, CVD-TiN or WNx is formed between Ta ₂ O ₅ and polysilicon as a method for solving such problems, and it has been attempted to use it as an upper electrode-diffusion preventing film or to develop other materials. Further, the problem that the capacitor characteristics, such as oxygen from separate from the phase separation problem, high-dielectric film such as Ta ₂ O ₅ in a subsequent thermal process is effective oxide thickness (Tox) increases to form an oxide may be reduced, in step Researches are under way to drastically improve problems such as step coverage, leakage current, and the like.

반도체 소자의 커패시터 유전체막으로 Ta₂O₅이외에 BST, PZT, Y1(SBT) 등의높은 유전상수를 갖는 물질을 사용하는 연구가 병행되고 있으며, 특히 이들 물질에 대해서도 상/하부 전극의 형성 조건는 매우 중요하며, 전극재료와 유전층과의 계면 반응은 최대한 억제되어야 하고, 스텝 커버리지가 우수해야 한다.A capacitor of a semiconductor device dielectric film Ta ₂ O ₅ in addition to BST, PZT, Y1 (SBT), such as a high dielectric constant and is parallel studies using a material having a, in particular the formation of the upper / lower electrode even for those materials jogeonneun very The interfacial reaction between the electrode material and the dielectric layer should be suppressed to the utmost, and the step coverage should be excellent.

현재 연구되고 있는 Pt, RuO₂는 화학적 안정성이 매우 뛰어나기 때문에 유전층과의 계면특성이 우수한 반면, 식각(Etch)이 매우 어려우며 스텝 커버리지(Step coverage)가 우수한 CVD 방법으로 제조하는데 어려움이 있다. 현재, MOCVD 방법을 이용하여 Ru을 증착하는데, 계면 활성제(Surfactant)나 촉매 작용(Catalysis)을 도입한 화학 처리(Chemical treatment)나 플라즈마 처리(Plasma treatment)등의 전처리는 가해주지 않고 MOCVD Ru막을 증착할 경우, 반도체 기판 상의 소정 영역 이외의 영역에 불필요하게 증착된 Ru의 표면이 매우 거칠어(Rough) 후속 공정에 큰 문제점이 야기되고 있다. 이와 같이, 전극(Electrode)의 표면이 거친(Rough) 상태에서 유전 물질(Dielectric)을 증착하게 되면, Ru 전극(Electrode)의 깎인 면(Facet)이 형성된 곳에서 전기장(Electric field)이 집중되어, 낮은 전압에서 커패시터의 불량(Fail)이 발생하게 된다. 또한, 후속공정인 에치 백 공정(Etch back process) 또는 CMP 공정의 어려운 문제점으로 남게된다.Currently, Pt and RuO ₂ are excellent in chemical stability, so they have excellent interfacial properties with the dielectric layer. However, it is difficult to manufacture by the CVD method with excellent step coverage because etch is very difficult. Currently, MOCVD Ru film is deposited without using any pretreatment such as chemical treatment or plasma treatment using surfactant (Surfactant) or catalysis (Catalysis) , The surface of Ru which is unnecessarily deposited in a region other than a predetermined region on the semiconductor substrate is very rough and causes a serious problem in the subsequent process. As described above, when a dielectric material is deposited in a rough state on the surface of an electrode, an electric field is concentrated in a place where a facet of the Ru electrode is formed, A capacitor failure occurs at a low voltage. In addition, the etch back process or the CMP process, which is a subsequent process, becomes a difficult problem.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 전극을 증착 전에 하부 전극을 증착할 영역에 계면 활성제(Surfactant)를 이용하여 전처리를 실시한후 플라즈마 표면 처리(Plasma treatment) 실시를 함으로써 하부 전극의 자기 정렬 매립(Self-aligned superfilling)을 구현하여 하부 전극 형성 영역이 아닌 영역의 증착을 최소화함과 동시에 표면을 평탄화하여 화학적 기계적 연마 공정이나 에치 백 공정을 용이하게 실시하여 하부 전극을 형성할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.Accordingly, in order to solve the above-mentioned problems, the present invention proposes a method of forming a lower electrode by depositing a lower electrode on a lower electrode by performing a pretreatment using a surfactant in a region for depositing a lower electrode, By implementing self-aligned superfilling, it is possible to minimize the deposition of the regions other than the regions where the lower electrode is formed, and to flatten the surface, thereby facilitating the chemical mechanical polishing process or the etch-back process, And a method of manufacturing a capacitor of a device.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.FIGS. 1A to 1F are cross-sectional views sequentially illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

1 : 반도체 기판 2 : 제 1 층간 절연막1: semiconductor substrate 2: first interlayer insulating film

3 : 콘택 플러그 4 : 제 2 층간 절연막3: contact plug 4: second interlayer insulating film

5 : 계면 활성제층 6a : 하부 전극용 금속층5: Surfactant layer 6a: Metal layer for lower electrode

6 : 하부 전극 7 : 유전체막6: lower electrode 7: dielectric film

8 : 상부 전극8: upper electrode

본 발명에 따른 반도체 소자의 커패시터 제조 방법은 층간 절연막의 소정 영역을 식각하여 하부 콘택 플러그가 노출되는 반도체 기판이 제공되는 단계, 층간 절연막의 측벽을 포함한 전체 상에 계면 활성제층을 형성하는 단계, 층간 절연막이 식각된 부분의 측벽에만 계면 활성제층을 잔류시키는 플라즈마 처리를 실시하는 단계, 전체 상부에 하부 전극 금속층을 형성한 후 층간 절연막 상의 하부 전극 금속층을 제거하여 분리된 하부 전극을 형서하는 단계, 하부 전극을 포함한 전체 상에 유전체막을 형성하는 단계 및 유전체막 상에 상부 전극을 형성하는 단계로 이루어진다.A method of manufacturing a capacitor of a semiconductor device according to the present invention includes: providing a semiconductor substrate on which a lower contact plug is exposed by etching a predetermined region of an interlayer insulating film; forming a surfactant layer on an entire surface including a sidewall of the interlayer insulating film; A step of forming a lower electrode metal layer on the entire upper portion, a lower electrode metal layer on the interlayer insulating film being removed to form a separated lower electrode, a step of forming a lower electrode metal layer on the interlayer insulating film, Forming a dielectric film on the entire surface including the electrode, and forming an upper electrode on the dielectric film.

콘택 플러그는 폴리실리콘층 상에 화학기상증착법 또는 물리기상증착법으로 티타늄질화막, TiAIN, TiSiN, TaN, WNx 등을 증착하여 형성한다.The contact plug is formed by depositing a titanium nitride film, TiAIN, TiSiN, TaN, WNx, etc. on the polysilicon layer by chemical vapor deposition or physical vapor deposition.

계면 활성제층은 I(요오드)함유 액체화합물, BTA(Benzotriazole), Thiourea, pure I₂(순수 요오드 가스), I(요오드)함유 가스, 화학 원소 주기율표상의 7족 원소들인 F, CI, Br, I, At 원소의 액체 상태나 가스 상태 또는 그 화합물 등을 사용하며, -20도 내지 300℃의 온도에서 1초 내지 10 분 동안 촉매 처리를 실시하여 형성한다.Surfactant layers consist of F, CI, Br, I (iodine) -containing liquid compounds, BTA (Benzotriazole), Thiourea, pure I ₂ (pure iodine gas) , A liquid state or gaseous state of the At element, or the like, and is subjected to catalytic treatment at a temperature of -20 to 300 캜 for 1 second to 10 minutes.

플라즈마 처리는 고주파는 발생 전력을 0 내지 500W로 하고, 저주파는 발생 전력을 0 내지 1000W로 하여 이중 주파수 처리로 -50 내지 300℃의 온도에서 1초 내지 10분 동안 실시한다. 플라즈마 처리는 리모트 플라즈마를 사용하여 리액션 처리를 이용해 실시할 수도 있으며, 플라즈마 식각을 적용하는 경우는 단일 또는 이중 주파수 식각으로 실시할 수도 있다. 플라즈마 처리는 수소, 아르곤, 질소 등의 단일 가스를 이용하여 처리하는 방법과 이들 가스 중 어느 한 가스에 5 내지 95%의 수소 또는 아르곤이 혼합된 혼합 가스를 이용하여 실시한다. 이때, 플라즈마 처리는 단일 스텝이나 1 내지 10회의 다단계 스텝 처리로 실시한다.The plasma treatment is carried out at a temperature of -50 to 300 캜 for 1 second to 10 minutes at a frequency of from 0 to 500 W at a high frequency and at a low frequency of from 0 to 1000 W at a low frequency. The plasma treatment may be carried out using a reaction process using a remote plasma, or a plasma treatment may be performed using a single or dual frequency etching. The plasma treatment is carried out by using a single gas such as hydrogen, argon or nitrogen, or a mixed gas containing 5 to 95% of hydrogen or argon in one of these gases. At this time, the plasma processing is performed by a single step or a multi-step processing of 1 to 10 times.

플라즈마 처리는 수소, 질소, 아르곤, 헬륨 또는 상기의 가스를 하나 이상 혼합한 혼합 가스을 사용하며, 유량은 5 내지 1000sccm으로 하고, 플라즈마의 발생 전력은 1 내지 1000W로 하여 1초 내지 10분 동안 실시한다. 이때, 플라즈마 처리는 반도체 기판의 온도를 10 내지 350℃로 유지하고, 반도체 기판과 샤워 헤드의 간격은 5 내지 50mm로 하며, 챔버의 압력은 0.3 내지 10Torr로 한다.The plasma treatment is performed using a mixed gas of hydrogen, nitrogen, argon, helium or one or more of the above gases, the flow rate is 5 to 1000 sccm, and the generated power of the plasma is 1 to 1000 W for 1 second to 10 minutes . At this time, in the plasma treatment, the temperature of the semiconductor substrate is maintained at 10 to 350 DEG C, the distance between the semiconductor substrate and the showerhead is 5 to 50 mm, and the pressure of the chamber is 0.3 to 10 Torr.

플라즈마 처리는 수소, 질소, 아르곤, 헬륨 또는 상기의 가스를 하나 이상 혼합한 혼합 가스에 수소 또는 아르곤을 5 내지 95% 혼합하여 스퍼터링으로 실시할 수도 있다.The plasma treatment may be carried out by mixing 5 to 95% of hydrogen or argon with a mixed gas of hydrogen, nitrogen, argon, helium or one or more of the above gases, followed by sputtering.

하부 전극은 MOCVD법으로 Ru, RuO₂, Ir 또는 IrO₂를 증착하여 형성하거나, PVD법 또는 CVD법으로 Ru, RuO₂, Ir 또는 IrO₂를 증착하여 형성한다. 이때, Ru 또는 RuO₂의 소오스로는 Ru(Cp)₂, Ru(EtCp)₂, Ru(MeCp)₂, Ru(tmhd)₃, Ru(mhd)₃, Ru(Od)₃, RuCl₃, Ru₃(CO)₁₂, Ru-acetylacetonate(Ru-AA), RuO₃또는 RuO₄을 사용한다.The lower electrode is formed by MOCVD Ru, RuO _2, formed by depositing an Ir or IrO _2, or by depositing a Ru, RuO _2, Ir, or IrO ₂ as PVD method or a CVD method. At this time, a source with a Ru or RuO ₂ is _{Ru (Cp) 2, Ru (} EtCp) 2, Ru (MeCp) 2, Ru (tmhd) 3, Ru (mhd) 3, Ru (Od) 3, RuCl 3, Ru ₃ (CO) ₁₂ , Ru-acetylacetonate (Ru-AA), RuO ₃ or RuO ₄ .

유전체막은 Ta₂O₅,PbTiO₃,PbLa1-XTiXO₃, PbLal-XZrXTiO₃, SrBi₂Ta₂O₉, Bi₄Ti₃O₁₂, BaTiO₃, Bal-XSrXTiO₃또는 SrTiO₃으로 형성한다.The dielectric film formed of a _{_{_{Ta 2 O 5, PbTiO 3,}}} PbLa1-XTiXO 3, PbLal-XZrXTiO 3, SrBi 2 Ta 2 O 9, Bi 4 Ti 3 O 12, BaTiO 3, Bal-XSrXTiO 3 or SrTiO _3.

상부 전극은 Ru, RuO₂, Ir 또는 IrO₂을 증착하여 형성한다.The upper electrode is formed by depositing Ru, RuO ₂ , Ir or IrO ₂ .

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.FIGS. 1A to 1F are cross-sectional views sequentially illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 반도체 기판(1) 상에 상부 요소와의 절연 및 평탄화를 위한 제 1 층간 절연막(2)을 형성한 후 소정 영역을 식각하여 반도체 기판(1)의 표면을 노출시킨 뒤 콘택 플러그(3)를 형성한다. 다시, 전체 상부에 후속 공정에서 형성할 하부 전극의 모양을 결정하기 위한 하부 전극 모양 형성용 희생막인 캡 산화막(Cap oxide)으로 제 2 층간 절연막(4)을 형성한다. 이후, 하부 전극 마스크를 식각 마스크로하는 식각 공정으로 제 2 층간 절연막(4)의 소정 영역을 식각하여 콘택 플러그(3)를 노출시킨다.1A, a first interlayer insulating film 2 for insulation and planarization with an upper element is formed on a semiconductor substrate 1, on which a plurality of elements for forming a semiconductor element are formed, So that the surface of the semiconductor substrate 1 is exposed and then the contact plug 3 is formed. The second interlayer insulating film 4 is formed of a cap oxide, which is a sacrifice film for forming a lower electrode shape, to determine the shape of the lower electrode to be formed in the subsequent process. Then, the contact plug 3 is exposed by etching a predetermined region of the second interlayer insulating film 4 by an etching process using the lower electrode mask as an etching mask.

콘택 플러그(3)는 다결정 폴리실리콘층과 확산 방지막이 순차적으로 적층된 구조로 형성하며, 확산 방지막은 화학기상증착법 또는 물리기상증착법으로 티타늄질화막, TiAIN, TiSiN, TaN, WNx 등을 증착하여 형성한다.The contact plug 3 is formed by sequentially stacking a polycrystalline polysilicon layer and a diffusion barrier layer. The diffusion barrier layer is formed by depositing a titanium nitride layer, TiAIN, TiSiN, TaN, WNx, or the like by chemical vapor deposition or physical vapor deposition .

일반적으로, 제 2 층간 절연막(4)을 어떤 형태로 식각하느냐에 따라 하부 전극의 형태가 단순히 층으로 형성하는 경우와 오목한(Concave) 구조로 형성하는 경우, 실린더 구조로 형성하는 경우 등 여러 가지 형태로 형성할 수 있지만, 여기서는 하부 전극을 단순히 기둥 형태로 형성하는 것으로 가정하면서 설명하기로 한다. 또한, 계속해서 설명되는 공정 기술은 하부 전극이 어떠한 형태로 형성되는가에 상관없이 모든 하부 전극의 구조에 적용할 수 있는 기술이다.In general, depending on the type of the second interlayer insulating film 4, the shape of the lower electrode may be simply formed as a layer, a concave structure may be formed, or a cylinder structure may be used. Here, it is assumed that the lower electrode is simply formed into a columnar shape. In addition, the process technology described below is a technique applicable to the structure of all the lower electrodes irrespective of the form of the lower electrode.

도 1b를 참조하면, 제 2 층간 절연막(4)의 측벽을 포함한 전체 상부에 계면 활성제를 이용한 촉매 처리를 실시하여 계면 활성제층(5)을 형성한다.Referring to FIG. 1B, the entire upper surface including the side wall of the second interlayer insulating film 4 is subjected to a catalyst treatment using a surfactant to form a surfactant layer 5.

이때, 사용되는 촉매 등의 화학제(Chemical)로는 I(요오드)함유 액체화합물, BTA(Benzotriazole), Thiourea, pure I₂(순수 요오드 가스), I(요오드)함유 가스, 화학 원소 주기율표상의 7족 원소들인 F, CI, Br, I, At 원소의 액체 상태나 가스 상태 또는 그 화합물 등을 사용하며, 촉매 처리는 -20도 내지 300℃의 온도에서 1초 내지 10 분 동안 실시한다.At this time, the chemical such as the catalyst to be used may be an I (iodine) -containing liquid compound, BTA (benzotriazole), Thiourea, pure I ₂ (pure iodine gas), I (iodine) The liquid or gaseous state of the elements F, CI, Br, I, and At, or a compound thereof. The catalytic treatment is performed at a temperature of -20 to 300 캜 for 1 second to 10 minutes.

도 1c를 참조하면, 계면 활성제층(5)을 형성한 후 플라즈마 처리(Plasmatreatment)하여, 층간 절연막(4)의 상부 및 저면에 형성된 계면 활성제층(5)을 제거하고 층간 절연막(4)의 측벽에만 잔류시킨다.1C, a surfactant layer 5 is formed and then subjected to plasma treatment to remove the surfactant layer 5 formed on the upper and lower surfaces of the interlayer insulating film 4, .

플라즈마 처리를 하는 방법으로는 이중 주파수 처리(Dual Frequency Treatment)를 실시한다. 이때, 고주파(High frequency)는 발생 전력을 0 내지 500W로 하고, 저주파(Low frequency)는 발생 전력을 0 내지 1000W로 하여 -50 내지 300℃의 온도에서 1초 내지 10분 동안 실시한다.As a method of plasma treatment, a dual frequency treatment is performed. At this time, the generated power is 0 to 500 W at a high frequency and the generated power is 0 to 1000 W at a low frequency for 1 second to 10 minutes at a temperature of -50 to 300 캜.

또한, 플라즈마 처리는 리모트 플라즈마(Remote plasma)를 사용하거나, 플라즈마 식각(Plasma etch)을 적용하여 실시할 수 있다. 리모트 플라즈마를 사용하는 경우는 리액션 처리(Reaction treatment)를 이용하는 방법이다. 플라즈마 식각을 적용하는 경우는 단일(Single) 또는 이중 주파수 식각(Dual frequency etch)이 가능하며, 플라즈마 처리는 수소, 아르곤, 질소 등의 단일 가스를 이용하여 처리하는 방법과 이들 가스 중 어느 한 가스에 5 내지 95%의 수소 또는 아르곤이 혼합된 혼합 가스를 이용하여 처리한다.Further, the plasma treatment can be performed using a remote plasma or a plasma etching. When remote plasma is used, reaction treatment is used. A single or dual frequency etch can be applied to the plasma etching. The plasma treatment can be performed by using a single gas such as hydrogen, argon, nitrogen, or the like, And 5 to 95% of hydrogen or argon.

상기에서 서술한 각각의 플라즈마 처리는 단일 스텝이나 1 내지 10회의 다단계 스텝 처리로 실시할 수 있다. 플라즈마 처리시 사용 가스로는 수소(H₂), 질소(N₂), 아르곤(Ar), 헬륨(He) 또는 상기의 가스를 하나 이상 혼합한 혼합 가스을 사용하며, 유량은 5 내지 1000sccm으로 하고, 플라즈마의 발생 전력은 1 내지 1000W로 하여 1초 내지 10분 동안 실시한다. 이때, 반도체 기판(1)의 온도는 10 내지 350℃로 유지하고, 반도체 기판(1)과 샤워 헤드의 간격은 5 내지 50mm로 하며,챔버 압력은 0.3 내지 10Torr로 한다.Each of the plasma processes described above can be performed by a single step or a multi-step step process of 1 to 10 times. A mixed gas of hydrogen (H ₂ ), nitrogen (N ₂ ), argon (Ar), helium (He) or a mixture of at least one of the above gases is used as a gas to be used for plasma treatment, the flow rate is 5 to 1000 sccm, Generated power is 1 to 1000 W for 1 second to 10 minutes. At this time, the temperature of the semiconductor substrate 1 is maintained at 10 to 350 DEG C, the interval between the semiconductor substrate 1 and the showerhead is 5 to 50 mm, and the chamber pressure is 0.3 to 10 Torr.

또한, 수소(H₂), 질소(N₂), 아르곤(Ar), 헬륨(He) 또는 상기의 가스를 하나 이상 혼합한 혼합 가스에 수소 또는 아르곤을 5 내지 95% 혼합하여 스퍼터링으로 실시할 수도 있다.In addition, hydrogen or argon may be mixed by 5 to 95% in a mixed gas of hydrogen (H ₂ ), nitrogen (N ₂ ), argon (Ar), helium have.

도 1d를 참조하면, 제 2 층간 절연막(4)의 식각된 부분이 완전히 매립되도록 MOCVD법으로 하부 전극용 금속을 증착하여 하부 전극 금속층(6a)을 형성한다. 이때, 계면 활성층(5)이 형성된 측벽에서의 금속 증착 속도가 다른 영역의 증착 속도보다 훨씬 빠르다. 따라서, 제 2 층간 절연막(4) 상부에도 하부 전극 금속층(6a)은 되기는 하나 아주 얇게 형성된다.Referring to FIG. 1D, the lower electrode metal layer 6a is formed by depositing metal for the lower electrode by MOCVD so that the etched portion of the second interlayer insulating film 4 is completely embedded. At this time, the metal deposition rate at the sidewall on which the interface active layer 5 is formed is much faster than the deposition rate at other regions. Therefore, the lower electrode metal layer 6a is formed on the second interlayer insulating film 4, though it is very thin.

하부 전극 금속층(6a)은 MOCVD법으로 형성하나 PVD(Physical vapor deposition)법 또는 CVD(Chemical vapor deposition)법으로 형성할 수도 있으며, Ru, RuO₂, Ir 또는 IrO₂를 증착하여 형성한다. 하부 전극 금속층(6a)을 형성하기 위하여 증착하는 Ru 또는 RuO₂의 소오스로 Ru(Cp)₂, Ru(EtCp)₂, Ru(MeCp)₂, Ru(tmhd)₃, Ru(mhd)₃, Ru(Od)₃, RuCl₃, Ru₃(CO)₁₂, Ru-acetylacetonate(Ru-AA), RuO₃또는 RuO₄을 이용한다.The lower electrode metal layer 6a may be formed by MOCVD, but may be formed by PVD (Physical Vapor Deposition) or CVD (Chemical Vapor Deposition), or may be formed by depositing Ru, RuO ₂ , Ir, or IrO ₂ . A lower electrode metal layer (6a) a source _{Ru (Cp) 2, Ru (} EtCp) to the Ru or RuO ₂ of depositing to form the _{_{2, Ru (MeCp) 2,}} Ru (tmhd) 3, Ru (mhd) 3, Ru (Od) ₃ , RuCl ₃ , Ru ₃ (CO) ₁₂ , Ru-acetylacetonate (Ru-AA), RuO ₃ or RuO ₄ .

도 1e를 참조하면, 제 2 층간 절연막(4) 상의 하부 전극 금속층(6a)을 제거하여 하부 전극(6)을 형성한 후 제 2 층간 절연막(4)을 완전히 제거한다.Referring to FIG. 1E, the lower electrode metal layer 6a on the second interlayer insulating film 4 is removed to form the lower electrode 6, and then the second interlayer insulating film 4 is completely removed.

도 1f를 참조하면, 전체 상부에 유전체막(7) 및 상부 전극(8)을 형성하여 커패시터를 제조한다.Referring to FIG. 1F, a dielectric film 7 and an upper electrode 8 are formed on the entire upper surface to manufacture a capacitor.

유전체막(7)으로는 높은 유전 상수를 갖는 Ta₂O₅,PbTiO₃,PbLa1-XTiXO₃, PbLal-XZrXTiO₃, SrBi₂Ta₂O₉, Bi₄Ti₃O₁₂, BaTiO₃, Bal-XSrXTiO₃또는 SrTiO₃를 이용하여 형성한다.As the dielectric film 7, Ta ₂ O ₅ , PbTiO ₃ , PbLa 1 -XTiXO ₃ , PbLal-XZrXTiO ₃ , SrBi ₂ Ta ₂ O ₉ , Bi ₄ Ti ₃ O ₁₂ , BaTiO ₃ , Bal-XSrXTiO ₃ or SrTiO ₃ .

상부 전극(8)으로는 Ru을 증착하여 형성한다.The upper electrode 8 is formed by depositing Ru.

상기의 공정에서 MOCVD법으로 형성한 하부 전극의 표면은 평탄하게 형성되므로 커패시터 내에 국부적으로 전기장이 증가하는 현상을 방지할 수 있으므로, 낮은 전압에서의 커패시터 불량 현상이 발생하는 것을 방지할 수 있다.In the above process, since the surface of the lower electrode formed by the MOCVD method is formed flat, it is possible to prevent an electric field from locally increasing in the capacitor, thereby preventing a capacitor failure phenomenon at a low voltage.

상술한 바와 같이, 본 발명은 하부 전극 금속층을 선택 영역에만 집중적으로 형성시키고, 그 외의 지역에는 거의 형성되지 않도록 함으로써 하부 전극의 분리 및 평탄화를 위한 CMP 공정이나 에치 백 공정을 용이하게 실시할 수 있어 소자의 공정의 난이도를 낮추고 신뢰성을 향상시키는 효과가 있다.As described above, according to the present invention, a CMP process or an etch-back process for separating and planarizing the lower electrode can be easily performed by forming the lower electrode metal layer intensively only in the selective region and hardly forming in the other region There is an effect that the difficulty of the process of the device is lowered and the reliability is improved.

Claims

층간 절연막의 소정 영역을 식각하여 하부 콘택 플러그가 노출되는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate on which a lower contact plug is exposed by etching a predetermined region of an interlayer insulating film;

상기 층간 절연막의 측벽을 포함한 전체 상에 계면 활성제층을 형성하는 단계;Forming a surfactant layer on the entire surface including the sidewalls of the interlayer insulating film;

상기 층간 절연막이 식각된 부분의 측벽에만 상기 계면 활성제층을 잔류시키는 플라즈마 처리를 실시하는 단계;Subjecting the interlayer insulating film to a plasma treatment in which the surfactant layer remains only on side walls of the etched portion;

전체 상부에 하부 전극 금속층을 형성한 후 상기 층간 절연막 상의 상기 하부 전극 금속층을 제거하여 분리된 하부 전극을 형서하는 단계;Forming a lower electrode metal layer on the entire upper surface, removing the lower electrode metal layer on the interlayer insulating film to mold the lower electrode separated;

상기 하부 전극을 포함한 전체 상에 유전체막을 형성하는 단계 및Forming a dielectric film on the entire surface including the lower electrode, and

상기 유전체막 상에 상부 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And forming an upper electrode on the dielectric film.

제 1 항에 있어서,The method according to claim 1,

상기 콘택 플러그는 폴리실리콘층 상에 화학기상증착법 또는 물리기상증착법으로 티타늄질화막, TiAIN, TiSiN, TaN, WNx 등을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the contact plug is formed by depositing a titanium nitride film, TiAIN, TiSiN, TaN, WNx, or the like on the polysilicon layer by chemical vapor deposition or physical vapor deposition.

제 1 항에 있어서,The method according to claim 1,

상기 계면 활성제층은 I(요오드)함유 액체화합물, BTA(Benzotriazole), Thiourea, pure I₂(순수 요오드 가스), I(요오드)함유 가스, 화학 원소 주기율표상의 7족 원소들인 F, CI, Br, I, At 원소의 액체 상태나 가스 상태 또는 그 화합물 등을 사용하며, -20도 내지 300℃의 온도에서 1초 내지 10 분 동안 촉매 처리를 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The surfactant layer may be any one of F, CI, Br, I, i, or any of the Group 7 elements of the chemical element periodic table, such as I (iodine) containing liquid compound, BTA (Benzotriazole), Thiourea, pure I ₂ (pure iodine gas) I and At elements by a catalytic treatment for 1 second to 10 minutes at a temperature of -20 to 300 캜 using a liquid or gaseous state or a compound thereof, .

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 고주파는 발생 전력을 0 내지 500W로 하고, 저주파는 발생 전력을 0 내지 1000W로 하여 이중 주파수 처리로 -50 내지 300℃의 온도에서 1초 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is carried out at a temperature of -50 to 300 占 폚 for 1 second to 10 minutes by a double frequency treatment with a generated power of 0 to 500 W and a low frequency of 0 to 1000 W. A method of manufacturing a capacitor of a device.

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 리모트 플라즈마를 사용하여 리액션 처리를 이용해 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is carried out using a reaction process using a remote plasma.

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 플라즈마 식각을 적용하는 경우는 단일 또는 이중 주파수 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is performed by single or dual frequency etching when plasma etching is applied.

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 수소, 아르곤, 질소 등의 단일 가스를 이용하여 처리하는 방법과 이들 가스 중 어느 한 가스에 5 내지 95%의 수소 또는 아르곤이 혼합된 혼합 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is carried out by using a single gas such as hydrogen, argon or nitrogen, or a mixed gas containing 5 to 95% of hydrogen or argon in any one of these gases. A method of manufacturing a capacitor of a device.

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 단일 스텝이나 1 내지 10회의 다단계 스텝 처리로 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is performed by a single step or a multi-step step process of 1 to 10 times.

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 수소, 질소, 아르곤, 헬륨 또는 상기의 가스를 하나 이상 혼합한 혼합 가스을 사용하며, 유량은 5 내지 1000sccm으로 하고, 플라즈마의 발생 전력은 1 내지 1000W로 하여 1초 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The plasma treatment is performed using a mixed gas of hydrogen, nitrogen, argon, helium, or one or more of the above gases, the flow rate is 5 to 1000 sccm, the generated power of the plasma is 1 to 1000 W for 1 second to 10 minutes Wherein said step of forming said capacitor comprises the steps of:

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 상기 반도체 기판의 온도를 10 내지 350℃로 유지하고, 상기 반도체 기판과 샤워 헤드의 간격은 5 내지 50mm로 하며, 챔버의 압력은 0.3 내지 10Torr로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is performed by maintaining the temperature of the semiconductor substrate at 10 to 350 占 폚, the distance between the semiconductor substrate and the showerhead being 5 to 50 mm, and the pressure of the chamber being 0.3 to 10 Torr. Gt;

제 1 항에 있어서,The method according to claim 1,

상기 플라즈마 처리는 수소, 질소, 아르곤, 헬륨 또는 상기의 가스를 하나 이상 혼합한 혼합 가스에 수소 또는 아르곤을 5 내지 95% 혼합하여 스퍼터링으로 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the plasma treatment is performed by sputtering 5 to 95% of hydrogen or argon mixed with a mixed gas of at least one of hydrogen, nitrogen, argon, helium or the above gases.

제 1 항에 있어서,The method according to claim 1,

상기 하부 전극은 MOCVD법으로 Ru, RuO₂, Ir 또는 IrO₂를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the lower electrode is formed by depositing Ru, RuO ₂ , Ir, or IrO ₂ by MOCVD.

제 1 항에 있어서,The method according to claim 1,

상기 하부 전극은 PVD법 또는 CVD법으로 Ru, RuO₂, Ir 또는 IrO₂를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the lower electrode is formed by depositing Ru, RuO ₂ , Ir, or IrO ₂ by a PVD method or a CVD method.

제 12 항 또는 제 13 항에 있어서,The method according to claim 12 or 13,

상기 Ru 또는 RuO₂의 소오스로는 Ru(Cp)₂, Ru(EtCp)₂, Ru(MeCp)₂, Ru(tmhd)₃, Ru(mhd)₃, Ru(Od)₃, RuCl₃, Ru₃(CO)₁₂, Ru-acetylacetonate(Ru-AA), RuO₃또는 RuO₄을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Source to the Ru or RuO ₂ is _{Ru (Cp) 2, Ru (} EtCp) 2, Ru (MeCp) 2, Ru (tmhd) 3, Ru (mhd) 3, Ru (Od) 3, RuCl 3, Ru 3 (CO) _12, Ru-acetylacetonate capacitor method of producing a semiconductor device characterized by using a (Ru-AA), RuO ₃ or RuO _4.

제 1 항에 있어서,The method according to claim 1,

상기 유전체막은 Ta₂O₅,PbTiO₃,PbLa1-XTiXO₃, PbLal-XZrXTiO₃, SrBi₂Ta₂O₉, Bi₄Ti₃O₁₂, BaTiO₃, Bal-XSrXTiO₃또는 SrTiO₃으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Characterized in that formed in the dielectric film _{_{_{Ta 2 O 5, PbTiO 3,}}} PbLa1-XTiXO 3, PbLal-XZrXTiO 3, SrBi 2 Ta 2 O 9, Bi 4 Ti 3 O 12, BaTiO 3, Bal-XSrXTiO 3 or SrTiO ₃ Wherein said step of forming said capacitor comprises the steps of:

제 1 항에 있어서,The method according to claim 1,

상기 상부 전극은 Ru, RuO₂, Ir 또는 IrO₂을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the upper electrode is formed by depositing Ru, RuO ₂ , Ir, or IrO ₂ .