KR100349687B1 - Ferroelectric capacitor and method for manufacturing the same - Google Patents
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Abstract
본 발명은 병렬 적층구조의 강유전체 캐패시터 및 그의 제조 방법에 관한 것으로, 이를 위한 본 발명은 제 1 강유전체캐패시터의 제 1 상부전극, 상기 제 1 상부전극상에 형성된 상기 제 1 강유전체캐패시터의 제 1 강유전체막, 상기 제 1 강유전체막상에 형성되며 제 2 강유전체캐패시터의 제 2 하부전극을 공유하는 제 1 강유전체캐패시터의 제 1 하부전극, 상기 제 1 하부전극상에 형성된 상기 제 2 강유전체캐패시터의 제 2 강유전체막, 및 상기 제 2 강유전체막상에 형성되고 상기 제 1 상부전극과 금속배선을 통해 전기적으로 연결되는 상기 제 2 강유전체캐패시터의 제 2 상부전극을 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric capacitor having a parallel stacked structure and a method of manufacturing the same. The present invention relates to a first ferroelectric capacitor formed on a first upper electrode and a first upper electrode of a first ferroelectric capacitor. A first lower electrode of the first ferroelectric capacitor formed on the first ferroelectric film and sharing the second lower electrode of the second ferroelectric capacitor, a second ferroelectric film of the second ferroelectric capacitor formed on the first lower electrode, And a second upper electrode of the second ferroelectric capacitor formed on the second ferroelectric film and electrically connected to the first upper electrode through a metal wiring.
Description
본 발명은 메모리 소자의 제조 방법에 관한 것으로, 특히 적층된 병렬 캐패시터 및 그를 구비하는 강유전체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a memory device, and more particularly to a method for manufacturing a stacked parallel capacitor and a ferroelectric memory device having the same.
일반적으로 강유전체 메모리 소자(Ferroelectric RAM;FeRAM)의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 "1"과 "0"을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.In general, SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT) and Pb (Zr, Ti) O 3 (hereinafter referred to as PZT) thin films are mainly used as storage materials for ferroelectric memory devices (FeRAM). Ferroelectrics have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable remnant polarization states, making them thinner and enabling their application to nonvolatile memory devices. Non-volatile memory devices using ferroelectric thin films store the digital signals "1" and "0" by controlling the direction of polarization in the direction of the applied electric field and inputting a signal, and the residual polarization remaining when the electric field is removed. The hysteresis characteristic is used.
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페로브스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.When using a ferroelectric having a perovskite (perovskite) structure such as PZT, SBT, Sr x Bi y (Ta i Nb j) 2 O 9 ( hereinafter SBTN) as the ferroelectric material of the capacitor in the FeRAM device typically Pt, The upper electrode is formed of a metal such as Ir, Ru, or Pt alloy.
도 1a 은 SBT나 PZT와 같은 고유전율 물질을 강유전막으로 이용하고 백금을 이용하여 상/하부전극을 형성한 종래기술의 강유전체 캐패시터를 나타내며, 도 1b는 그 등가회로를 도시하고 있다.FIG. 1A shows a prior art ferroelectric capacitor using a high dielectric constant material such as SBT or PZT as a ferroelectric film and forming upper and lower electrodes using platinum, and FIG. 1B shows an equivalent circuit thereof.
도 1a 에 도시된 바와 같이, 백금(Pt)을 이용하여 상부전극(1) 및 하부전극 (3)을 형성할 경우, 아르곤(Ar) 가스의 플라즈마(Plasma)로 순수한 백금 타겟(Pt target)을 스퍼터링(sputtering)하여 백금전극을 증착한다.As shown in FIG. 1A, when the upper electrode 1 and the lower electrode 3 are formed using platinum Pt, a pure platinum target Pt target is formed by plasma of argon (Ar) gas. Sputtering (sputtering) to deposit a platinum electrode.
종래기술의 강유전체 캐패시터의 제조 방법은 백금 전극과 SBT 강유전체 박막(2)을 순차적으로 증착한 다음, 반응성 이온 식각(Reactive Ion Etching;RIE) 공정으로 강유전체 박막 캐패시터를 패터닝하고 플라즈마에 의한 에치 손상(Etch damage)을 제거하기 위해 600∼850℃ 온도범위에서 회복 열처리 공정을 실시한다.In the prior art ferroelectric capacitor manufacturing method, the platinum electrode and the SBT ferroelectric thin film 2 are sequentially deposited, and then the ferroelectric thin film capacitor is patterned by a reactive ion etching (RIE) process and the etch damage caused by plasma (Etch) In order to eliminate the damage, a recovery heat treatment process is performed at a temperature range of 600 to 850 ° C.
도 1b 에 도시된 것처럼, 백금(Pt)/SBT/백금(Pt)이 적층된 캐패시터는 트랜지스터(T1)의 소오스에 하부전극이 연결되고, 상부전극은 워드라인(WL)에 연결되어 하나의 단위 셀(Unit cell)로서 메모리 소자를 구성한다.As shown in FIG. 1B, a capacitor in which platinum (Pt) / SBT / platinum (Pt) is stacked has a lower electrode connected to a source of the transistor T1, and an upper electrode connected to a word line WL, thereby providing one unit. The memory device is configured as a unit cell.
그러나, 백금(Pt)/SBT/백금(Pt)이 적층된 캐패시터는 메모리 소자에서 차지하는 캐패시터의 면적 비율이 크기 때문에 메모리 소자의 면적을 증가시키는 원인이 된다.However, a capacitor in which platinum (Pt) / SBT / platinum (Pt) is stacked is a cause of increasing the area of the memory element because the area ratio of the capacitor occupied by the memory element is large.
도 1c 는 종래기술의 메모리 소자의 단위셀을 나타낸 구조 단면도로서, 필드산화막(11)이 형성되고 소오스/드레인 영역(14a,14b), 게이트절연막(12) 및 게이트전극(13)이 형성된 반도체 기판(10) 상부에 드레인영역(14a)에 연결된 비트라인 (15) 및 반도체 기판(11) 상부에 층간절연막(16)이 형성되고, 상기 층간절연막(16) 상부에 하부전극(17), 강유전체막(18), 상부전극(19)의 적층구조로 이루어진 강유전체 캐패시터가 소오스 영역(14b)에 메탈배선(21)을 통해 전기적으로 연결되고, 상기 상부전극상에는 확산방지막(20)이 형성된다. 이러한 강유전체 캐패시터는 트랜지스터의 필드산화막(11) 상부의 층간절연막(16) 상부에 형성되므로 소자의 면적이 증가된다.1C is a cross-sectional view illustrating a unit cell of a memory device according to the related art, in which a field oxide film 11 is formed and a source / drain regions 14a and 14b, a gate insulating film 12, and a gate electrode 13 are formed. An interlayer insulating film 16 is formed on the bit line 15 connected to the drain region 14a and the semiconductor substrate 11, and the lower electrode 17 and the ferroelectric film are formed on the interlayer insulating film 16. 18, a ferroelectric capacitor having a stacked structure of the upper electrode 19 is electrically connected to the source region 14b through the metal wiring 21, and a diffusion barrier film 20 is formed on the upper electrode. Since the ferroelectric capacitor is formed on the interlayer insulating film 16 on the field oxide film 11 of the transistor, the area of the device is increased.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 적층 구조인 이중 병렬 캐패시터를 형성하여 종래와 동일 면적에서 대용량의 캐패시터를 제조하는데 적합한 강유전체 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a ferroelectric capacitor suitable for manufacturing a large capacity capacitor in the same area as a conventional structure by forming a double parallel capacitor having a laminated structure, and its object.
도 1a 는 종래기술에 따른 강유전체 캐패시터의 구조 단면도1A is a structural cross-sectional view of a ferroelectric capacitor according to the prior art.
도 1b 는 도 1a 에 따른 종래기술의 강유전체 캐패시터의 등가회로도1B is an equivalent circuit diagram of a prior art ferroelectric capacitor according to FIG. 1A.
도 1c 는 종래기술의 강유전체 메모리 소자의 구조 단면도1C is a structural cross-sectional view of a conventional ferroelectric memory device
도 2a 는 본 발명의 실시예에 따른 강유전체 캐패시터의 구조 단면도2A is a structural cross-sectional view of a ferroelectric capacitor according to an embodiment of the present invention.
도 2b 는 본 발명의 실시예에 따른 강유전체 캐패시터의 등가회로도2B is an equivalent circuit diagram of a ferroelectric capacitor according to an embodiment of the present invention.
도 3 은 본 발명의 실시예에 따른 강유전체 메모리 소자의 구조 단면도3 is a structural cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 공정 단면도4A through 4C are cross-sectional views illustrating a manufacturing process of a ferroelectric memory device according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 반도체 기판 31 : 필드절연막30 semiconductor substrate 31 field insulating film
32 : 게이트절연막32: gate insulating film
33 : 워드라인 34a,34b : 드레인/소오스 영역33: word lines 34a and 34b: drain / source regions
35 : 비트라인 36 : 제 1 층간절연막35 bit line 36 first interlayer insulating film
37 : 제 1 상부전극 38 : 제 1 강유전체막37: first upper electrode 38: first ferroelectric film
39 : 제 1 하부전극 40 : 제 2 하부전극39: first lower electrode 40: second lower electrode
41 : 제 2 강유전체막 42 : 제 2 상부전극41: second ferroelectric film 42: second upper electrode
43 : 제 2 층간절연막 44 : 확산방지막43: second interlayer insulating film 44: diffusion barrier
45 : 금속배선45: metal wiring
상기의 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 제 1 강유전체캐패시터의 제 1 상부전극, 상기 제 1 상부전극상에 형성된 상기 제 1 강유전체캐패시터의 제 1 강유전체막, 상기 제 1 강유전체막상에 형성되며 제 2 강유전체캐패시터의 제 2 하부전극을 공유하는 제 1 강유전체캐패시터의 제 1 하부전극, 상기 제 1 하부전극상에 형성된 상기 제 2 강유전체캐패시터의 제 2 강유전체막, 및 상기 제 2 강유전체막상에 형성되고 상기 제 1 상부전극과 금속배선을 통해 전기적으로 연결되는 상기 제 2 강유전체캐패시터의 제 2 상부전극을 포함하여 이루어짐을 특징으로 하고, 그의 제조 방법은 제 1 전극물질을 증착하고 패터닝하여 제 1 상부전극을 형성하는 단계, 상기 제 1 상부전극 상부에 제 1 강유전물질, 제 2 전극물질, 제 2 강유전물질, 제 3 전극물질을 증착하는 단계, 상기 제 3 전극물질을 패터닝하여 제 2 상부전극을 형성하는 단계, 상기 제 2 강유전물질, 제 2 전극물질, 제 1 강유전물질을 동시에 패터닝하여 제 2 강유전체막, 제1,2 하부전극 및 제 1 강유전체막을 형성하는 단계, 및 상기 제 1 하부전극과 제 2 하부전극이 공유되도록 상기 제 1 상부전극과 제 2 상부전극을 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The ferroelectric capacitor of the present invention for achieving the above object is formed on the first upper electrode of the first ferroelectric capacitor, the first ferroelectric film of the first ferroelectric capacitor formed on the first upper electrode, the first ferroelectric film A first lower electrode of the first ferroelectric capacitor which shares the second lower electrode of the second ferroelectric capacitor, a second ferroelectric film of the second ferroelectric capacitor formed on the first lower electrode, and the second ferroelectric film And a second upper electrode of the second ferroelectric capacitor electrically connected to the first upper electrode through a metal wiring, and a method of manufacturing the first upper electrode by depositing and patterning a first electrode material. Forming a first ferroelectric material, a second electrode material, a second ferroelectric material, and a third electrode on the first upper electrode; Depositing a quality, patterning the third electrode material to form a second upper electrode, simultaneously patterning the second ferroelectric material, the second electrode material, and the first ferroelectric material to form a second ferroelectric film, a first, Forming a second lower electrode and a first ferroelectric film, and forming a metal wiring electrically connecting the first upper electrode and the second upper electrode to share the first lower electrode and the second lower electrode; Characterized in that made.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 는 본 발명의 실시예에 따른 병렬 적층 구조의 강유전체 캐패시터를 나타낸 구조 단면도이고, 도 2b 는 본 발명의 실시예에 따른 병렬 적층 구조의 강유전체 캐패시터를 나타낸 등가회로도이다.2A is a cross-sectional view illustrating a ferroelectric capacitor having a parallel stacked structure according to an embodiment of the present invention, and FIG. 2B is an equivalent circuit diagram of a ferroelectric capacitor having a parallel stacked structure according to an embodiment of the present invention.
도 2a 와 도 2b 에 도시된 바와 같이, 본 발명의 실시예에 따른 병렬 적층 구조의 강유전체 캐패시터는 제 1 강유전체캐패시터(FC10)의 제 1 상부백금전극 (21)과, 상기 제 1 상부백금전극(21)상에 동시에 패터닝되어 적층형성된 제 1 강유전체캐패시터(FC10)의 제 1 강유전체막(22), 제 2 하부백금전극(도시 생략)을 공유하는 제 1 하부백금전극(23), 제 2 강유전체캐패시터(FC20)의 제 2 강유전체막(24)의 적층막과, 상기 제 2 강유전체막(24)상에 상기 제 1 상부백금전극(21)과 전기적으로 연결되는 제 2 강유전체캐패시터(FC20)의 제 2 상부백금전극(25)을 포함하여 이루어진다.As shown in FIGS. 2A and 2B, a ferroelectric capacitor having a parallel stacked structure according to an embodiment of the present invention may include a first upper platinum electrode 21 and a first upper platinum electrode of the first ferroelectric capacitor FC10. 21, the first lower platinum electrode 23 and the second ferroelectric capacitor sharing the first ferroelectric film 22 and the second lower platinum electrode (not shown) of the first ferroelectric capacitor FC10 formed by being patterned and stacked on the same. A second layer of the second ferroelectric capacitor FC20 electrically connected to the laminated film of the second ferroelectric film 24 of the FC20 and the first upper platinum electrode 21 on the second ferroelectric film 24. The upper platinum electrode 25 is formed.
도 3 은 도 2 의 병렬 적층 구조의 강유전체 캐패시터를 포함하여 구성된 강유전체 메모리 소자를 나타낸 구조 단면도이다.3 is a cross-sectional view illustrating a ferroelectric memory device including the ferroelectric capacitor of the parallel stacked structure of FIG. 2.
도 3 에 도시된 바와 같이, 필드산화막(31)이 형성되고 소오스/드레인 영역(34a,34b), 게이트절연막(32) 및 게이트전극(33)이 형성된 반도체 기판(30) 상부에 드레인영역(34a)에 연결된 비트라인(35) 및 반도체 기판(30) 상부에 제 1 층간절연막(36)이 형성되고, 상기 제 1 층간절연막(36) 상부에 병렬 적층구조의 제 1,2 강유전체 캐패시터(FC10,FC20)가 형성되고, 제 1 강유전체 캐패시터의 상부전극(37) 및 제 2 강유전체 캐패시터의 상부전극(42)은 공통으로 메탈 배선(45)에 연결된다. 그리고 메탈 배선(45)은 소오스영역(34b)에 연결되며, 상기 제 1 강유전체 캐패시터의 상부전극(37) 및 제 2 강유전체 캐패시터의 상부전극(42) 표면에는 확산방지막(43)이 형성된다. 이러한 제 1,2 강유전체 캐패시터(FC10,FC20)는 트랜지스터의 필드영역(31) 상부의 제 1 층간절연막(36) 상부에 병렬 적층 구조로 형성된다.As shown in FIG. 3, the drain region 34a is formed on the semiconductor substrate 30 on which the field oxide layer 31 is formed and the source / drain regions 34a and 34b, the gate insulating layer 32, and the gate electrode 33 are formed. The first interlayer dielectric layer 36 is formed on the bit line 35 and the semiconductor substrate 30 connected to the semiconductor substrate 30, and the first and second ferroelectric capacitors FC10 having the parallel stacked structure are formed on the first interlayer dielectric layer 36. FC20 is formed, and the upper electrode 37 of the first ferroelectric capacitor and the upper electrode 42 of the second ferroelectric capacitor are commonly connected to the metal wiring 45. The metal line 45 is connected to the source region 34b, and a diffusion barrier 43 is formed on the upper electrode 37 of the first ferroelectric capacitor and the upper electrode 42 of the second ferroelectric capacitor. The first and second ferroelectric capacitors FC10 and FC20 are formed in a parallel stacked structure on the first interlayer insulating layer 36 on the field region 31 of the transistor.
여기서 상기 제 1,2 상부 전극(37,42) 및 제 1,2 하부전극(39,40)은 백금 (Pt)을 포함한 Ir, Ru, Re, Rh 금속중 하나를 이용하거나 이들 금속의 합금을 이용한다. 또한 제 1,2 강유전막(38,41)은 Bi(Bismuth)-레이어드(layered) 페로브스카이트(Perovskite) 구조를 갖는 SBT(SrBi2Ta2O9), SBTN(SrBi(TaNb)2O9), SrBi2Nb2O9등의 강유전물질을 이용하거나, PbTiO3구조를 갖는 PZT(Pb(Zr1-xTix)O3), PLZT(Pb,La ((Zr1-xTix)O3)등의 강유전물질을 이용하며, 또한 도핑된 SBT나 도핑된 PZT를 이용한다. 그리고 화학적기상증착법(Chemical Vapor Deposition;CVD), 물리적기상증착법 (Physical Vapor Deposition; PVD), 유기금속증착법(Metal Organic Deposition ;MOD)를 이용하여 증착한다.The first and second lower electrodes 37 and 42 and the first and second lower electrodes 39 and 40 may use one of Ir, Ru, Re, and Rh metals including platinum (Pt) or an alloy of these metals. I use it. In addition, the first and second ferroelectric films 38 and 41 may include SBT (SrBi 2 Ta 2 O 9 ) and SBTN (SrBi (TaNb) 2 O having a Bi (Bismuth) -layered perovskite structure. 9 ), PZT (Pb (Zr 1-x Ti x ) O 3 ) or PZT (Pb, La ((Zr 1-x Ti x ) using a ferroelectric material such as SrBi 2 Nb 2 O 9 or having a PbTiO 3 structure Ferroelectric materials such as O 3 ), doped SBT or doped PZT, chemical vapor deposition (CVD), physical vapor deposition (PVD), organometallic deposition ( Metal organic deposition (MOD).
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 강유전체 캐패시터의 제조 방법을 나타낸 도면이다.4A to 4C illustrate a method of manufacturing a ferroelectric capacitor according to an embodiment of the present invention.
도 4a 에 도시된 바와 같이, 필드산화막(31)에 의해 활성영역이 정의된 반도체 기판(30) 상부에 게이트 절연막(32)을 포함한 워드라인(33)을 형성하고, 상기 워드라인(33) 양측의 반도체 기판(31) 표면내에 소오스/드레인 영역(34a,34b)을 형성한다. 이어 상기 드레인영역(34a)에 접하는 비트라인(35)을 형성하고, 비트라인 (35) 및 워드라인(33)을 포함한 반도체 기판(30) 상부에 제 1 층간절연막(36)을 증착한 후 평탄화한다.As shown in FIG. 4A, the word line 33 including the gate insulating layer 32 is formed on the semiconductor substrate 30 where the active region is defined by the field oxide layer 31, and both sides of the word line 33 are formed. The source / drain regions 34a and 34b are formed in the surface of the semiconductor substrate 31. Next, a bit line 35 is formed to be in contact with the drain region 34a, and a first interlayer insulating layer 36 is deposited on the semiconductor substrate 30 including the bit line 35 and the word line 33. do.
도 4b에 도시된 바와 같이, 제 1 층간절연막(36) 상부에 CVD 또는 PVD 공정을 이용하여 백금(Pt)을 증착하고 패터닝하여 제 1 강유전체 캐패시터의 제 1 상부전극(37)을 형성하고, 상기 제 1 상부전극(37) 상부에 강유전 물질, 백금, 강유전 물질, 백금을 차례로 증착한 후 상측의 백금을 패터닝하여 제 2 상부전극(42)을 형성한다. 이어 제 2 상부전극(42)의 폭보다 일정폭 크게 패터닝하여 제 2 강유전체막(41), 제 1 하부전극(또는 제 2 하부전극)(40,39), 제 1 강유전체막(38)을 형성한다.As shown in FIG. 4B, platinum (Pt) is deposited and patterned on the first interlayer insulating layer 36 by using a CVD or PVD process to form a first upper electrode 37 of the first ferroelectric capacitor. After depositing ferroelectric material, platinum, ferroelectric material, and platinum in order on the first upper electrode 37, the upper platinum is patterned to form the second upper electrode 42. The second ferroelectric film 41, the first lower electrode (or the second lower electrode) 40, 39, and the first ferroelectric film 38 are formed by patterning the width larger than the width of the second upper electrode 42. do.
여기서 상기 제 1 하부전극(39)은 제 2 강유전체 캐패시터의 제 2 하부전극 (40)과 동시에 이용되어 제 1, 2 강유전체 캐패시터가 병렬 구조를 갖도록 하며, 캐패시터의 전극물질은 백금을 포함한 Ir, Ru, Re, Rh 금속중 하나를 이용하거나 이들 금속의 합금(Alloy)을 이용한다. 그리고 강유전물질은 페로브스카이트 구조를 갖는 PZT, 도핑 PZT 를 이용하거나, Bi-레이어드 구조를 갖는 SBT, 도핑 SBT 를 이용한다.Here, the first lower electrode 39 is used simultaneously with the second lower electrode 40 of the second ferroelectric capacitor so that the first and second ferroelectric capacitors have a parallel structure, and the electrode material of the capacitor is Ir, Ru containing platinum. Use one of Re, Rh metal or alloy of these metals (Alloy). The ferroelectric material uses PZT having a perovskite structure, doped PZT, or SBT having a Bi-layered structure, and doped SBT.
도 4c에 도시된 바와 같이, 제 2 상부전극(42)을 포함한 반도체 기판(30) 상부에 제 2 층간절연막(43)을 증착하고 상기 제 1 상부전극(37), 제 2 상부전극 (42), 소오스영역(34b)의 일정 표면이 노출되도록 선택적으로 패터닝 및 식각하여 콘택홀(도시 생략)을 형성한다.As shown in FIG. 4C, a second interlayer insulating layer 43 is deposited on the semiconductor substrate 30 including the second upper electrode 42, and the first upper electrode 37 and the second upper electrode 42 are deposited. In addition, a contact hole (not shown) is formed by selectively patterning and etching so that a predetermined surface of the source region 34b is exposed.
이어 상기 콘택홀 상부에 티타늄/티타늄나이트라이드를 증착하고 패터닝 및 식각 공정을 실시하여 상기 제 1 상부전극(37)과 제 2 상부전극(42)의 표면에 확산방지막(44)을 형성한다.Next, titanium / titanium nitride is deposited on the contact hole, and a patterning and etching process is performed to form a diffusion barrier 44 on the surfaces of the first upper electrode 37 and the second upper electrode 42.
이어 결과물을 포함한 반도체 기판(30) 전면에 상기 콘택홀이 매립되도록 메탈을 증착하고 패터닝 및 식각하여 소오스영역(34b), 제 1 상부전극(37), 제 2 상부전극(42)을 공통으로 연결하는 금속배선(45)을 형성한다.Subsequently, a metal is deposited, patterned, and etched so that the contact hole is filled in the entire surface of the semiconductor substrate 30 including the resultant, so that the source region 34b, the first upper electrode 37, and the second upper electrode 42 are commonly connected. The metal wiring 45 is formed.
이와 같이 하부전극을 공유하는 병렬 캐패시터는 통상의 단일 캐패시터보다 동일면적에서 두 배의 캐패시터 용량을 갖게 되어 대용량 캐패시터를 제조할 수 있게 되고 또한 고집적 메모리 소자의 제조를 용이하게 한다.As described above, the parallel capacitor sharing the lower electrode has the capacity of twice the capacitor in the same area than the conventional single capacitor, which enables the manufacture of a large capacity capacitor and facilitates the manufacture of the highly integrated memory device.
전술한 바와 같이 본 발명의 강유전체 메모리 소자는 고유전율 물질을 캐패시터의 유전체로 사용할 때 두개의 캐패시터가 수직으로 적층되어 병렬 캐패시터로 형성되므로써 캐패시터 면적의 축소화 및 고용량의 캐패시터를 제조할 수 있고 또한 이와 같은 캐패시터를 사용하여 고집적 메모리 소자를 제조할 수 있다.As described above, in the ferroelectric memory device of the present invention, when a high dielectric constant material is used as the dielectric of a capacitor, two capacitors are vertically stacked to form a parallel capacitor, thereby minimizing the capacitor area and manufacturing a high capacity capacitor. Capacitors can be used to fabricate highly integrated memory devices.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063805A KR100349687B1 (en) | 1999-12-28 | 1999-12-28 | Ferroelectric capacitor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063805A KR100349687B1 (en) | 1999-12-28 | 1999-12-28 | Ferroelectric capacitor and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061312A KR20010061312A (en) | 2001-07-07 |
| KR100349687B1 true KR100349687B1 (en) | 2002-08-22 |
Family
ID=19631125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063805A KR100349687B1 (en) | 1999-12-28 | 1999-12-28 | Ferroelectric capacitor and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100349687B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442144B1 (en) * | 2001-12-20 | 2004-07-27 | 동부전자 주식회사 | Method for manufacturing muti-layered capacitor of semiconductor device |
| KR100583090B1 (en) | 2003-05-30 | 2006-05-23 | 주식회사 하이닉스반도체 | Manufacturing method of capacitor of the ferroelectric register |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786528A (en) * | 1993-07-22 | 1995-03-31 | Sharp Corp | Semiconductor memory device |
| JPH07202138A (en) * | 1993-12-28 | 1995-08-04 | Sharp Corp | Ferroelectric memory element |
| JPH118354A (en) * | 1997-06-13 | 1999-01-12 | Nec Corp | Ferroelectric capacitance and ferroelectric memory |
-
1999
- 1999-12-28 KR KR1019990063805A patent/KR100349687B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786528A (en) * | 1993-07-22 | 1995-03-31 | Sharp Corp | Semiconductor memory device |
| JPH07202138A (en) * | 1993-12-28 | 1995-08-04 | Sharp Corp | Ferroelectric memory element |
| JPH118354A (en) * | 1997-06-13 | 1999-01-12 | Nec Corp | Ferroelectric capacitance and ferroelectric memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061312A (en) | 2001-07-07 |
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| KR20050067506A (en) | Fabricating method of ferroelectric capacitor in semiconductor device |
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