KR100448233B1 - Method for fabrication of ferroelectric capacitor having tungsten plug - Google Patents
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Abstract
본 발명은 에치백 공정으로 인한 화학기상증착된 텅스텐 플러그의 미세한 솔기로 인한 결함을 방지할 수 있는 텅스텐 질화막을 배리어막으로 사용하는 강유전체 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 기판 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 제1 절연막 상에 텅스텐을 증착하는 단계; 상기 제1 절연막의 표면이 노출되도록 상기 텅스텐을 화학기계연마하여 플러그를 형성하는 단계; 상기 텅스텐 플러그의 표면을 질화처리하여 배리어막인 텅스텐질화막을 형성하는 단계; 상기 텅스텐 질화막 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체를 형성하는 단계; 및 상기 유전체 상에 상부전극을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조방법을 제공한다.The present invention is to provide a method of manufacturing a ferroelectric capacitor using a tungsten nitride film as a barrier film that can prevent defects due to fine seams of chemical vapor deposited tungsten plugs due to the etch back process, the present invention provides a substrate Forming a first insulating film on the substrate; Selectively etching the first insulating layer to form a contact hole exposing the substrate substrate; Depositing tungsten on a first insulating film including the contact hole; Chemically polishing the tungsten to form a plug such that the surface of the first insulating film is exposed; Nitriding the surface of the tungsten plug to form a tungsten nitride film as a barrier film; Forming a lower electrode on the tungsten nitride film; Forming a dielectric on the lower electrode; And it provides a method of manufacturing a ferroelectric capacitor comprising the step of forming an upper electrode on the dielectric.
Description
본 발명은 강유전체 캐패시터에 관한 것으로 특히, 텅스텐 플러그를 사용하는 경우에, 산소와 텅스텐의 확산방지 배리어로서 텅스텐 질화막을 사용하는 강유전체 캐패시터에 관한 것이다.The present invention relates to a ferroelectric capacitor, and more particularly, to a ferroelectric capacitor using a tungsten nitride film as a diffusion barrier of oxygen and tungsten when a tungsten plug is used.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.In general, by using a ferroelectric in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device has been in progress.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which is a kind of nonvolatile memory device. Speeds are also comparable to DRAMs and are gaining popularity as next-generation memory devices.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), BaxSr(1-x)TiO3(이하, BST), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성 메모리 소자로의 응용이 실현되고 있다.Dielectrics of such FeRAM devices include (Bi, La) 4 Ti 3 O 12 (hereinafter referred to as BLT), SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT), and Sr x Bi y (Ta i ) having a perovskite structure. Ferroelectrics such as Nb j ) 2 O 9 (hereinafter referred to as SBTN), Ba x Sr (1-x) TiO 3 (hereinafter referred to as BST) and Pb (Zr, Ti) O 3 (hereinafter referred to as PZT) are mainly used. At room temperature, the dielectric constant reaches hundreds to thousands and has two stable Remnant polarization (Pr) states, so that the thin film is applied to a nonvolatile memory device.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectrics adjust the direction of polarization in the direction of the electric field to store the digital signals '1' and '0' by the direction of residual polarization remaining when the signal is removed. Hysteresis characteristics are used.
BLT, SBT, SBTN 과 같은 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있다. 이 때문에 수 기가(giga) 비트급 메모리소자에서 셀 캐패시터로서 BLT, SBT, SBTN 박막을 이용한 강유전체 캐패시터에 관한 개발이 많이 이루어지고 있다.Ferroelectrics such as BLT, SBT, and SBTN have a very high dielectric constant, and thus, when used as a cell capacitor of a memory device, there is an advantage that sufficient capacitance can be secured even in a small capacitor area. For this reason, many developments have been made on ferroelectric capacitors using BLT, SBT, and SBTN thin films as cell capacitors in giga-bit memory devices.
도1a 내지 1f는 종래기술에 따른 강유전체 캐패시터 제조공정을 도시한 도면으로, 이를 참조하며 종래의 FeRAM 소자에서 텅스텐 플러그 형성 공정을 살펴 본다.1A to 1F illustrate a ferroelectric capacitor manufacturing process according to the prior art, referring to this, and look at a tungsten plug forming process in a conventional FeRAM device.
먼저, 도1a는 필드산화막(1)이 형성된 반도체 기판(0)에 게이트전극(2)과 스페이서(3)를 형성하고 드레인/소오스(미도시)와, 제1 층간절연막(4)을 이용하여 비트라인 (5)까지 형성한 후에, 비트라인(5)을 포함하는 제1 층간절연막(4) 상에 제2 층간절연막(6)을 형성한 모습을 보인 도면이다.First, FIG. 1A illustrates a gate electrode 2 and a spacer 3 formed on a semiconductor substrate 0 on which a field oxide film 1 is formed, using a drain / source (not shown) and a first interlayer insulating film 4. After the bit line 5 is formed, the second interlayer insulating film 6 is formed on the first interlayer insulating film 4 including the bit line 5.
다음으로 도1b에 도시에 도시된 바와 같이, 제2 층간절연막(6)상에 감광막(미도시)을 이용한 콘택 마스크를 형성하고, 이 콘택 마스크로 제2 층간절연막(6)과 제1 층간절연막(4)을 선택적으로 식각하여 반도체기판(0)의 드레인/소오스(도시하지 않음)영역이 노출되는 콘택홀(7)을 형성한다.Next, as shown in FIG. 1B, a contact mask using a photosensitive film (not shown) is formed on the second interlayer insulating film 6, and the second interlayer insulating film 6 and the first interlayer insulating film are formed using the contact mask. (4) is selectively etched to form a contact hole 7 through which the drain / source (not shown) region of the semiconductor substrate 0 is exposed.
이후 도1c에서 처럼, 콘택홀(7) 내의 반도체 기판에 티타늄 실리사이드 (TiSi)(8)을 형성하는데, 콘택홀(7)을 포함하는 제2 층간절연막(6)상에 티타늄(Ti)을 얇게 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 드레인/소오스영역의 실리콘(Si)원자와 티타늄(Ti)의 반응을 유발시켜, 티타늄 실리사이드(8)를 형성하고, 미반응 티타늄을 제거한다. 이 때,티타늄 실리사이드(8)는 후속으로 형성될 텅스텐 플러그(9)와 드레인/소오스 영역과의 오믹 콘택(Ohmic contact)을 형성해 준다.Thereafter, as shown in FIG. 1C, a titanium silicide (TiSi) 8 is formed in the semiconductor substrate in the contact hole 7, and the titanium (Ti) is thinly deposited on the second interlayer insulating film 6 including the contact hole 7. Deposition and Rapid Thermal Process (RTP) cause the reaction of silicon (Si) atoms and titanium (Ti) in the drain / source region to form titanium silicide (8) and remove unreacted titanium. At this time, the titanium silicide 8 forms an ohmic contact between the tungsten plug 9 to be subsequently formed and the drain / source region.
다음으로 도1d에 도시된 바와 같이, 콘택홀(7)을 포함한 제2 층간절연막(6)상에 플러그로 사용될 텅스텐(9)을 화학기상증착(Chemical Vapor Deposition : 이하 CVD라 함) 방식을 이용하여 증착한다.Next, as shown in FIG. 1D, tungsten 9 to be used as a plug on the second interlayer insulating film 6 including the contact hole 7 is used by chemical vapor deposition (hereinafter, referred to as CVD). By deposition.
다음으로 도1e에 도시된 바와 같이, 배리어 메탈로 사용될 티타늄 질화막(10)을 콘택홀(7) 내에 형성하기 위하여 텅스텐(9)에 대한 에치백(etch beck) 공정을 실시한다. 이후에 티타늄 질화막(10)을 콘택홀(7)을 포함한 제2 층간절연막(6) 상에 증착하고, 이를 화학기계연마(Chemical Mechanical Polishing; 이하 CMP라 함)하여 콘택홀(7) 내에만 잔류시키면, 티타늄 질화막(10)으로 이루어진 배리어 메탈을 얻을 수 있다.Next, as shown in FIG. 1E, an etch beck process for tungsten 9 is performed to form a titanium nitride film 10 to be used as a barrier metal in the contact hole 7. Subsequently, a titanium nitride film 10 is deposited on the second interlayer insulating film 6 including the contact hole 7, which is left in the contact hole 7 by chemical mechanical polishing (hereinafter referred to as CMP). In this case, a barrier metal made of the titanium nitride film 10 can be obtained.
다음으로, 도1f에 도시된 바와 같이, 하부전극(11,12,13)과 유전체(15) 및 상부전극(16)을 차례로 형성하는데, 하부전극은 산소배리어층(11), 접착층(12), 메탈층(13) 등의 여러층을 적층하여 사용할 수도 있다.통상적으로, 메탈층(13)으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐(W), 텅스테 질화막(WN)등을 사용하며, 접착층(12)으로는 이리듐 산화막(IrOx), 루테늄 산화막(RuOx), 텅스텐 산화막(WOx)등을 사용하며, 산소배리어층(11)으로는 이리듐 또는 루테늄 등을 사용한다.Next, as shown in FIG. 1F, the lower electrodes 11, 12, 13, the dielectric 15, and the upper electrode 16 are sequentially formed, and the lower electrodes are the oxygen barrier layer 11 and the adhesive layer 12. In addition, a plurality of layers such as the metal layer 13 may be laminated. Generally, as the metal layer 13, platinum (Pt), iridium (Ir), ruthenium (Ru), tungsten (W), and tungsten nitride film (WN) or the like, an iridium oxide film (IrOx), a ruthenium oxide film (RuOx), a tungsten oxide film (WOx), or the like is used as the adhesive layer 12, and iridium or ruthenium is used as the oxygen barrier layer 11. do.
이와 같이 구성된 종래의 강유전체 캐패시터의 문제점을 도2a 내지 도2b를 참조하여 설명한다.Problems of the conventional ferroelectric capacitor configured as described above will be described with reference to FIGS. 2A to 2B.
도2a는 플러그로 사용될 텅스텐을 콘택홀을 포함한 제2 층간절연막(6) 상에 CVD 방식을 이용하여 형성한 모습을 보인 도면으로, 텅스텐은 CVD 방식을 이용하여 증착되기 때문에 도2a에서처럼, 콘택홀(7) 중앙에 미세한 솔기(seam)가 형성된다.FIG. 2A is a view showing the formation of tungsten to be used as a plug on the second interlayer insulating film 6 including the contact hole by the CVD method. As shown in FIG. 2A, the contact hole is formed because the tungsten is deposited using the CVD method. (7) A fine seam is formed in the center.
도2b는 텅스텐(W)을 에치백하는 공정에서, 이러한 미세한 솔기가 심하게 식각되어 요철모양의 링이 발생되는 것을 보인 도면으로, 텅스텐 링은 후속 티타늄 질화막(TiN) 증착후 수행되는 CMP 공정에서 노출되게 된다.FIG. 2B is a view showing that such a fine seam is severely etched to generate an uneven ring in the process of etching back tungsten (W), and the tungsten ring is exposed in a CMP process performed after a subsequent titanium nitride film (TiN) deposition. Will be.
노출된 텅스텐 링은 산소배리어막인 이리듐막 내부로 확산되어 강유전체 결정화 어닐 공정에서 유입되는 산소와 반응하여 체적 팽창을 일으키게 되고, 이에 따라 리프팅(lifting)을 유발시킨다.The exposed tungsten ring diffuses into the iridium film, which is an oxygen barrier film, and reacts with oxygen introduced in the ferroelectric crystallization annealing process to cause volume expansion, thereby causing lifting.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 에치백 공정으로 인한 화학기상증착된 텅스텐 플러그의 미세한 솔기로 인한 결함을 방지할 수 있는 텅스텐 질화막을 배리어막으로 사용하는 강유전체 캐패시터 제조방법을 제공함을 그 목적으로 한다.The present invention is to solve the above-mentioned conventional problems, to provide a ferroelectric capacitor manufacturing method using a tungsten nitride film as a barrier film that can prevent defects due to the fine seam of the chemical vapor-deposited tungsten plug due to the etch back process. For that purpose.
도1a 내지 1f는 종래기술에 따른 강유전체 캐패시터 제조공정을 도시한 도면,1A to 1F illustrate a ferroelectric capacitor manufacturing process according to the prior art;
도2a 내지 도2b는 종래기술에 따른 문제점을 도시한 도면,2a to 2b show a problem according to the prior art,
도3a 내지 도3c는 본 발명에 따른 강유전체 캐패시터 제조공정을 도시한 도면.3A to 3C are diagrams illustrating a ferroelectric capacitor manufacturing process according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 : 기판 21 : 필드절연막20: substrate 21: field insulating film
22 : 게이트전극 23 : 스페이서22: gate electrode 23: spacer
24 : 제1 층간절연막 25 : 비트라인24: first interlayer insulating film 25: bit line
26 : 제2 층간절연막 27 : 콘택홀26: second interlayer insulating film 27: contact hole
28 : 티타늄 실리사이드 29 : 텅스텐28: titanium silicide 29: tungsten
30 : 텅스텐 질화막 31 : 산소배리어막30 tungsten nitride film 31 oxygen barrier film
32 : 접착층 33 : 금속층32: adhesive layer 33: metal layer
34 : 절연막 35 : 유전체34 insulating film 35 dielectric
36 : 상부전극36: upper electrode
상기한 목적을 달성하기 위한 본 발명은, 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 기판 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 제1 절연막 상에 텅스텐을 증착하는 단계; 상기 제1 절연막의 표면이 노출되도록 상기 텅스텐을 화학기계연마하여 플러그를 형성하는 단계; 상기 텅스텐 플러그의 표면을 질화처리하여 배리어막인 텅스텐질화막을 형성하는 단계; 상기 텅스텐 질화막 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체를 형성하는 단계; 및 상기 유전체 상에 상부전극을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조방법을 제공한다.The present invention for achieving the above object, forming a first insulating film on a substrate; Selectively etching the first insulating layer to form a contact hole exposing the substrate substrate; Depositing tungsten on a first insulating film including the contact hole; Chemically polishing the tungsten to form a plug such that the surface of the first insulating film is exposed; Nitriding the surface of the tungsten plug to form a tungsten nitride film as a barrier film; Forming a lower electrode on the tungsten nitride film; Forming a dielectric on the lower electrode; And it provides a method of manufacturing a ferroelectric capacitor comprising the step of forming an upper electrode on the dielectric.
본 발명은 강유전체 캐패시터에 관한 것으로 특히, 텅스텐 플러그를 사용하는 경우에, 산소와 텅스텐의 확산방지 배리어로서 텅스텐 질화막을 사용하여 안정한 플러그 특성을 얻을 수 있는 강유전체 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric capacitor, and more particularly, to a method of manufacturing a ferroelectric capacitor capable of obtaining stable plug characteristics using a tungsten nitride film as a diffusion barrier for oxygen and tungsten when a tungsten plug is used.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도3a 내지 도3c는 본 발명에 따른 강유전체 캐패시터 제조공정을 도시한 도면으로 이를 참조하여 설명한다.먼저, 도3a는 텅스텐 플러그를 증착한 모습을 보인 도면으로 텅스텐 플러그를 증착하기까지는 종래기술과 유사하다.3A to 3C illustrate a ferroelectric capacitor manufacturing process according to the present invention, which will be described with reference to the drawing. First, FIG. 3A is a view showing a state in which a tungsten plug is deposited. Do.
즉, 도3a는 필드산화막(21)이 형성된 반도체 기판(20)과, 상기 반도체 기판(20) 상에 형성된 게이트전극(22)과, 상기 게이트전극(22)의 측벽에 형성된 스페이서(23)와, 상기 반도체 기판(20)의 소정영역에 형성된 드레인/소오스(도시하지 않음)와, 비트라인과 게이트전극을 절연시키기 위한 제1 층간절연막(24)과, 제1 층간절연막상에 형성된 비트라인(25)과, 비트라인(25)을 포함한 제1 층간절연막(24) 상에 형성된 제2 층간절연막(26)과, 제1 층간절연막(24)과 제2 층간절연막(26)을 식각하여 상기 반도체 기판(20)의 소정영역을 노출시키는 콘택홀(27)과, 상기 콘택홀(27)내에 형성되며 오믹콘택 역할을 하는 티타늄 실리사이드(28)와, 상기 콘택홀(27)을 포함하는 제2 층간절연막(26) 상에 증착된 텅스텐 플러그(29)가 도시되어 있다.That is, FIG. 3A shows a semiconductor substrate 20 on which a field oxide film 21 is formed, a gate electrode 22 formed on the semiconductor substrate 20, a spacer 23 formed on sidewalls of the gate electrode 22, and A drain / source (not shown) formed in a predetermined region of the semiconductor substrate 20, a first interlayer insulating film 24 for insulating the bit line and the gate electrode, and a bit line formed on the first interlayer insulating film. 25, the second interlayer insulating film 26 formed on the first interlayer insulating film 24 including the bit lines 25, the first interlayer insulating film 24 and the second interlayer insulating film 26 are etched to form the semiconductor. A second interlayer including a contact hole 27 exposing a predetermined region of the substrate 20, a titanium silicide 28 formed in the contact hole 27 and serving as an ohmic contact, and the contact hole 27. Tungsten plug 29 deposited on insulating film 26 is shown.
티타늄 실리사이드(28)를 콘택홀 내에 형성하는 공정은 종래와 유사하다. 즉, 콘택홀(27)을 포함하는 제2 층간절연막(26)상에 티타늄(Ti)을 얇게 증착하고, RTA 공정을 실시하여 드레인/소오스 영역의 실리콘(Si)원자와 티타늄(Ti)의 반응을 유발시켜, 티타늄 실리사이드(28)를 형성하고, 미반응 티타늄을 제거한다. 이 때,티타늄 실리사이드(28)는 후속으로 형성될 텅스텐 플러그(29)와 드레인/소오스 영역과의 오믹 콘택(Ohmic contact)을 형성해 콘택 저항을 감소시켜 준다.The process of forming the titanium silicide 28 in the contact hole is similar to the prior art. That is, a thin layer of titanium (Ti) is deposited on the second interlayer insulating layer 26 including the contact hole 27, and an RTA process is performed to react the silicon (Si) atoms and titanium (Ti) in the drain / source region. To form titanium silicide 28 and remove unreacted titanium. At this time, the titanium silicide 28 forms an ohmic contact between the tungsten plug 29 to be subsequently formed and the drain / source region to reduce the contact resistance.
콘택홀(27)을 포함하는 제2 층간절연막(26) 상에 형성되는 텅스텐(29)은 CVD 방식으로 증착된다.Tungsten 29 formed on the second interlayer insulating film 26 including the contact holes 27 is deposited by CVD.
본 발명에서는 텅스텐 질화막을 배리어막으로 사용하는데, 도3b에서와 같이, 콘택홀을 포함하는 제2 층간절연막(26)의 표면이 노출되는 연마 타겟으로 텅스텐(29)에 대한 CMP 공정을 실시하여 평탄화한 후, 환원분위기에서 RTA 방식으로 텅스텐(29) 표면을 질화처리하여 배리어막인 텅스텐 질화막(30)을 20Å ∼ 1000Å 정도의 두께로 형성한다.In the present invention, a tungsten nitride film is used as a barrier film. As shown in FIG. 3B, the tungsten 29 is planarized by a CMP process with a polishing target exposing the surface of the second interlayer insulating film 26 including a contact hole. After that, the surface of the tungsten 29 is nitrided in a reducing atmosphere by RTA to form a tungsten nitride film 30 as a barrier film with a thickness of about 20 kPa to about 1000 kPa.
텅스텐 질화막(30)을 형성하기 위한 RTA 방식에서, 램프업 속도는 30℃/sec ∼ 250℃/sec 의 범위를 갖으며, 공정 온도는 450℃ ∼ 1100℃ 의 범위를 갖으며, 사용되는 가스로는 N2, NH3, Ar, Ne, Kr, Xe 또는 He 등의 가스를 사용한다. 텅스텐 질화막(30)에서 질소의 조성비는 0.1 ∼ 1.0 원자 농도(atomic concentration)를 갖는다.In the RTA method for forming the tungsten nitride film 30, the ramp-up rate is in the range of 30 ° C / sec to 250 ° C / sec, the process temperature is in the range of 450 ° C to 1100 ° C, Gas such as N 2 , NH 3 , Ar, Ne, Kr, Xe or He is used. The composition ratio of nitrogen in the tungsten nitride film 30 has 0.1 to 1.0 atomic concentration.
본 발명의 일실시예에서 배리어막으로 사용된 텅스텐 질화막(WN)은 우수한 산화배리어 성질과 전도 특성을 보인다. 따라서 하부전극으로 텅스텐이 확산되는 것을 억제하며, 이리듐을 통해 텅스텐 플러그로 유입되는 산소를 막아주어 플러그의 산화를 억제할 수 있다.In one embodiment of the present invention, the tungsten nitride film (WN) used as the barrier film exhibits excellent oxide barrier properties and conductive properties. Therefore, it is possible to suppress the diffusion of tungsten to the lower electrode and to prevent oxygen from flowing into the tungsten plug through iridium, thereby inhibiting oxidation of the plug.
또한, 본 발명의 일실시예에서는 에치백 공정을 적용하지 않고 CMP 공정을 통하여 텅스텐 플러그를 평탄화하므로, 종래와 같이 요철 모양의 링이 발생되는 현상은 발생하지 않는다.In addition, in one embodiment of the present invention, since the tungsten plug is planarized through the CMP process without applying the etch back process, the phenomenon in which the concave-convex ring is generated as in the prior art does not occur.
다음으로 도3c에서와 같이, 텅스텐 질화막(30)을 포함하는 제2 층간절연막(26) 상에 산소배리어막(31), 접착층(32), 금속층(33)으로 이루어진 하부전극을 형성하고 패터닝한다. 이후에 강유전체와 상부전극을 차례로 형성하여 캐패시터 제조를 완료한다.Next, as shown in FIG. 3C, a lower electrode including an oxygen barrier film 31, an adhesive layer 32, and a metal layer 33 is formed and patterned on the second interlayer insulating film 26 including the tungsten nitride film 30. . After that, the ferroelectric and the upper electrode are sequentially formed to complete the capacitor manufacturing.
통상적으로 금속층(33)으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐(W), 텅스테질화막(WN)등을 사용하며, 접착층(32)으로는 이리듐 산화막 (IrOx), 루테늄 산화막(RuOx), 텅스텐 산화막(WOx)등을 사용하며, 산소배리어층(31)으로는 이리듐 또는 루테늄 등을 사용한다.Generally, platinum (Pt), iridium (Ir), ruthenium (Ru), tungsten (W), tungsten nitride film (WN), or the like is used as the metal layer 33, and the iridium oxide film (IrOx) is used as the adhesive layer 32. , A ruthenium oxide film (RuOx), a tungsten oxide film (WOx), or the like, and an iridium or ruthenium is used as the oxygen barrier layer 31.
본 발명의 일실시예에서는 산소배리어막(31)으로 이리듐을 사용하였으며, 접착층(32)으로는 이리듐 산화막을 사용하였고, 금속층(33)으로는 백금을 사용하였다. 산소배리어막, 접착층, 금속층 각각은 200Å ∼ 2000Å의 두께를 갖도록 하는 것이 바람직하다.In one embodiment of the present invention, iridium was used as the oxygen barrier film 31, iridium oxide film was used as the adhesive layer 32, and platinum was used as the metal layer 33. It is preferable that the oxygen barrier film, the adhesive layer, and the metal layer each have a thickness of 200 kPa to 2000 kPa.
강유전체(34)로는 BLT, SBT, SBTN, BST, PZT 등과 같은 강유전체가 주로 사용되며, 50Å ∼ 3000Å의 두께를 갖는다. 또한 강유전체는 핵생성 및 성장과 결정립성장의 단계를 거쳐서 형성된다. 핵생성을 위한 RTA 공정시에 램프업(ramp-up) 속도는 80℃/sec ∼ 250℃/sec 의 범위를 갖으며, 결정립 성장 시에는 500℃ ∼ 800℃의 온도에서 로(furnace) 열처리를 이용하며 이루어진다.As the ferroelectric 34, ferroelectrics such as BLT, SBT, SBTN, BST, and PZT are mainly used, and have a thickness of 50 kV to 3000 kPa. Ferroelectrics are also formed through nucleation, growth, and grain growth. In the RTA process for nucleation, the ramp-up rate is in the range of 80 ° C / sec to 250 ° C / sec. In the case of grain growth, furnace heat treatment is performed at a temperature of 500 ° C to 800 ° C. It is done by using.
상부전극(36)으로는 백금(Pt), 이리듐 (Ir), 이리듐 산화막(IrOx), 루테늄(Ru), 루테늄 산화막(RuOx), 텅스텐(W), 텅스텐 질화막(WN), 텅스텐 산화막 (WOx) 또는 티타늄 질화막(TiN)등을 사용하여 형성하는데, 유기금속화학증착 (Metal Organic CVD : 이하 MOCVD라 함) 방식, CVD 방식, PVD 방식, ALD 방식 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식 등을 이용하여 형성한다.이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The upper electrode 36 includes platinum (Pt), iridium (Ir), iridium oxide (IrOx), ruthenium (Ru), ruthenium oxide (RuOx), tungsten (W), tungsten nitride (WN), tungsten oxide (WOx) Or a titanium nitride film (TiN), or the like, which may be formed of an organic metal chemical vapor deposition method (hereinafter referred to as MOCVD) method, a CVD method, a PVD method, an ALD method or a Plasma Enhanced Chemical Vapor Deposition; PECVD), etc.) As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and various substitutions within the scope of the present invention do not depart from the technical spirit, Modifications and variations will be apparent to those of ordinary skill in the art.
본 발명을 강유전체 캐패시터에 적용하게 되면, 텅스텐 플러그 사용시에 안정된 플러그 특성을 얻을 수 있어, 소자 동작의 신뢰성을 확보할 수 있는 효과가 있다.When the present invention is applied to a ferroelectric capacitor, it is possible to obtain a stable plug characteristic when using a tungsten plug, thereby ensuring the reliability of device operation.
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