KR100349687B1 - 강유전체 캐패시터 및 그의 제조 방법 - Google Patents

강유전체 캐패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 병렬 적층구조의 강유전체 캐패시터 및 그의 제조 방법에 관한 것으로, 이를 위한 본 발명은 제 1 강유전체캐패시터의 제 1 상부전극, 상기 제 1 상부전극상에 형성된 상기 제 1 강유전체캐패시터의 제 1 강유전체막, 상기 제 1 강유전체막상에 형성되며 제 2 강유전체캐패시터의 제 2 하부전극을 공유하는 제 1 강유전체캐패시터의 제 1 하부전극, 상기 제 1 하부전극상에 형성된 상기 제 2 강유전체캐패시터의 제 2 강유전체막, 및 상기 제 2 강유전체막상에 형성되고 상기 제 1 상부전극과 금속배선을 통해 전기적으로 연결되는 상기 제 2 강유전체캐패시터의 제 2 상부전극을 포함하여 이루어진다.

Description

강유전체 캐패시터 및 그의 제조 방법{FERROELECTRIC CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 메모리 소자의 제조 방법에 관한 것으로, 특히 적층된 병렬 캐패시터 및 그를 구비하는 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 강유전체 메모리 소자(Ferroelectric RAM;FeRAM)의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 "1"과 "0"을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페로브스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.
도 1a 은 SBT나 PZT와 같은 고유전율 물질을 강유전막으로 이용하고 백금을 이용하여 상/하부전극을 형성한 종래기술의 강유전체 캐패시터를 나타내며, 도 1b는 그 등가회로를 도시하고 있다.
도 1a 에 도시된 바와 같이, 백금(Pt)을 이용하여 상부전극(1) 및 하부전극 (3)을 형성할 경우, 아르곤(Ar) 가스의 플라즈마(Plasma)로 순수한 백금 타겟(Pt target)을 스퍼터링(sputtering)하여 백금전극을 증착한다.
종래기술의 강유전체 캐패시터의 제조 방법은 백금 전극과 SBT 강유전체 박막(2)을 순차적으로 증착한 다음, 반응성 이온 식각(Reactive Ion Etching;RIE) 공정으로 강유전체 박막 캐패시터를 패터닝하고 플라즈마에 의한 에치 손상(Etch damage)을 제거하기 위해 600∼850℃ 온도범위에서 회복 열처리 공정을 실시한다.
도 1b 에 도시된 것처럼, 백금(Pt)/SBT/백금(Pt)이 적층된 캐패시터는 트랜지스터(T1)의 소오스에 하부전극이 연결되고, 상부전극은 워드라인(WL)에 연결되어 하나의 단위 셀(Unit cell)로서 메모리 소자를 구성한다.
그러나, 백금(Pt)/SBT/백금(Pt)이 적층된 캐패시터는 메모리 소자에서 차지하는 캐패시터의 면적 비율이 크기 때문에 메모리 소자의 면적을 증가시키는 원인이 된다.
도 1c 는 종래기술의 메모리 소자의 단위셀을 나타낸 구조 단면도로서, 필드산화막(11)이 형성되고 소오스/드레인 영역(14a,14b), 게이트절연막(12) 및 게이트전극(13)이 형성된 반도체 기판(10) 상부에 드레인영역(14a)에 연결된 비트라인 (15) 및 반도체 기판(11) 상부에 층간절연막(16)이 형성되고, 상기 층간절연막(16) 상부에 하부전극(17), 강유전체막(18), 상부전극(19)의 적층구조로 이루어진 강유전체 캐패시터가 소오스 영역(14b)에 메탈배선(21)을 통해 전기적으로 연결되고, 상기 상부전극상에는 확산방지막(20)이 형성된다. 이러한 강유전체 캐패시터는 트랜지스터의 필드산화막(11) 상부의 층간절연막(16) 상부에 형성되므로 소자의 면적이 증가된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 적층 구조인 이중 병렬 캐패시터를 형성하여 종래와 동일 면적에서 대용량의 캐패시터를 제조하는데 적합한 강유전체 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 는 종래기술에 따른 강유전체 캐패시터의 구조 단면도
도 1b 는 도 1a 에 따른 종래기술의 강유전체 캐패시터의 등가회로도
도 1c 는 종래기술의 강유전체 메모리 소자의 구조 단면도
도 2a 는 본 발명의 실시예에 따른 강유전체 캐패시터의 구조 단면도
도 2b 는 본 발명의 실시예에 따른 강유전체 캐패시터의 등가회로도
도 3 은 본 발명의 실시예에 따른 강유전체 메모리 소자의 구조 단면도
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
30 : 반도체 기판 31 : 필드절연막
32 : 게이트절연막
33 : 워드라인 34a,34b : 드레인/소오스 영역
35 : 비트라인 36 : 제 1 층간절연막
37 : 제 1 상부전극 38 : 제 1 강유전체막
39 : 제 1 하부전극 40 : 제 2 하부전극
41 : 제 2 강유전체막 42 : 제 2 상부전극
43 : 제 2 층간절연막 44 : 확산방지막
45 : 금속배선
상기의 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 제 1 강유전체캐패시터의 제 1 상부전극, 상기 제 1 상부전극상에 형성된 상기 제 1 강유전체캐패시터의 제 1 강유전체막, 상기 제 1 강유전체막상에 형성되며 제 2 강유전체캐패시터의 제 2 하부전극을 공유하는 제 1 강유전체캐패시터의 제 1 하부전극, 상기 제 1 하부전극상에 형성된 상기 제 2 강유전체캐패시터의 제 2 강유전체막, 및 상기 제 2 강유전체막상에 형성되고 상기 제 1 상부전극과 금속배선을 통해 전기적으로 연결되는 상기 제 2 강유전체캐패시터의 제 2 상부전극을 포함하여 이루어짐을 특징으로 하고, 그의 제조 방법은 제 1 전극물질을 증착하고 패터닝하여 제 1 상부전극을 형성하는 단계, 상기 제 1 상부전극 상부에 제 1 강유전물질, 제 2 전극물질, 제 2 강유전물질, 제 3 전극물질을 증착하는 단계, 상기 제 3 전극물질을 패터닝하여 제 2 상부전극을 형성하는 단계, 상기 제 2 강유전물질, 제 2 전극물질, 제 1 강유전물질을 동시에 패터닝하여 제 2 강유전체막, 제1,2 하부전극 및 제 1 강유전체막을 형성하는 단계, 및 상기 제 1 하부전극과 제 2 하부전극이 공유되도록 상기 제 1 상부전극과 제 2 상부전극을 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 는 본 발명의 실시예에 따른 병렬 적층 구조의 강유전체 캐패시터를 나타낸 구조 단면도이고, 도 2b 는 본 발명의 실시예에 따른 병렬 적층 구조의 강유전체 캐패시터를 나타낸 등가회로도이다.
도 2a 와 도 2b 에 도시된 바와 같이, 본 발명의 실시예에 따른 병렬 적층 구조의 강유전체 캐패시터는 제 1 강유전체캐패시터(FC10)의 제 1 상부백금전극 (21)과, 상기 제 1 상부백금전극(21)상에 동시에 패터닝되어 적층형성된 제 1 강유전체캐패시터(FC10)의 제 1 강유전체막(22), 제 2 하부백금전극(도시 생략)을 공유하는 제 1 하부백금전극(23), 제 2 강유전체캐패시터(FC20)의 제 2 강유전체막(24)의 적층막과, 상기 제 2 강유전체막(24)상에 상기 제 1 상부백금전극(21)과 전기적으로 연결되는 제 2 강유전체캐패시터(FC20)의 제 2 상부백금전극(25)을 포함하여 이루어진다.
도 3 은 도 2 의 병렬 적층 구조의 강유전체 캐패시터를 포함하여 구성된 강유전체 메모리 소자를 나타낸 구조 단면도이다.
도 3 에 도시된 바와 같이, 필드산화막(31)이 형성되고 소오스/드레인 영역(34a,34b), 게이트절연막(32) 및 게이트전극(33)이 형성된 반도체 기판(30) 상부에 드레인영역(34a)에 연결된 비트라인(35) 및 반도체 기판(30) 상부에 제 1 층간절연막(36)이 형성되고, 상기 제 1 층간절연막(36) 상부에 병렬 적층구조의 제 1,2 강유전체 캐패시터(FC10,FC20)가 형성되고, 제 1 강유전체 캐패시터의 상부전극(37) 및 제 2 강유전체 캐패시터의 상부전극(42)은 공통으로 메탈 배선(45)에 연결된다. 그리고 메탈 배선(45)은 소오스영역(34b)에 연결되며, 상기 제 1 강유전체 캐패시터의 상부전극(37) 및 제 2 강유전체 캐패시터의 상부전극(42) 표면에는 확산방지막(43)이 형성된다. 이러한 제 1,2 강유전체 캐패시터(FC10,FC20)는 트랜지스터의 필드영역(31) 상부의 제 1 층간절연막(36) 상부에 병렬 적층 구조로 형성된다.
여기서 상기 제 1,2 상부 전극(37,42) 및 제 1,2 하부전극(39,40)은 백금 (Pt)을 포함한 Ir, Ru, Re, Rh 금속중 하나를 이용하거나 이들 금속의 합금을 이용한다. 또한 제 1,2 강유전막(38,41)은 Bi(Bismuth)-레이어드(layered) 페로브스카이트(Perovskite) 구조를 갖는 SBT(SrBi2Ta2O9), SBTN(SrBi(TaNb)2O9), SrBi2Nb2O9등의 강유전물질을 이용하거나, PbTiO3구조를 갖는 PZT(Pb(Zr1-xTix)O3), PLZT(Pb,La ((Zr1-xTix)O3)등의 강유전물질을 이용하며, 또한 도핑된 SBT나 도핑된 PZT를 이용한다. 그리고 화학적기상증착법(Chemical Vapor Deposition;CVD), 물리적기상증착법 (Physical Vapor Deposition; PVD), 유기금속증착법(Metal Organic Deposition ;MOD)를 이용하여 증착한다.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 강유전체 캐패시터의 제조 방법을 나타낸 도면이다.
도 4a 에 도시된 바와 같이, 필드산화막(31)에 의해 활성영역이 정의된 반도체 기판(30) 상부에 게이트 절연막(32)을 포함한 워드라인(33)을 형성하고, 상기 워드라인(33) 양측의 반도체 기판(31) 표면내에 소오스/드레인 영역(34a,34b)을 형성한다. 이어 상기 드레인영역(34a)에 접하는 비트라인(35)을 형성하고, 비트라인 (35) 및 워드라인(33)을 포함한 반도체 기판(30) 상부에 제 1 층간절연막(36)을 증착한 후 평탄화한다.
도 4b에 도시된 바와 같이, 제 1 층간절연막(36) 상부에 CVD 또는 PVD 공정을 이용하여 백금(Pt)을 증착하고 패터닝하여 제 1 강유전체 캐패시터의 제 1 상부전극(37)을 형성하고, 상기 제 1 상부전극(37) 상부에 강유전 물질, 백금, 강유전 물질, 백금을 차례로 증착한 후 상측의 백금을 패터닝하여 제 2 상부전극(42)을 형성한다. 이어 제 2 상부전극(42)의 폭보다 일정폭 크게 패터닝하여 제 2 강유전체막(41), 제 1 하부전극(또는 제 2 하부전극)(40,39), 제 1 강유전체막(38)을 형성한다.
여기서 상기 제 1 하부전극(39)은 제 2 강유전체 캐패시터의 제 2 하부전극 (40)과 동시에 이용되어 제 1, 2 강유전체 캐패시터가 병렬 구조를 갖도록 하며, 캐패시터의 전극물질은 백금을 포함한 Ir, Ru, Re, Rh 금속중 하나를 이용하거나 이들 금속의 합금(Alloy)을 이용한다. 그리고 강유전물질은 페로브스카이트 구조를 갖는 PZT, 도핑 PZT 를 이용하거나, Bi-레이어드 구조를 갖는 SBT, 도핑 SBT 를 이용한다.
도 4c에 도시된 바와 같이, 제 2 상부전극(42)을 포함한 반도체 기판(30) 상부에 제 2 층간절연막(43)을 증착하고 상기 제 1 상부전극(37), 제 2 상부전극 (42), 소오스영역(34b)의 일정 표면이 노출되도록 선택적으로 패터닝 및 식각하여 콘택홀(도시 생략)을 형성한다.
이어 상기 콘택홀 상부에 티타늄/티타늄나이트라이드를 증착하고 패터닝 및 식각 공정을 실시하여 상기 제 1 상부전극(37)과 제 2 상부전극(42)의 표면에 확산방지막(44)을 형성한다.
이어 결과물을 포함한 반도체 기판(30) 전면에 상기 콘택홀이 매립되도록 메탈을 증착하고 패터닝 및 식각하여 소오스영역(34b), 제 1 상부전극(37), 제 2 상부전극(42)을 공통으로 연결하는 금속배선(45)을 형성한다.
이와 같이 하부전극을 공유하는 병렬 캐패시터는 통상의 단일 캐패시터보다 동일면적에서 두 배의 캐패시터 용량을 갖게 되어 대용량 캐패시터를 제조할 수 있게 되고 또한 고집적 메모리 소자의 제조를 용이하게 한다.
전술한 바와 같이 본 발명의 강유전체 메모리 소자는 고유전율 물질을 캐패시터의 유전체로 사용할 때 두개의 캐패시터가 수직으로 적층되어 병렬 캐패시터로 형성되므로써 캐패시터 면적의 축소화 및 고용량의 캐패시터를 제조할 수 있고 또한 이와 같은 캐패시터를 사용하여 고집적 메모리 소자를 제조할 수 있다.

Claims (7)

  1. 제 1 강유전체캐패시터의 제 1 상부전극;
    상기 제 1 상부전극상에 형성된 상기 제 1 강유전체캐패시터의 제 1 강유전체막;
    상기 제 1 강유전체막상에 형성되며 제 2 강유전체캐패시터의 제 2 하부전극을 공유하는 제 1 강유전체캐패시터의 제 1 하부전극;
    상기 제 1 하부전극상에 형성된 상기 제 2 강유전체캐패시터의 제 2 강유전체막; 및
    상기 제 2 강유전체막상에 형성되고 상기 제 1 상부전극과 금속배선을 통해 전기적으로 연결되는 상기 제 2 강유전체캐패시터의 제 2 상부전극
    을 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1, 2 강유전체막은 SBT, PZT , 도핑 SBT 또는 도핑 PZT 를 이용하는 것을 특징으로 하는 강유전체 캐패시터.
  4. 제 1 항에 있어서,
    상기 제 1, 2 상부전극과 상기 제 1, 2 하부전극 물질은 백금을 포함한 Ir,Ru,Re,Rh 금속을 이용하거나 이들의 합금을 이용하는 것을 특징으로 하는 강유전체 캐패시터.
  5. 제 1 전극물질을 증착하고 패터닝하여 제 1 상부전극을 형성하는 단계;
    상기 제 1 상부전극 상부에 제 1 강유전물질, 제 2 전극물질, 제 2 강유전물질, 제 3 전극물질을 증착하는 단계;
    상기 제 3 전극물질을 패터닝하여 제 2 상부전극을 형성하는 단계;
    상기 제 2 강유전물질, 제 2 전극물질, 제 1 강유전물질을 동시에 패터닝하여 제 2 강유전체막, 제1,2 하부전극 및 제 1 강유전체막을 형성하는 단계;
    상기 제 1 하부전극과 제 2 하부전극이 공유되도록 상기 제 1 상부전극과 제 2 상부전극을 전기적으로 연결하는 금속배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1, 2 강유전체막은 SBT, PZT , 도핑 SBT 또는 도핑 PZT 를 이용하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제1,2,3 전극물질은 백금을 포함한 Ir,Ru,Re,Rh 금속을 이용하거나 이들의 합금을 이용하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
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