KR100345394B1 - Ｓｏｉ 기판의 제조 방법 - Google Patents

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Abstract

단결정 실리콘에 대해 선택성을 갖는 스토퍼로서 결정 상태의 혼란이 적은 것을 채용하고, 또한 그 스토퍼를 디바이스 형성층에 유효하게 이용하는 것이 가능한, 접합법에 의한 SOI 기판의 제조 방법을 실현한다.
우선, 본드 웨이퍼(1)의 주표면에 실리콘 게르마늄 단결정층(3)과 실리콘 단결정층(4)을 에피택셜 성장시켜 형성한다. 그리고, 본드 웨이퍼(1)의 전 표면을 산화시켜 산화 실리콘층(5)을 형성한다. 계속해서 베이스 웨이퍼(2)를 본드 웨이퍼(1)에 접합시킨다. 그리고, 접합시킨 본드 웨이퍼(1)와 베이스 웨이퍼(2)를 가열하여 밀착성을 강화한다. 다음에, 염소 가스를 이용한 플라즈마 에칭을 행하여 본드 웨이퍼(1)를 제거하고, 실리콘 게르마늄 단결정층(3)을 스토퍼로서 기능시킨다. 그 후, 디바이스 형성에 적합한 막 두께가 되도록 실리콘 게르마늄 단결정층(3)을 화학 기계적 연마법을 이용하여 연마한다.

Description

ＳＯＩ 기판의 제조 방법{METHOD OF MANUFACTURING SOI SUBSTRATE}
본 발명은, 활성층으로서의 실리콘 박막의 바로 아래에 매립 산화 실리콘층을 구비한 실리콘 기판(본원에서는 SOI(Silicon On Insulator) 기판이라 적는다)의 제조 방법에 관한 것이다.
SOI 기판은 상기한 바와 같이 매립 산화 실리콘층을 그 내부에 갖고 있기 때문에, 디바이스를 SOI 기판 상에 형성했을 때에, 기판에 대한 디바이스의 아이솔레이션을 확실히 할 수가 있다. 그 때문에 소자 사이의 누설 전류가 적어져, 구동 능력(구동 전류나 응답 속도 등)이 뛰어난 디바이스를 형성하는 것이 가능하다. 또한, 트렌치 등의 소자 분리 영역을 깊게 형성할 필요가 없기 때문에 소자 분리 영역의 가로 방향으로의 확대도 억제할 수 있어, 보다 미세화를 도모할 수 있다고하는 이점도 있다. 따라서 SOI 기판은, 예를 들면 GHz대의 고주파 디바이스나 고속 마이크로 프로세서, 저소비 전력 소자 등에 이용되고 있다.
S0I 기판의 제조 방법에는, S0S(Silicon 0n Sapphire)법이나 SIM0X(Separation by IMplanted 0Xygen)법 등 여러가지의 것이 존재한다. 여기서는 그 중, 매립 산화 실리콘층 부분을 구비한 본드 웨이퍼와 지지 기판인 베이스 웨이퍼를 접합시켜 SOI 기판을 제조하는 접합법에 주목한다.
종래의 접합법을 이용한 SOI 기판의 제조 방법을, 도 26을 이용하여 이하에서 설명한다. 우선, 실리콘 단결정으로 이루어지는 본드 웨이퍼(1)를 전리액에 침지한다. 그리고, 본드 웨이퍼(1)와 전리액 사이에 전계를 인가하고, 본드 웨이퍼(1)의 주표면의 실리콘 원자를 이온화하여 전리액에 용해시킨다(소위 양극화성을 행한다). 이 때, 용해는 본드 웨이퍼(1)의 한측의 주표면에서 불균일하게 진행하여, 그 한측의 주표면에는 다공질 실리콘층(결정 중에 다수의 작은 홈이나 오목부가 분포하는 상태의 실리콘층: 15)이 형성된다.
그 다음에, 다공질 실리콘층(15)의 표면에 실리콘 단결정층(4)을 에피택셜 성장시켜 형성한다. 그리고, 본드 웨이퍼(1)의 전 표면을 산화시켜 산화 실리콘층(5)을 형성한다. 계속해서, 실리콘 단결정으로 이루어지는 베이스 웨이퍼(2)를, 본드 웨이퍼(1)의 다공질 실리콘층(15)을 형성한 측의 주표면에 접합시킨다. 그리고, 접합시킨 본드 웨이퍼(1)와 베이스 웨이퍼(2)를, 예를 들면 900℃ 이상으로 가열하여 밀착성을 강화한다.
그리고, 본드 웨이퍼(1) 중 다공질 실리콘층(15)을 형성한 측과는 반대의 주표면으로부터 다공질 실리콘층(15)을 스토퍼로서 연마 처리를 행하여 본드 웨이퍼(1)를 제거하여, 그 후, 다공질 실리콘층(15), 실리콘 단결정층(4) 및 산화 실리콘층(5)의 적층 구조가 밀착된 베이스 웨이퍼(2)를, 불화 수소산 용액 및 과산화수소수의 혼합 용액에 침지함으로써, 다공질 실리콘층(15)을 제거한다.
이와 같이 하면, 산화 실리콘층(5)을 매립 산화 실리콘층으로 한 SOI 기판이 얻어진다.
상기한 바와 같이, 종래의 접합법에서는 본드 웨이퍼(1)를 제거할 때의 스토퍼로서 다공질 실리콘층을 채용하고 있었다. 다공질 실리콘층은 결정 상태가 조밀하지 않기 때문에, 연마 처리에 있어서 단결정 실리콘에 대해 선택성을 갖기 때문이다.
그러나 한편으로, 다공질 실리콘층은 결정 상태가 흐트러지는 단점을 갖는다. 이 때문에 다공질 실리콘층(15)의 표면에 실리콘 단결정층(4)을 형성시키면, 실리콘 단결정층(4) 내부에 결정 결함이 생기기 쉽다. 실리콘 단결정층(4) 내부에 결정 결함이 존재하면, 실리콘 단결정층(4)에 계속해서 형성되는 산화 실리콘층(5)의 결정 상태에도 영향을 미치게 하여, 소자 사이의 누설 전류를 다시 발생시키게 될 가능성이 있다.
또한, 다공질 실리콘층(15)은 어디까지나 스토퍼로서의 기능을 갖을 뿐으로, 접합의 공정이 종료하면 다공질 실리콘층(15)은 제거하지 않으면 안되었다. 다공질 실리콘층(15)은, 그 결정 상태가 나쁘기 때문에, SOI 기판 표면의 디바이스를 형성하기 위한 층(본원에서는 디바이스 형성층이라고 적는다)으로 채용하는 것이불가능하기 때문이다. 그러나, 이점은 원재료의 효과적인 이용의 관점에서는 비효율적이다.
본 발명은, 상기한 과제를 해결하는 것을 목적으로 하고, 단결정 실리콘에 대해 선택성을 갖는 스토퍼로서 결정 상태의 혼란이 적은 것을 채용하고, 또한 그 스토퍼를 디바이스 형성층에 유효하게 이용하는 것이 가능한, 접합법에 의한 SOI 기판의 제조 방법을 실현한다.
본 발명에 따른 SOI 기판의 제조 방법은, 실리콘 단결정으로 이루어지는 본드 웨이퍼의 주표면에 실리콘 게르마늄 단결정층을 형성하는 제1 공정과, 상기 실리콘 게르마늄 단결정층의 표면에 실리콘 단결정층을 형성하는 제2 공정과, 상기 실리콘 단결정층의 표면을 산화시키는 제3 공정과, 산화시킨 상기 실리콘 단결정층의 상기 표면에 실리콘 단결정으로 이루어지는 베이스 웨이퍼를 접합시키는 제4 공정과, 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 가열하여, 양자의 밀착도를 강화하는 제5 공정과, 상기 본드 웨이퍼를 제거하는 제6 공정을 포함한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 제6 공정에 계속해서, 상기 실리콘 게르마늄 단결정층의 막 두께를 소정의 막 두께가 될 때까지 감소시키는 제7 공정을 더 포함한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 제6 공정에서, 상기 본드 웨이퍼 중 상기 실리콘 게르마늄 단결정층과 접한 부분을 화학 기계적 연마법 또는 웨트 에칭에 의해 제거하고, 상기 제7 공정에서 상기 실리콘 게르마늄 단결정층을 웨트 에칭에 의해 제거한다.
본 발명에 따른 SOI 기판의 제조 방법은, 상기 SOI 기판의 제조 방법에 의해 제조된 SOI 기판의 표면에, 마스크층을 형성하는 제8 공정과, 포토리소그래피 기술을 이용하여 상기 마스크층을 패터닝하는 제9 공정과, 패터닝된 상기 마스크층을 마스크로 이용하여 상기 마스크층에 의해 덮혀 있지 않은 부분의 상기 실리콘 게르마늄 단결정층을 제거하는 제10 공정을 포함한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 제9 공정 후, 상기 제10 공정 전에, 상기 마스크층에 의해 덮혀 있지 않은 부분의 상기 실리콘 게르마늄 단결정층을 산화시키는 제11 공정을 더 포함하고, 상기 제10 공정에서 산화시킨 상기 실리콘 게르마늄 단결정층을 웨트 에칭에 의해 제거한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 마스크층은 산화 실리콘막의 상면에 질화 실리콘막을 형성한 적층 구조이며, 상기 제9 공정에서, 상기 적층 구조의 표면에 포토레지스트를 형성하여, 상기 포토레지스트를 포토리소그래피 기술을 이용하여 패터닝하고, 상기 포토레지스트를 마스크로 이용하여 상기 포토레지스트에 의해 덮혀 있지 않은 부분의 상기 적층 구조를 제거함으로써 상기 마스크층을 패터닝한다.
본 발명에 따른 SOI 기판의 제조 방법은, 실리콘 단결정으로 이루어지는 베이스 웨이퍼와, 상기 베이스 웨이퍼의 표면에 형성된 산화 실리콘막과, 상기 산화 실리콘막의 표면에 형성된 실리콘 단결정층과, 상기 실리콘 단결정층의 표면에 형성된 실리콘 게르마늄 단결정층을 포함하는 SOI 기판의 표면에, 마스크층을 형성하는 제1 공정과, 포토리소그래피 기술을 이용하여 상기 마스크층을 패터닝하는 제2 공정과, 패터닝된 상기 마스크층을 마스크로 이용하여 상기 마스크층에 의해 덮혀 있지 않은 부분의 상기 실리콘 게르마늄 단결정층을 제거하는 제3 공정을 포함한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 제2 공정 후, 상기 제3 공정 전에, 상기 마스크층에 의해 덮혀 있지 않은 부분의 상기 실리콘 게르마늄 단결정층을 산화시키는 제4 공정을 더 포함하고, 상기 제3 공정에서 산화시킨 상기 실리콘 게르마늄 단결정층을 웨트 에칭에 의해 제거한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 마스크층은 산화 실리콘막의 상면에 질화 실리콘막을 형성한 적층 구조이며, 상기 제2 공정에서, 상기 적층 구조의 표면에 포토레지스트를 형성하고, 상기 포토레지스트를 포토리소그래피 기술을 이용하여 패터닝하여, 상기 포토레지스트를 마스크로 이용하여 상기 포토레지스트에 의해 덮혀 있지 않은 부분의 상기 적층 구조를 제거함으로써 상기 마스크층을 패터닝한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 의해 제조된 SOI 기판 중 상기 실리콘 게르마늄 단결정층을 디바이스 형성층으로서 이용하는, SOI 기판의 제조 방법이다. 본 발명에 따르면 SOI 기판의 제조 방법에 있어서, 상기 디바이스 형성층은 MOSFET의 채널 및 소스/드레인 영역으로서 이용된다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 MOSFET 중 N채널 MOSFET에 대해서는, 상기 실리콘 게르마늄 단결정층이 제거됨으로써 노출한상기 실리콘 단결정층을 채널 및 소스/드레인 영역으로서 이용한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 디바이스 형성층은 적외선 검출기의 적외선 검출부이다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 실리콘 게르마늄 단결정층의 상면에 실리콘 단결정층을 더 형성한다.
본 발명에 따르면, 상기 SOI 기판의 제조 방법에 있어서, 상기 디바이스 형성층은 헤테로 접합 바이폴라 트랜지스터의 베이스층이며, 상기 실리콘 게르마늄 단결정층의 상면에 형성된 상기 실리콘 단결정층 및 상기 실리콘 게르마늄 단결정층의 하면에 존재하는 상기 실리콘 단결정층은 각각 상기 헤테로 접합 바이폴라 트랜지스터의 콜렉터층 또는 에미터층이다.
도 1은 실시예 1에 따른 SOI 기판의 제조 방법에 의해 제조된 SOI 기판을 나타내는 단면도.
도 2는 실시예 1에 따른 SOI 기판의 제조 방법의 공정을 나타내는 단면도.
도 3은 실시예 2에 따른 SOI 기판의 제조 방법의 공정을 나타내는 단면도.
도 4는 실시예 3에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 5는 실시예 3에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 6은 실시예 3에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 7은 실시예 3에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 8은 실시예 4에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 9는 실시예 4에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 10은 실시예 4에 따른 S0I 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 11은 실시예 4에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 12는 실시예 4에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 13은 실시예 5에 따른 SOI 기판의 제조 방법에 의해 형성된 DRAM 소자의 메모리셀부를 나타내는 단면도.
도 14는 실시예 6에 따른 SOI 기판의 제조 방법에 의해 형성된 CMOSFET를 나타내는 단면도.
도 15는 실시예 7에 따른 SOI 기판의 제조 방법에 의해 형성된 적외선 검출기를 나타내는 단면도.
도 16은 실시예 7에 따른 SOI 기판의 제조 방법에 의해 형성된 적외선 검출기의 상면도.
도 17은 실시예 8에 따른 SOI 기판의 제조 방법에 의해 형성된 CMOSFET를 나타내는 단면도.
도 18은 실시예 9에 따른 SOI 기판의 제조 방법에 의해 형성된 적외선 검출기 및 N채널 MOSFET를 나타내는 단면도.
도 19는 실시예 10에 따른 SOI 기판의 제조 방법에 의해 형성된 헤테로 접합 바이폴라 트랜지스터 및 N채널 MOSFET를 나타내는 단면도.
도 20은 실시예 10에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 21은 실시예 10에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 22는 실시예 10에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 23은 실시예 10에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 24는 실시예 10에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 25는 실시예 10에 따른 SOI 기판의 제조 방법의 각 단계를 나타내는 단면도.
도 26은 종래의 SOI 기판의 제조 방법의 공정을 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 본드 웨이퍼
2 : 베이스 웨이퍼
3 : 실리콘 게르마늄 단결정층
3a : 산화 실리콘 게르마늄 단결정층
4 : 실리콘 단결정층
5 : 산화 실리콘층
6, 7b : 포토레지스트
7a : 적층 구조
14 : 실리콘 단결정층
101 : MOSFET
102, 106 : N채널 MOSFET
103 : P채널 MOSFET
105 : 적외선 검출기
108 : 헤테로 접합 바이폴라 트랜지스터
<실시예 1>
본 실시예는, 실리콘 게르마늄 단결정층을 스토퍼로서 채용한, 접합법에 의한 SOI 기판의 제조 방법이다.
우선, 본 실시예에 따른 SOI 기판의 제조 방법에 의해 제조된 SOI 기판을, 도 1에 도시한다. 도 1에 있어서, SOI 기판은, 저항율 O.01∼100000Ω㎝ 정도의 실리콘 단결정으로 이루어지는 베이스 웨이퍼(2)와, 베이스 웨이퍼(2)의 표면에 형성된 산화 실리콘층(5)과, 산화 실리콘층(5)의 표면에 형성된 저항율 1∼100Ω㎝ 정도의 실리콘 단결정층(4)과, 실리콘 단결정층(4)의 표면에 형성된 저항율 O.OO1∼O.1Ω ㎝ 정도의 실리콘 게르마늄 단결정층(3)을 구비하고 있다. 각층의 막 두께에 대해서는, 예를 들면, 산화 실리콘층(5)이 500∼10000㎚, 실리콘 단결정층(4)이 20∼500 ㎚, 실리콘 게르마늄 단결정층(3)이 5∼50㎚이다.
그 다음으로, 도 1에 도시한 SOI 기판을 제조하는 방법에 대해 도 2를 이용하여 이하에서 설명한다. 우선, 500∼1000㎛ 정도의 두께로 슬라이스한 실리콘 단결정으로 이루어지는 본드 웨이퍼(1)를 준비한다. 그리고, 본드 웨이퍼(1)의 주표면에 실리콘 게르마늄 단결정층(3)을 에피택셜 성장시켜 형성한다.
그 다음에, 실리콘 게르마늄 단결정층(3)의 표면에 실리콘 단결정층(4)을 에피택셜 성장시켜 형성한다. 그리고, 본드 웨이퍼(1)의 표면 중 적어도 실리콘 게르마늄 단결정층(3)의 표면을 산화시켜 산화 실리콘층(5)을 형성한다(예를 들면 도 2에 도시한 바와 같이 본드 웨이퍼(1)의 전 표면을 산화시킨다). 계속해서, 본드 웨이퍼(1)와 마찬가지로 500∼1000㎛ 정도의 두께로 슬라이스한 실리콘 단결정으로 이루어지는 베이스 웨이퍼(2)를, 본드 웨이퍼(1)의 실리콘 게르마늄 단결정층(3)을 형성한 측의 주표면에 접합시킨다. 그리고, 접합시킨 본드 웨이퍼(1)와 베이스 웨이퍼(2)를, 예를 들면 900℃ 이상으로 가열하여 밀착성을 강화한다.
그리고, 본드 웨이퍼(1) 중 실리콘 게르마늄 단결정층(3)을 형성한 측과는 반대의 주표면으로부터, 예를 들면 염소 가스를 이용한 플라즈마 에칭을 행하여 본드 웨이퍼(1)를 제거하고, 실리콘 게르마늄 단결정층(3)을 노출시킨다. 이 때, 실리콘 게르마늄 단결정층(3)이 본드 웨이퍼(1)에 대한 스토퍼로서 기능한다.
그 후, 소정의 막 두께가 되도록 실리콘 게르마늄 단결정층(3)을 화학 기계적 연마법을 이용하여 연마한다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)은, 결정 상태의 혼란이 적고, 또한, 본드 웨이퍼(1)를 구성하는 실리콘 단결정에 대해 선택성을 갖고 있기 때문에, 실리콘 단결정층(4)에 결정 결함을 생기게 하기 어렵고, 더구나 본드 웨이퍼(1)를 확실하게 제거할 수가 있다.
또한, 실리콘 게르마늄은 정공의 이동도가 실리콘보다도 높으(실리콘의 이동도의 2배 정도로 하는 것도 가능)므로, 실리콘 게르마늄 단결정층(3)을 SOI 기판 상의 디바이스 형성층으로서 이용하는 것이 가능하다.
또한, 실리콘 게르마늄 단결정층(3)을 화학 기계적 연마법을 이용하여 연마하기 때문에, 실리콘 게르마늄 단결정층(3)의 막 두께를 디바이스 형성층으로서 적합한 두께로 할 수 있다.
<실시예 2>
본 실시예는, 실시예 1에 따른 SOI 기판의 제조 방법의 변형예이며, 도 3은 이것을 설명한 것이다. 도 3에 도시한 바와 같이 본 실시예에 있어서도 실시예 1과 마찬가지로, 실리콘 단결정으로 이루어지는 본드 웨이퍼(1)의 주표면에 실리콘 게르마늄 단결정층(3)과 실리콘 단결정층(4)을 순차 에피택셜 성장시켜서, 산화 실리콘층(5)을 형성하고, 실리콘 단결정으로 이루어지는 베이스 웨이퍼(2)를 접합시켜 열 처리에 의해 밀착성을 강화한다.
그 후, 본드 웨이퍼(1) 중 실리콘 게르마늄 단결정층(3)을 형성한 측과는 반대의 주표면으로부터, 예를 들면 염소 가스를 이용한 플라즈마 에칭을 행하여 본드 웨이퍼(1)를 제거한다. 다만, 이 플라즈마 에칭에서는 에칭 시간을 조정하여 본드웨이퍼(1)를 완전히 제거하지 않고, 어느 정도 남겨 놓는다. 그리고 본드 웨이퍼(1)의 나머지 부분, 즉 본드 웨이퍼(1) 중 실리콘 게르마늄 단결정층(3)과 접한 부분에 대해서는, 화학 기계적 연마법을 이용하여 제거한다. 이 때, 실리콘 게르마늄 단결정층(3)이 본드 웨이퍼(1)에 대한 스토퍼로서 기능한다. 플라즈마 에칭만으로 본드 웨이퍼(1)를 제거하지 않는 이유는, 실리콘 게르마늄 단결정층(3)에 플라즈마에 의한 손상을 주지 않도록 하기 위해서 이다. 플라즈마에 의한 손상은, 실리콘 게르마늄 단결정층(3)에 결정 결함을 생기게 하여, 또한 실리콘 단결정층(4)으로까지 결정 결함을 생기게 할 가능성이 있으므로 회피하는 것이 바람직하다. 또, 상기한 이유로부터 본드 웨이퍼(1)의 나머지 부분을, 예를 들면 불화 수소산 용액 등을 이용한 웨트 에칭에 의해 제거하여도 좋다.
또한, 플라즈마 에칭이나 화학 기계적 연마법이 아니라, 처음부터 웨트 에칭에 의해 본드 웨이퍼(1)를 제거하여도 좋다.
그 다음에, 실리콘 게르마늄 단결정층(3), 실리콘 단결정층(4) 및 산화 실리콘층(5)의 적층 구조가 밀착한 베이스 웨이퍼(2)를 불화 수소산 용액, 질산 수용액 및 초산 수용액의 혼합액에 침지함으로써, 노출한 실리콘 게르마늄 단결정층(3)을 웨트 에칭으로 완전히 제거한다. 이 웨트 에칭에 있어서는, 실리콘 단결정층(4)이 스토퍼로서 기능한다. 또, 여기서도 플라즈마 에칭을 이용하고 있지 않기 때문에, 실리콘 단결정층(4)에는 플라즈마에 의한 손상이 가해지지 않아, 결정 결함이 생기기 어렵다.
이렇게 해서, 도 1로부터 실리콘 게르마늄 단결정층(3)을 제외한, 페이스 웨이퍼 상에 매립 산화 실리콘층과 실리콘층만을 구비하는 통상의 구조의 SOI 기판을 얻을 수 있다. 그러나, 이렇게 해서 얻어진 SOI 기판에 있어서는, 상기한 바와 같이 실리콘 단결정층(4)에 결정 결함이 생기기 어렵기 때문에, 상기한 종래의 기술을 이용하여 제조된 SOI 기판보다도 실리콘 단결정층(4)의 결정 상태가 좋다.
또, 웨트 에칭의 에칭 시간을 제어하는 등으로 실리콘 게르마늄 단결정층(3)을 완전히 제거하지 않고 두는 것도 물론 가능하며, 이 경우에도, 실리콘 게르마늄 단결정층(3) 및 실리콘 단결정층(4)의 결정 상태가 양호하게 유지된다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 본드 웨이퍼(1)의 제거의 마무리 시에 플라즈마 에칭이 아니라 화학 기계적 연마법 또는 웨트 에칭을 이용하기 때문에, 실리콘 게르마늄 단결정층(3)에 결정 결함을 생기게 할 가능성이 적다. 또한, 웨트 에칭에 의해 실리콘 게르마늄 단결정층(3)을 제거하기 때문에, 실리콘 단결정층(4)에 결정 결함을 생기게 할 가능성도 적다.
<실시예 3>
본 실시예는, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판이 구비하는 실리콘 게르마늄 단결정층(3)에 패터닝을 실시하는, SOI 기판의 제조 방법이다.
도 4 내지 도 7은, 본 실시예에 따른 SOI 기판의 제조 방법의 각 단계를 순서대로 도시한 도면이다. 우선, 도 4는 도 1과 마찬가지로, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 나타낸 것이다. 이 SOI 기판의 표면에, 포토레지스트 등의 마스크층(6)을 형성하여, 포토리소그래피 기술을 이용하여 소정의 패턴이 되도록 패터닝을 행한다(도 5).
그 다음에, 예를 들면 염소 가스 또는 붕소 가스를 이용한 플라즈마 에칭에 의해, 패터닝된 마스크층을 마스크로 이용하여 마스크층에 의해 덮혀 있지 않은 부분의 실리콘 게르마늄 단결정층(3)을 제거한다(도 6). 그리고 마스크층(6)을 제거한다(도 7).
또, 마스크층(6)의 형성 전에, 실리콘 게르마늄 단결정층(3)을 보호할 목적으로 실리콘 게르마늄 단결정층(3)의 표면에 실리콘 산화막이나 실리콘 질화막을 형성하여도 좋다. 이 경우, 마스크층(6)의 제거 후에 이들 보호막을 제거하면 좋다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)에 대해, 디바이스 형성층으로서 임의의 패터닝을 실시하는 것이 가능하다.
또, 본 실시예에 따른 SOI 기판의 제조 방법은, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판에 적용 가능할 뿐만 아니라, 도 1에 도시한 구조를 갖는 SOI 기판이기만 하면, 예를 들어 종래의 기술을 조합하는 방법등으로 제조된 SOI 기판에도 적용 가능하다.
<실시예 4>
본 실시예는, 실시예 3에 따른 SOI 기판의 제조 방법의 변형예이며, 도 8 내지 도 12는 각 단계를 순서대로 설명한 것이다. 우선, 실시예 3과 마찬가지로, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 준비한다(도 8).
그 다음에, SOI 기판의 표면에 실리콘 산화막 및 실리콘 질화막의 적층 구조(7a)를 형성한다(도 9). 적층 구조(7a)는, 실리콘 질화막이 실리콘 산화막의 상면에 형성된 구조를 갖고 있다. 실리콘 질화막은 후의 공정에서 내산화막으로서 기능하고, 또한, 실리콘 산화막은 실리콘 질화막 중의 질소가 웨이퍼 표면에 침입하는 것을 방지한다. 이 적층 구조(7a)는 실시예 3에 있어서의 마스크층(6)에 상당한다. 그리고, 적층 구조(7a)의 표면에 포토레지스트(7b)를 형성하고, 포토리소그래피 기술을 이용하여 포토레지스트(7b)가 소정의 패턴이 되도록 패터닝을 행한다.
계속해서, 포토레지스트(7b)를 마스크로 하여 예를 들면 불소 가스를 이용한 플라즈마 에칭을 행함으로써, 포토레지스트(7b)에 의해 덮혀 있지 않은 부분의 적층 구조(7a)를 제거한다(도 10). 그리고, 남은 포토레지스트(7b)를 제거하여, 웨이퍼에 대해 산소 분위기 중에서 가열 처리를 행하고, 노출한 실리콘 게르마늄 단결정층(3)을 산화시켜 산화 실리콘 게르마늄 단결정층(3a)을 형성한다(도 11).
또, 실리콘 게르마늄 단결정층(3)을 산화시키는 이유는, 계속되는 웨트 에칭 공정으로 적층 구조(7a)의 실리콘 질화막에 대해 선택성을 갖게 하기 위해서이다.
그리고, 예를 들면 불화수소산 수용액을 이용한 웨트 에칭에 의해 실리콘 게르마늄 단결정층(3) 중 산화한 부분(3a)을 제거하고, 계속해서, 예를 들면 인산 용액을 이용한 웨트 에칭에 의해 남은 적층 구조(7a)를 제거한다(도 12). 인산에 의해서 적층 구조(7a)의 실리콘 질화막 및 실리콘 산화막을 제거하기 때문에, 실리콘 게르마늄 단결정층(3)에 손상을 줄 가능성은 적다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)에 대해 디바이스 형성층으로서 임의의 패터닝을 실시할 때에, 산화시킨 부분의 실리콘 게르마늄 단결정층(3a)을 웨트 에칭을 이용하여 제거하고, 플라즈마 에칭을 이용하지 않기 때문에, 실리콘 게르마늄 단결정층 및 실리콘 단결정층에 결정 결함을 생기게 할 가능성이 적다.
또, 본 실시예에 따른 SOI 기판의 제조 방법에 대해서도, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판에 적용 가능할뿐만 아니라, 도 1에 도시한 구조를 갖는 SOI 기판이기만 하면, 예를 들어 종래의 기술을 조합하는 방법 등으로 제조된 SOI 기판에도 적용 가능하다.
<실시예 5>
본 실시예는, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판 상에 DRAM 소자를 형성하는 SOI 기판의 제조 방법이다.
도 13은, 도 1에 도시한 SOI 기판 상에 형성된 DRAM 소자의 구성 부품 중 메모리셀부의 단면을 나타내고 있고, MOSFET(1O1)와 스토리지 노드(9)가 표시되어 있다. MOSFET(101)는, 실리콘 게르마늄 단결정층(3) 및 실리콘 단결정층(4)의 내부에 형성되고, 소스/드레인 영역으로서 기능하는 확산 영역(8a, 8b)과 MOS 게이트 구조(10)로 이루어져 있고, 한쪽의 확산 영역(8b)에는 스토리지 노드(9)가 접속되어 있다. 이 중 MOS 게이트 구조(1O)는 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 측벽(1Oc)을 구비하고 있다.
DRAM 메모리셀에의 기억 정보 기입 동작은 이하와 같다. 예를 들면, 스토리지 노드(9) 내에 전자 등의 전하가 축적되거나 또는 공핍화되고, 스토리지 노드(9)가 소정의 전위를 갖도록 한다. 그리고, 확산 영역(8a)에 접속된 비트선(도시하지 않음)의 전위를, 소정치보다도 높거나 낮게 고정시키고, 비트선과 스토리지 노드(9) 사이에 소정의 전위차를 설치한다. 그리고, MOSFET(1O1)의 게이트 전극(10a)에 원하는 극성의 전압을 인가하여 게이트 전극 바로 아래의 채널 부분(3b)에 반전층을 형성한다. 그렇게 하면, 비트선과 스토리지 노드(9) 사이에서 전자 등의 전하가 이동하고, 양자의 전위가 동일한 값으로 된다. 그 후, 게이트 전극(10a)에의 전압의 인가를 정지하여 MOSFET(101)의 게이트를 폐쇄함으로써, 정보가 스토리지 노드(9)에 기입된다.
한편, DRAM 메모리셀로부터의 기억 정보 판독 동작(스토리지 노드(9)의 전위가 소정치보다도 높은지 낮은지의 판정 동작)은 이하와 같다. 비트선의 전위를 상술한 소정치로 유지하면서 폐회로 상태로 설정한 후, MOSFET(101)의 게이트 전극(10a)에 원하는 극성의 전압을 인가하여 게이트 전극 바로 아래의 채널 부분(3b)에 반전층을 형성한다. 그렇게 하면, 비트선과 스토리지 노드(9) 사이에서 전자 등의 전하가 이동하고, 양자의 전위가 동일 값으로 된다. 이 때, 비트선의 전위가 초기치보다도 약간 상승 혹은 하강하지만, 이 근소한 전위의 변화를 비트선에 접속된 감지 증폭기(도시하지 않음)에서 인식함으로써, 정보가 스토리지 노드(9)로부터 판독된다.
이들 DRAM 소자의 구성 부품은 종래의 기술을 이용하여 형성된다. 즉, 우선, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을준비하고, 그 표면에 게이트 절연막(1Ob)의 재료가 되는 절연막을 형성하고, 또한 그 위에 게이트 전극(1Oa)의 재료가 되는 도전막을 형성한다. 그 후, 양자에 패터닝을 실시하여, 게이트 전극(1Oa), 게이트 절연막(1Ob)을 형성한다. 그리고 이온 주입 등에 의해 SOI 기판 표면의 실리콘 게르마늄 단결정층(3) 및 실리콘 단결정층(4)에 확산 영역(8a, 8b)을 형성하고, MOS 게이트 구조(10) 및 확산 영역(8a, 8b)의 표면을 덮도록 절연막을 형성한 후, 에치백 등을 실시하여 측벽(10c)을 형성한다. 여기까지의 공정에서 MOSFET의 형성은 완료하지만, 그 후, SOI 기판의 전면을 덮도록 층간 절연막(11)을 형성하고, 층간 절연막(11)을 통해 확산 영역(8a, 8b)과의 접속을 도모하기 위한 비아홀을 형성하고, 비트선 또한 스토리지 노드(9)를 각각 비아홀 내 및 층간 절연막(11) 상에 형성한다. 비트선 및 스토리지 노드(9)는 동일층 상에 형성하여도 좋지만, 각각 다른 층간 절연막 상에 형성하여도 좋다.
이상에 있어서는 메모리셀부에 주목하여 공정을 설명하였지만, 예를 들면 감지 증폭기 등의 DRAM 소자의 다른 구성 부품에 있어서도, 마찬가지로 하여 MOSFET 등을 형성하면 좋다.
실시예 1에서 진술한 바와 같이, 실리콘 게르마늄은 정공의 이동도가 실리콘보다도 높기 때문에, 실리콘 게르마늄 단결정층(3)을 SOI 기판 상의 디바이스 형성층으로서 이용하면 효과적이다. 따라서, 상기한 DRAM 소자에 이용되는 MOSFET 중 P채널 MOSFET를 도 13에 도시한 바와 같이 실리콘 게르마늄 단결정층(3)의 표면에 형성하면, 캐리어의 스피드가 빠른 P채널 MOSFET를 얻을 수 있다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 내압에 뛰어난 MOSFET를 제조할 수가 있다. 또한, 정공의 이동도가 실리콘보다도 높기 때문에 P채널 MOSFET의 동작 속도를 높일 수 있다.
<실시예 6>
본 실시예는, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판 상에 CMOSFET를 형성하는 경우의 SOI 기판의 제조 방법에 대해 나타내는 것이다.
도 14는, 도 1에 도시한 SOI 기판 상에 형성된 CMOSFET(104)의 단면을 나타내고 있고, 소자 분리 영역(12)에 의해 구분된 MOSFET(102, 103)와 배선(9a∼9d)이 표시되어 있다. MOSFET는 N채널형 및 P채널형의 2개가 근접하여 형성되고, N채널 MOSFET(102)는 실리콘 게르마늄 단결정층(3) 및 실리콘 단결정층(4)의 내부에 형성된 확산 영역(8a, 8b)과 MOS 게이트 구조(10)로 이루어져 있고, P채널 MOSFET(103)는 확산 영역(8c, 8d)과 MOS 게이트 구조(10)로 이루어져 있다. 이 중 MOS 게이트 구조(10)는 게이트 전극(10a), 게이트 절연막(1Ob) 및 측벽(1Oc)을 구비하고, 또한 폴리사이드 영역(1Od) 및 폴리사이드 영역 정형 시의 마스크(10e)를 구비하고 있다. 또한, 확산 영역(8a∼8d)에는 배선(9a∼9d)이 각각 접속되어 있다. 또한, 배선(9b)과 배선(9c)은 접속되어 있다.
CMOSFET(104)의 동작은 이하와 같다. 예를 들면, 배선(9b)의 전위가 배선(9a)보다도 높은 경우에 외부로부터 배선(9a)에 전자가 전송되어 왔을 때, N채널 MOSFET(102)의 게이트 전극(10a)에 배선(9a)보다도 높은 전압이 인가되면 게이트 바로 아래의 채널 부분(3c)에 반전층이 형성되고, 전송된 전자는 확산 영역(8a), 채널 부분(3c) 및 확산 영역(8b)을 통과하여 배선(9b)으로 이동하고, 배선(9b)의 전위를 내리도록 기능한다. 반대로, 배선(9c)의 전위가 배선(9d)보다도 낮은 경우에 외부로부터 배선(9d)에 정공이 전송되어 왔을 때, P채널 MOSFET(103)의 게이트 전극(10a)에 배선(9d)보다도 낮은 전압이 인가되면 게이트 바로 아래의 채널 부분(3d)에 반전층이 형성되고, 전송된 정공은 확산 영역(8d), 채널 부분(3d) 및 확산 영역(8c)을 통과하여 배선(9c)으로 이동하고, 배선(9c)의 전위를 높이도록 기능한다.
이러한 CMOSFET(104)는 종래의 기술을 이용하여 형성된다. 즉, 우선, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 준비하고, 그 표면에 소자 분리 영역(12)을 형성한다. 그리고, SOI 기판의 표면에 게이트 절연막(1Ob)의 재료가 되는 절연막을 형성하여, 또한 그 위에 게이트 전극(1Oa)의 재료가 되는 도전막을 형성한다. 그 후, 또한 금속막을 형성하여 열 처리를 가하고, 폴리사이드 영역을 형성한다. 그 후, 패터닝된 마스크층(1Oe)를 형성하고, 마스크층(1Oe)이 존재하지 않는 영역을 제거하여, 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 폴리사이드 영역(1Od)을 형성한다. 그리고 이온 주입 등에 의해 SOI 기판 표면의 실리콘 게르마늄 단결정층(3) 및 실리콘 단결정층(4)에 확산 영역(8a∼8d)을 형성하고, MOS 게이트 구조(10) 및 확산 영역(8a, 8b)의 표면을 덮도록 절연막을 형성한 후, 에치백 등을 실시하여 측벽(10c)을 형성한다. 여기까지의 공정에서 MOSFET의 형성은 완료되지만, 그 후, SOI 기판의 전면을 덮도록 층간 절연막(도시하지 않음)을 형성하고, 층간 절연막에 비아홀을 형성하여 배선(9a∼9d)을 형성한다.
상기한 CMOSFET에 있어서도, P채널 MOSFET(103)를 실리콘 게르마늄 단결정층(3)의 표면에 형성하면, 캐리어의 스피드가 빠른 P채널 MOSFET를 얻을 수 있다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 내압에 뛰어난 CMOSFET를 제조할 수가 있다. 또한, 정공의 이동도가 실리콘보다도 높기 때문에 P채널 MOSFET의 동작 속도를 높일 수 있다.
<실시예 7>
본 실시예는, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판 상에 적외선 검출기를 형성하는 경우의 SOI 기판의 제조 방법에 대해 나타내는 것이다.
도 15는 도 1에 도시한 SOI 기판 상에 형성된 적외선 검출기(105)의 단면을 나타내고 있고, MOS 게이트 구조(10)와 확산 영역(4a, 4b)과 적외선 검출부(3e)와 배선(9)과 소자 분리 영역(12)이 표시되어 있다. 또한, 도 16은 이 적외선 검출기(105)를 상면으로부터 본 도면이다(도 16의 절단선 X-X에서의 단면을 나타낸 것이 도 15). MOS 게이트 구조(10)에는, 실리콘 단결정층(4)의 내부에서 확산 영역(실리콘 단결정층(4)과는 반대의 특성을 갖는 불순물이 함유된 저항율 0.01∼0.1Ω㎝ 정도의 영역(4a, 4b))이 근접하여 형성되어 있고, 한쪽의 확산 영역(4a)에는 배선(9)이 접속되어 있다. 또한 MOS 게이트 구조(10)는 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 측벽(1Oc)을 구비하고, 또한 폴리사이드 영역(1Od) 및 폴리사이드 영역 형성 시의 마스크(1Oe)를 구비하고 있다. 또한, 다른쪽의 확산 영역(4b)이 주위를 둘러싸도록 접속되면서, 실리콘 게르마늄 단결정층(3)이 적외선 검출부(3e)로서 형성되어 있다. 또, 실리콘 게르마늄 단결정층(3)이 적외선을 검출하기 위해서는, 실리콘과 게르마늄과의 원자 퍼센트 농도비가 대체로 실리콘:게르마늄=3.5∼2.5:1이 되도록 형성되고, 또한 실리콘 게르마늄 단결정층(3)에 가해지는 불순물의 농도가 조정되는 것이 바람직하다. 또한, 확산 영역(4b)에 인접하는 실리콘 단결정층(4)에는 배선(13)이 접속되고, 배선(13)에는 예를 들면 0V의 고정 전위가 제공되어 있다.
이 적외선 검출기(105)의 동작은 이하와 같다. 여기서는 예로서, 실리콘 단결정층(4)을 P형, 확산 영역(4a, 4b)을 N형으로서 설명한다. 우선, 배선(9)에 플러스의 전압을 인가한 상태에서 게이트 전극(10a)에 플러스의 전압을 인가하면, 적외선 검출부(3e) 중의 전자가 확산 영역(4b), 게이트 바로 아래의 채널 부분(4c), 확산 영역(4a) 및 배선(9)을 통해 외부로 배출된다. 이 상태에서 게이트 전극(10a)에의 전압 인가를 정지하면, 적외선 검출부(3e) 중에 자유 캐리어로서의 고밀도의 정공이 국소 존재하게 되어, 실리콘 단결정층(4)에 대해 플러스의 전위를 갖게 된다.
여기서 만일 적외선이 적외선 검출부(3e)에 입사되면, 적외선의 에너지에 의해 전자-정공쌍이 발생하고, 그 중 적외선 검출부(3e)와 실리콘 단결정층(4)과의 헤테로 접합 계면에 형성된 에너지 장벽을 넘을 수 있는 정공이 실리콘 단결정층(4) 중으로 방출되고, 배선(13)을 통해 외부로 인출된다. 정공을 인출하는 것은, 정공이 축적됨으로써 실리콘 단결정층(4)의 전위가 상승하여 적외선 검출부(3e)와의 전위차가 완화되는 것을 방지하기 위해서, 그리고 MOSFET의 온 전압 저하 및 확산 영역(4a, 4b) 사이의 누설 전류 발생의 방지를 도모하기 위해서이다(SOI 기판에서는 캐리어를 기판 이면으로부터 인출하는 것이 곤란하기 때문에 표면에 배선(13)을 설치하는 것이 바람직하다).
그리고, 다시 게이트 전극(1Oa)에 플러스의 전압이 인가됨으로써, 적외선 검출부(3e)에 잔존하는 전자가 확산 영역(4b), 게이트 바로 아래의 채널 부분(4c), 확산 영역(4a) 및 배선(9)을 통해 판독되고, 배선(9)에 접속된 도시하지 않은 전류 검출기에 의해 전류로서 검출되어 적외선의 입사를 검출한다. 또, 적외선의 검출 동작은 MOSFET 대신에 CCD 소자를 이용함으로써도 가능하다.
이러한 적외선 검출기(105)는 이하와 같이 하여 형성된다. 즉, 우선, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 준비하고, 그 표면에 실시예 3 또는 4를 이용하여 적외선 검출부(3e)를 형성한다. 그리고 종래의 기술을 이용하여, 소자 분리 영역(12)을 형성하고, SOI 기판의 표면에 게이트 절연막(1Ob)의 재료가 되는 절연막을 형성하고, 또한 그 위에 게이트 전극(1Oa)의 재료가 되는 도전막을 형성한다. 그 후, 또한 금속막을 형성하여 열 처리를 가하여, 폴리사이드 영역을 형성한다. 그 후, 패터닝된 마스크층(1Oe)을형성하고, 마스크층(1Oe)이 존재하지 않는 영역을 제거하여, 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 폴리사이드 영역(1Od)을 형성한다. 그리고 이온 주입 등에 의해 SOI 기판 표면의 실리콘 단결정층(4) 및 적외선 검출부(3e)의 외주부 바로 아래의 실리콘 단결정층(4)에 확산 영역(4a, 4b)을 형성하고, MOS 게이트 구조(10) 및 적외선 검출부(3e)의 표면을 덮도록 절연막을 형성한 후, 에치백 등을 실시하여 측벽(1Oc)을 형성한다. 그 후, SOI 기판의 전면을 덮도록 층간 절연막(도시하지 않음)을 형성하고, 층간 절연막에 비아홀을 형성하여 배선(9, 13)을 형성한다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 검출 감도가 좋은 적외선 검출기를 제조할 수가 있다.
<실시예>
본 실시예는, 실시예 3 또는 4에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판 상에 CMOSFET를 형성하는 경우의 SOI 기판의 제조 방법에 대해 나타내는 것이다.
도 17은, 도 7 또는 도 12에 도시한 SOI 기판 상에 형성된 CMOSFET(107)의 단면을 나타내고 있고, 소자 분리 영역(12)에 의해 구분된 MOSFET와 배선(9a∼9d)이 표시되어 있다. MOSFET는 N채널형 및 P채널형의 2개가 근접하여, N채널형은 실리콘 게르마늄 단결정층(3)이 제거된 영역에, P채널형은 실리콘 게르마늄 단결정층(3)이 남겨진 영역에 각각 형성되어 있다. 그리고 N채널 MOSFET(106)은 실리콘 단결정층(4)의 내부에 형성된 확산 영역(8a, 8b)과 MOS 게이트 구조(10)로이루어져 있고, P채널 MOSFET(103)은 확산 영역(8c, 8d)과 MOS 게이트 구조(10)로 이루어져 있다. 이 중 MOS 게이트 구조(1O)는, 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 측벽(1Oc)을 구비하고, 또한 폴리사이드 영역(1Od) 및 폴리사이드 영역 형성 시의 마스크(1Oe)를 구비하고 있다. 또한, 확산 영역(8a∼8d)에는 배선(9a∼9d)이 각각 접속되어 있다. 또한, 배선(9b)과 배선(9c)은 접속되어 있다.
CMOSFET(107)의 동작은 실시예 6에 있어서 진술한 바와 마찬가지이다.
또한, 이러한 CMOSFET(107)는 실시예 6에 있어서 진술한 바와 마찬가지로, 종래의 기술을 이용하여 형성된다. 즉, 우선, 실시예 3 또는 4에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 준비하고, 그 표면에 소자 분리 영역(12)을 형성한다. 그리고, SOI 기판의 표면에 게이트 절연막(10b)의 재료가 되는 절연막을 형성하고, 또한 그 위에 게이트 전극(1Oa)의 재료가 되는 도전막을 형성한다. 그 후, 금속막을 형성하여 열 처리를 더 가하여, 폴리사이드 영역을 형성한다. 그 후, 패터닝된 마스크층(1Oe)를 형성하고, 마스크층(1Oe)이 존재하지 않는 영역을 제거하여, 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 폴리사이드 영역(1Od)를 형성한다. 그리고 이온 주입 등에 의해 SOI 기판 표면의 실리콘 게르마늄 단결정층(3) 및 실리콘 단결정층(4)에 확산 영역(8a∼8d)을 형성하고, MOS 게이트 구조(10) 및 확산 영역(8a, 8b)의 표면을 덮도록 절연막을 형성한 후, 에치백 등을 실시하여 측벽(1Oc)을 형성한다. 여기까지의 공정에서 MOSFET의 형성은 완료하지만, 그 후, SOI 기판의 전면을 덮도록 층간 절연막(도시하지 않음)을 형성하고, 층간 절연 막에 비아홀을 형성하여 배선(9a∼9d)을 형성한다.
상기한 CMOSFET에 있어서도, P채널 MOSFET(103)를 실리콘 게르마늄 단결정층(3)의 표면에 형성하기 때문에, 캐리어의 스피드가 빠른 P채널 MOSFET를 얻을 수 있다.
또한, 전자의 이동도에 대해서는 실리콘 게르마늄 단결정층(3)보다도 실리콘 단결정층(4)의 쪽이 높기 때문에, N채널 MOSFET(106)를 실리콘 게르마늄 단결정층(3)의 표면에 형성하는 것보다도 실리콘 단결정층(4)의 표면에 형성하는 쪽이, N채널 MOSFET의 캐리어의 스피드를 저하시키는 일이 없다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 내압에 뛰어난 CMOSFET를 제조할 수가 있다. 또한, 정공의 이동도가 실리콘보다도 높기 때문에 P채널 MOSFET의 동작 속도를 높일 수 있다. 또한, N채널 MOSFET에 대해서는 실리콘 단결정층(4)을 채널로서 이용하기 때문에, 실리콘 게르마늄 단결정층(3)을 채널로서 이용하는 경우에 비해, N채널 MOSFET의 동작 속도가 빠르다.
<실시예 9>
본 실시예는, 실시예 3 또는 4에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판 상에 적외선 검출기와 N채널 MOSFET을 형성하는 경우의 SOI 기판의 제조 방법에 대해 나타내는 것이다.
도 18은, 도 7 또는 도 12에 도시한 SOI 기판 상에 형성된 적외선 검출기(105) 및 N채널 MOSFET(106)의 단면을 나타내고 있고, MOS 게이트 구조(10)와 확산 영역(4a, 4b)과 적외선 검출부(3e)와 배선(9)과 소자 분리 영역(12)에 의해 구분된 N채널 MOSFET(106)가 표시되어 있다. 이 구조는, 실시예 7에 있어서 설명한 적외선 검출기(105)와, 실시예 8에 있어서 설명한 CMOSFET(107) 중의 N채널 MOSFET(106)를 조합한 것이다.
따라서, 적외선 검출기(105) 및 N채널 MOSFET(106)의 동작에 대해서는, 실시예 7, 8에 있어서 설명한 바와 같다
이러한 적외선 검출기(105) 및 N채널 MOSFET(106)는 이하와 같이 하여 형성된다. 즉, 우선, 실시예 1 또는 2에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 준비하고, 그 표면에 실시예 3 또는 4를 이용하여 적외선 검출부(3e)를 형성한다. 그리고 종래의 기술을 이용하여, 소자 분리 영역(12)을 형성하여, SOI 기판의 표면에 게이트 절연막(10b)의 재료가 되는 절연막을 형성하고, 또한 그 위에 게이트 전극(1Oa)의 재료가 되는 도전막을 형성한다. 그 후, 금속막을 형성하여 열 처리를 더 가하고, 폴리사이드 영역을 형성한다. 그 후, 패터닝된 마스크층(1Oe)를 형성하고, 마스크층(1Oe)이 존재하지 않는 영역을 제거하고, 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 폴리사이드 영역(1Od)을 형성한다. 그리고 이온 주입 등에 의해 SOI 기판 표면의 실리콘 단결정층(4) 및 적외선 검출부(3e)의 외주부 바로 아래의 실리콘 단결정층(4)에 확산 영역(4a, 4b, 8a, 8b)을 형성하고, MOS 게이트 구조(10) 및 적외선 검출부(3e)의 표면을 덮도록 절연막을 형성한 후, 에치백 등을 실시하여 측벽(1Oc)을 형성한다. 그 후, SOI 기판의 전면을 덮도록 층간 절연막(도시하지 않음)을 형성하고, 층간 절연막에 비아홀을형성하여 배선(9, 13, 9a, 9b)을 형성한다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 검출 감도가 좋은 적외선 검출기를 제조할 수가 있다. 또한, N채널 MOSFET에 대해서는 실리콘 단결정층(4)을 채널로서 이용하기 때문에, 실리콘 게르마늄 단결정층(13)을 채널로서 이용하는 경우에 비해 N채널 MOSFET의 동작 속도가 빠르다.
<실시예 10>
본 실시예는, 실시예 3 또는 4에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판 상에 헤테로 접합 바이폴라 트랜지스터와 N채널 MOSFET을 형성하는 경우의 SOI 기판의 제조 방법에 대해 나타내는 것이다.
도 19는, 도 7 또는 도 12에 도시한 SOI 기판 상에 형성된 헤테로 접합 바이폴라 트랜지스터(108) 및 N채널 MOSFET(106)의 단면을 나타내고 있고, 에미터층(4e)과 베이스층(3f)과 콜렉터층(14)과 배선(9a∼9e)과 소자 분리 영역(12)에 의해 구분된 N채널 MOSFET(106)가 표시되어 있다. 이 구조는, 헤테로 접합 바이폴라 트랜지스터(108)와, 실시예 8에 있어서 설명한 CMOSFET 중의 N채널 MOSFET(106)를 조합한 것이다. 따라서, N채널 MOSFET(106)의 동작에 대해서는, 실시예 8에 있어서 설명한 바와 같다
또한, 헤테로 접합 바이폴라 트랜지스터(108)의 동작은 이하와 같다. NPN형을 예로 들면, 배선(9c: 콜렉터층(14))과 배선(9e: 에미터층(4e)) 사이에 전위차가 설정되어 있으면, 배선(9d: 베이스층(3f))에 전류가 주입됨으로써 콜렉터층(14) 내의 캐리어가 베이스층(3f)을 통과하여 에미터층(4e)으로 이동하여, 배선(9d)에 주입된 전류의 백배 정도의 강도의 전류가 흐른다.
또, 여기서는 실리콘 단결정층(4e)을 에미터층으로 하고, 실리콘 단결정층(14)을 콜렉터층으로 하였지만, 물론 반대로 실리콘 단결정층(14)을 에미터층으로 하고, 실리콘 단결정층(4e)을 콜렉터층으로 하여도 좋다.
이러한 헤테로 접합 바이폴라 트랜지스터(108) 및 N채널 MOSFET(106)는 이하와 같이 형성된다. 즉, 우선, 실시예 3 또는 4에 따른 SOI 기판의 제조 방법을 이용하여 제조된 SOI 기판을 준비한다(도 20). 그리고 종래의 기술을 이용하여, 소자 분리 영역(12)을 형성하고(도 21), SOI 기판의 표면에 게이트 절연막(1Ob)의 재료가 되는 절연막을 형성하여, 또한 그 위에 게이트 전극(1Oa)의 재료가 되는 도전막을 형성한다. 그 후, 또한 금속막을 형성하여 열 처리를 가하고, 폴리사이드 영역을 형성한다. 그 후, 패터닝된 마스크층(1Oe)을 형성하고, 마스크층(1Oe)이 존재하지 않는 영역을 제거하여, 게이트 전극(1Oa), 게이트 절연막(1Ob) 및 폴리사이드 영역(1Od)을 형성한다. 그리고, 실리콘 게르마늄 단결정층(3f)의 표면에는 포토레지스트 등의 보호막을 실시하여 피복하면서, 이온 주입 등에 의해 SOI 기판 표면의 실리콘 단결정층(4)에 확산 영역(8a, 8b)을 형성한다. 그리고 보호막을 제거한 후, MOS 게이트 구조(10) 및 실리콘 게르마늄 단결정층(3f)의 표면을 덮도록 절연막을 형성하고, 에치백 등을 실시하여 측벽(10c)을 형성한다(도 22).
다음에, N채널 MOSFET(106)의 영역을 포토레지스트 등의 보호막으로 피복하해 놓고, 실리콘 게르마늄 단결정층(3f)과 그 바로 아래 부분의 실리콘단결정층(4)에 불순물 이온을 이온 주입법에 의해 주입하여 캐리어를 주입한다. 이 때, 예를 들면 NPN형으로 형성하는 경우에는, 실리콘 단결정층(4)에 고농도의 N형의 불순물 이온을 주입하고, 그 후, 실리콘 게르마늄 단결정층(3f)에 고농도의 P형의 불순물 이온을 주입한다. 또, PNP형의 경우에는 불순물 이온의 특성을 반대로 하면 좋다.
그리고, N채널 MOSFET(106) 상의 보호막을 제거한 후, 전면에 층간 절연막(11)을 형성하여, 실리콘 게르마늄 단결정층(3f)의 표면 부분을 포토리소그래피 기술을 이용하여 개구해 놓는다. 계속해서, 실리콘 게르마늄 단결정층(3f)의 표면 부분에 실리콘 단결정층(14)을 에피택셜 성장시킨다. 이 때, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 계면 준위가 적은 헤테로 접합을 형성할 수가 있다.
그리고, 실리콘 단결정층(14)에 불순물 이온을 이온 주입법에 의해 주입하여 캐리어를 주입한다(도 23). 예를 들면, NPN형으로 형성하는 경우에는, 실리콘 단결정층(14)에 고농도의 N형의 불순물 이온을 주입한다. 또, PNP형의 경우에는 불순물 이온의 특성을 반대로 하면 좋다.
그리고, 실리콘 단결정층(14)의 일부를 에칭에 의해 제거하고(도 24), 계속해서 실리콘 게르마늄 단결정층(3f)의 일부도 에칭에 의해 제거하여, 캐리어를 주입한 확산 영역(4e)을 노출시킨다(도 25).
그 후, 전면에 층간 절연막을 더 형성하고, 평탄화 처리를 실시한 후, 컨택트홀을 형성하여 배선 재료를 매립하여, 배선(9a∼9e)을 형성한다.
본 실시예에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층(3)의 결정 상태가 양호하기 때문에, 내압에 뛰어난 헤테로 접합 바이폴라 트랜지스터를 제조할 수가 있다. 또한, 실리콘 게르마늄 단결정층(3)에 있어서의 정공의 이동도가 실리콘의 경우보다도 높기 때문에, PNP형의 헤테로 접합 바이폴라 트랜지스터의 동작 속도를 높일 수 있다. 또한, N채널 MOSFET에 대해서는 실리콘 단결정층(4)을 채널로서 이용하기 때문에, 실리콘 게르마늄 단결정층(3)을 채널로서 이용하는 경우에 비해, N채널 MOSFET의 동작 속도가 빠르다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층은 결정 상태의 혼란이 적고, 또한, 본드 웨이퍼를 구성하는 실리콘 단결정에 대해 선택성을 갖고 있기 때문에, 실리콘 단결정층에 결정 결함을 생기게 하기 어렵고, 또한 본드 웨이퍼를 확실하게 제거할 수가 있다. 또한, 실리콘 게르마늄 단결정층을 SOI 기판 상의 디바이스 형성층으로서 이용할 수 있다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층의 막 두께를, 디바이스 형성층으로서 적합한 두께로 할 수 있다. 또한, 실리콘 게르마늄 단결정층을 완전히 제거하여, 베이스 웨이퍼 상에 매립 산화 실리콘층과 실리콘층만을 구비하는 통상의 SOI 기판을 제조하는 것도 가능하다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 본드 웨이퍼의 제거의 마무리 시에 플라즈마 에칭이 아니라 화학 기계적 연마법 또는 웨트 에칭을 이용하기때문에, 실리콘 게르마늄 단결정층에 결정 결함을 생기게 할 가능성이 적다. 또한, 웨트 에칭에 의해 실리콘 게르마늄 단결정층을 제거하기 때문에, 실리콘 게르마늄 단결정층 및 실리콘 단결정층에 결정 결함을 생기게 할 가능성이 적다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층에 대해, 디바이스 형성층으로서 임의의 패터닝을 실시하는 것이 가능하다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층에 대해 디바이스 형성층으로서 임의의 패터닝을 실시할 때에, 산화시킨 부분의 실리콘 게르마늄 단결정층을 웨트 에칭을 이용하여 제거하고, 플라즈마 에칭을 이용하지 않기 때문에, 실리콘 게르마늄 단결정층 및 실리콘 단결정층에 결정 결함을 생기게 할 가능성이 적다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 질화막은 후의 제11 공정에서 내산화막으로서 기능하고, 또한, 실리콘 산화막은 실리콘 질화막 중의 질소가 웨이퍼 표면에 침입하는 것을 방지한다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층의 결정 상태가 양호하기 때문에, 내압에 뛰어난 디바이스를 제조할 수가 있다. 또한, 실리콘 게르마늄 단결정층에서의 정공의 이동도가 실리콘의 경우보다도 높기때문에 디바이스의 동작 속도를 높일 수 있다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층의 결정 상태가 양호하기 때문에, 내압에 뛰어난 MOSFET를 제조할 수가 있다. 또한, 정공의 이동도가 실리콘보다도 높기 때문에 P채널 MOSFET의 동작 속도를 높일 수 있다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 단결정층을 채널로서 이용하기 때문에, 실리콘 게르마늄 단결정층을 채널로서 이용하는 경우에 비해, N채널 MOSFET의 동작 속도가 높다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층의 결정 상태가 양호하기 때문에, 검출 감도가 좋은 적외선 검출기를 제조할 수가 있다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층의 결정 상태가 양호하기 때문에, 계면 준위가 작은 헤테로 접합을 형성하는 것이 가능하다.
본 발명에 따른 SOI 기판의 제조 방법을 이용하면, 실리콘 게르마늄 단결정층의 결정 상태가 양호하기 때문에, 내압에 뛰어난 헤테로 접합 바이폴라 트랜지스터를 제조할 수가 있다. 또한, 실리콘 게르마늄 단결정층에서의 정공의 이동도가 실리콘의 경우보다도 높기 때문에, PNP형의 헤테로 접합 바이폴라 트랜지스터의 동작 속도를 높일 수 있다.

Claims (3)

  1. 실리콘 단결정으로 이루어지는 본드 웨이퍼의 주표면에 실리콘 게르마늄 단결정층을 형성하는 제1 공정과,
    상기 실리콘 게르마늄 단결정층의 표면에 실리콘 단결정층을 형성하는 제2 공정과,
    상기 실리콘 단결정층의 표면을 산화시키는 제3 공정과,
    상기 산화시킨 실리콘 단결정층의 상기 표면에 실리콘 단결정으로 이루어지는 베이스 웨이퍼를 접합시키는 제4 공정과,
    상기 본드 웨이퍼와 상기 베이스 웨이퍼를 가열하여 양자간의 밀착도를 강화하는 제5 공정과,
    상기 본드 웨이퍼를 제거하는 제6 공정
    을 포함하는 SOI 기판의 제조 방법.
  2. 제1항에 따른 SOI 기판의 제조 방법에 의해 제조된 SOI 기판의 표면에,
    마스크층을 형성하는 제7 공정과,
    포토리소그래피 기술을 이용하여 상기 마스크층을 패터닝하는 제8 공정과,
    패터닝된 상기 마스크층을 마스크로 이용하여 상기 마스크층에 의해 덮혀 있지 않은 부분의 상기 실리콘 게르마늄 단결정층을 제거하는 제9 공정
    을 더 포함하는 SOI 기판의 제조 방법.
  3. 실리콘 단결정으로 이루어지는 베이스 웨이퍼와, 상기 베이스 웨이퍼의 표면에 형성된 산화 실리콘막과, 상기 산화 실리콘막의 표면에 형성된 실리콘 단결정층과, 상기 실리콘 단결정층의 표면에 형성된 실리콘 게르마늄 단결정층을 구비하는 SOI 기판의 표면에, 마스크층을 형성하는 제1 공정과, 포토리소그래피 기술을 이용하여 상기 마스크층을 패터닝하는 제2 공정과, 패터닝된 상기 마스크층을 마스크로 이용하여 상기 마스크층에 의해 덮혀 있지 않은 부분의 상기 실리콘 게르마늄 단결정층을 제거하는 제3 공정
    을 포함하는 SOI 기판의 제조 방법.
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