JPH0594929A - 複合基板とその製造方法及び半導体装置 - Google Patents
複合基板とその製造方法及び半導体装置Info
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- JPH0594929A JPH0594929A JP25500991A JP25500991A JPH0594929A JP H0594929 A JPH0594929 A JP H0594929A JP 25500991 A JP25500991 A JP 25500991A JP 25500991 A JP25500991 A JP 25500991A JP H0594929 A JPH0594929 A JP H0594929A
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Abstract
(57)【要約】
【構成】貼り合わせるべき基板1,1′の表面に多結晶
Ge膜3を堆積し、研磨,平坦化した後、密着させ50
0℃〜600℃で加熱して貼り合わせる。その後、一方
の基板を裏面から研削して薄層化する。 【効果】貼り合わせのための加熱温度が500℃〜60
0℃まで低温化できるため、不純物層や配線層が形成さ
れた基板あるいは化合物半導体基板を、それらの構造,
特性を劣化させることなく貼り合わせることが可能とな
る。
Ge膜3を堆積し、研磨,平坦化した後、密着させ50
0℃〜600℃で加熱して貼り合わせる。その後、一方
の基板を裏面から研削して薄層化する。 【効果】貼り合わせのための加熱温度が500℃〜60
0℃まで低温化できるため、不純物層や配線層が形成さ
れた基板あるいは化合物半導体基板を、それらの構造,
特性を劣化させることなく貼り合わせることが可能とな
る。
Description
【0001】
【産業上の利用分野】本発明は、絶縁体上半導体基板
(SOI)構造の半導体装置、及び同一基板上に光素子
と電子回路を集積した半導体光電子集積回路(OEI
C)装置に関する。
(SOI)構造の半導体装置、及び同一基板上に光素子
と電子回路を集積した半導体光電子集積回路(OEI
C)装置に関する。
【0002】
【従来の技術】従来技術による密着加熱での半導体基板
の貼り合わせについては、例えば、ジャーナル オブ
アプライド フィジクス 第60巻(1986年)第2
987頁から第2989頁,(J. Appl. Phys. 60(1
986)pp2987−2989),ジャーナル オブ
アプライド フィジクス 第63巻(1988年)第
2773頁から第2777頁,(J. Appl. Phys. 63
(1988) pp2773−2777)、及び、特開昭63
−54740号公報等において報告されている。従来技術で
は、貼り合わせる基板はSi基板同士に限られ、また、
貼り合わせ面はSi結晶表面、またはその上層にSiO
2 膜あるいは多結晶Si膜が形成されたものを用いる。
貼り合わせ面にSiO2 膜あるいは多結晶Si膜がある
場合は、主としてSOI構造の形成を目的としている。
また貼り合わせの方法としては、これらの基板の貼り合
わせ面を密着させ真空中もしくは清浄雰囲気中で約10
00℃以上の熱処理を行っている。
の貼り合わせについては、例えば、ジャーナル オブ
アプライド フィジクス 第60巻(1986年)第2
987頁から第2989頁,(J. Appl. Phys. 60(1
986)pp2987−2989),ジャーナル オブ
アプライド フィジクス 第63巻(1988年)第
2773頁から第2777頁,(J. Appl. Phys. 63
(1988) pp2773−2777)、及び、特開昭63
−54740号公報等において報告されている。従来技術で
は、貼り合わせる基板はSi基板同士に限られ、また、
貼り合わせ面はSi結晶表面、またはその上層にSiO
2 膜あるいは多結晶Si膜が形成されたものを用いる。
貼り合わせ面にSiO2 膜あるいは多結晶Si膜がある
場合は、主としてSOI構造の形成を目的としている。
また貼り合わせの方法としては、これらの基板の貼り合
わせ面を密着させ真空中もしくは清浄雰囲気中で約10
00℃以上の熱処理を行っている。
【0003】密着加熱でのSi基板の貼り合わせのメカ
ニズムは以下のようになっている。即ち、貼り合わせ面
の表面のSi原子には当初OH基が結合している。二枚
の貼り合わせ面を密着加熱することにより、別々の基板
の二個のOH基より脱水反応が起こりSi−O−Siと
いう結合が形成され、接着が進行する。さらに加熱を行
なうと貼り合わせ面の微小な凹凸による未接着の部分を
埋めるようにSi原子が移動し、その部分でSi−O−
Siの結合が形成され貼り合わせが完了する。上記の一
連の反応を起こさせるのに必要な温度は約1000℃以
上である。
ニズムは以下のようになっている。即ち、貼り合わせ面
の表面のSi原子には当初OH基が結合している。二枚
の貼り合わせ面を密着加熱することにより、別々の基板
の二個のOH基より脱水反応が起こりSi−O−Siと
いう結合が形成され、接着が進行する。さらに加熱を行
なうと貼り合わせ面の微小な凹凸による未接着の部分を
埋めるようにSi原子が移動し、その部分でSi−O−
Siの結合が形成され貼り合わせが完了する。上記の一
連の反応を起こさせるのに必要な温度は約1000℃以
上である。
【0004】
【発明が解決しようとする課題】従来技術による密着加
熱での半導体基板の貼り合わせでは、貼り合わせを完全
にするためには1000℃以上での加熱が必要である。
そのため基板中に微細な不純物拡散層、あるいは金属と
半導体の接合等の耐熱性の低い構造がある場合には貼り
合わせを行うことは不可能であった。またGaAs等の
化合物半導体基板は1000℃以上に加熱すると結晶構
造が劣化するため、やはり貼り合わせを行うことは不可
能であった。
熱での半導体基板の貼り合わせでは、貼り合わせを完全
にするためには1000℃以上での加熱が必要である。
そのため基板中に微細な不純物拡散層、あるいは金属と
半導体の接合等の耐熱性の低い構造がある場合には貼り
合わせを行うことは不可能であった。またGaAs等の
化合物半導体基板は1000℃以上に加熱すると結晶構
造が劣化するため、やはり貼り合わせを行うことは不可
能であった。
【0005】本発明の目的は、貼り合わせのための加熱
温度を下げて、上記のような耐熱性の低い構造を含んだ
基板や化合物半導体基板についても貼り合わせを可能と
し、その結果、配線を含んだ半導体層や化合物半導体層
のSOI構造、あるいはSi中に形成された電子素子と
化合物半導体中に形成された光素子を同一基板上に集積
した光電子集積回路(OEIC)等を実現することにあ
る。
温度を下げて、上記のような耐熱性の低い構造を含んだ
基板や化合物半導体基板についても貼り合わせを可能と
し、その結果、配線を含んだ半導体層や化合物半導体層
のSOI構造、あるいはSi中に形成された電子素子と
化合物半導体中に形成された光素子を同一基板上に集積
した光電子集積回路(OEIC)等を実現することにあ
る。
【0006】
【課題を解決するための手段】貼り合わせるべき基板の
うち少なくとも一方の貼り合わせ面にGeもしくはSi
Ge混晶の多結晶膜を堆積し、貼り合わせ面が平坦にな
るように研磨したのち、貼り合わせ面同士を密着させ、
約500℃から600℃程度で加熱することにより貼り
合わせを完了させる。
うち少なくとも一方の貼り合わせ面にGeもしくはSi
Ge混晶の多結晶膜を堆積し、貼り合わせ面が平坦にな
るように研磨したのち、貼り合わせ面同士を密着させ、
約500℃から600℃程度で加熱することにより貼り
合わせを完了させる。
【0007】
【作用】GeもしくはSiGe混晶の多結晶膜を貼り合
わせ面として用いた場合の上記従来技術との違いは以下
のとおりである。Si結晶の融点が1412℃であるの
に対しGe結晶の融点は958℃と低い。これはSi−
Siの結合よりもGe−Geの結合の方が弱く、より低
い温度で結晶表面の原子の移動が起こることを意味して
いる。また同様にSi−Oの結合よりもGe−Oの結合
の方が弱く、より低い温度で結合が切れて脱水反応が起
こる。従って、GeもしくはSiGe混晶の多結晶膜を
貼り合わせ面として用いた場合は、貼り合わせ面がSi
同士である上記の場合と同様の反応がより低温で進行
し、その結果、貼り合わせがより低温で完了する。貼り
合わせ面がGeの場合はSiの場合と比較して400℃
〜500℃低い温度で上記の一連の反応が起こるため、貼
り合わせも400℃〜500℃低い温度で行うことが可
能となる。すなわち、Siの場合では1000℃以上が
必要であったのに対しGeの場合には500℃〜600
℃で貼り合わせが可能となる。貼り合わせ面がSiGe
混晶の場合も、そのSiとGeの比率に応じて決まる温
度だけSi同士の場合よりも貼り合わせ温度を下げるこ
とができる。
わせ面として用いた場合の上記従来技術との違いは以下
のとおりである。Si結晶の融点が1412℃であるの
に対しGe結晶の融点は958℃と低い。これはSi−
Siの結合よりもGe−Geの結合の方が弱く、より低
い温度で結晶表面の原子の移動が起こることを意味して
いる。また同様にSi−Oの結合よりもGe−Oの結合
の方が弱く、より低い温度で結合が切れて脱水反応が起
こる。従って、GeもしくはSiGe混晶の多結晶膜を
貼り合わせ面として用いた場合は、貼り合わせ面がSi
同士である上記の場合と同様の反応がより低温で進行
し、その結果、貼り合わせがより低温で完了する。貼り
合わせ面がGeの場合はSiの場合と比較して400℃
〜500℃低い温度で上記の一連の反応が起こるため、貼
り合わせも400℃〜500℃低い温度で行うことが可
能となる。すなわち、Siの場合では1000℃以上が
必要であったのに対しGeの場合には500℃〜600
℃で貼り合わせが可能となる。貼り合わせ面がSiGe
混晶の場合も、そのSiとGeの比率に応じて決まる温
度だけSi同士の場合よりも貼り合わせ温度を下げるこ
とができる。
【0008】
【実施例】本発明の第一の実施例の貼り合わせ半導体基
板をその断面を示す図1により説明する。1,1′はS
i単結晶基板でこれらの表面上には微細な不純物の拡散
層が形成されており、また1′の方は厚さ1μmまで薄
層化されている。2はSiO2膜、3は厚さ200nmの多
結晶Ge膜である。本実施例では従来技術よりも低い温
度で貼り合わせが行われているので、貼り合わせ前に基
板上に形成された微細な不純物層の形状が熱拡散によっ
て変化していない貼り合わせSOI基板が実現できる。
板をその断面を示す図1により説明する。1,1′はS
i単結晶基板でこれらの表面上には微細な不純物の拡散
層が形成されており、また1′の方は厚さ1μmまで薄
層化されている。2はSiO2膜、3は厚さ200nmの多
結晶Ge膜である。本実施例では従来技術よりも低い温
度で貼り合わせが行われているので、貼り合わせ前に基
板上に形成された微細な不純物層の形状が熱拡散によっ
て変化していない貼り合わせSOI基板が実現できる。
【0009】次に本発明の第二の実施例の貼り合わせ半
導体基板をその断面を示す図2により説明する。1はS
i単結晶基板で2はSiO2 膜、3は厚さ200nmの
多結晶Ge膜で、4は厚さ1μmまで薄層化されたGa
As基板である。本実施例では、GaAs基板の結晶性
を劣化させないような低い温度で貼り合わせが可能であ
るため、Si基板上にGaAsのSOI層が実現でき
る。その結果、Si基板上に形成された電子素子とGa
As基板中に形成された光素子とを同一基板上に集積し
た光電子集積回路が実現できる。
導体基板をその断面を示す図2により説明する。1はS
i単結晶基板で2はSiO2 膜、3は厚さ200nmの
多結晶Ge膜で、4は厚さ1μmまで薄層化されたGa
As基板である。本実施例では、GaAs基板の結晶性
を劣化させないような低い温度で貼り合わせが可能であ
るため、Si基板上にGaAsのSOI層が実現でき
る。その結果、Si基板上に形成された電子素子とGa
As基板中に形成された光素子とを同一基板上に集積し
た光電子集積回路が実現できる。
【0010】次に本発明の第三の実施例の貼り合わせ半
導体基板をその断面を示す図3により説明する。5はS
iC単結晶基板、3は厚さ200nmの多結晶Ge膜、
4は1μmまで薄層化されたGaAs基板である。本実
施例では、GaAs基板の結晶性を劣化させることなく
熱伝導率が約一桁大きなSiC基板上に形成できるた
め、薄層GaAs基板上に形成された素子の発熱による
温度上昇を抑えることが可能となる。
導体基板をその断面を示す図3により説明する。5はS
iC単結晶基板、3は厚さ200nmの多結晶Ge膜、
4は1μmまで薄層化されたGaAs基板である。本実
施例では、GaAs基板の結晶性を劣化させることなく
熱伝導率が約一桁大きなSiC基板上に形成できるた
め、薄層GaAs基板上に形成された素子の発熱による
温度上昇を抑えることが可能となる。
【0011】次に本発明の第一ないし第三の実施例の貼
り合わせ複合基板の製造方法を図4により説明する。ど
の実施例についても基本的には同じ方法であるので第一
の実施例を例にとり図4により説明する。まず貼り合わ
せるべき面にSiO2 膜2が形成された二枚のSi基板
上1,1′に通常の気相成長(CVD)法により多結晶
Ge膜3をそれぞれ200nm堆積する。次に双方の基
板の多結晶Ge膜3の表面を研磨し平坦化する(a)。
但し、多結晶Ge膜3を堆積するのは(b)に示すよう
に二枚の基板のうち一枚だけでも良い。次に二枚の基板
の多結晶Ge膜3の形成された面同士、もしくは多結晶
Ge3が形成された面とSiO2 膜が形成された面とを
密着させ、真空中、もしくはN2 雰囲気中で600℃で
二時間加熱し基板の貼り合わせを行う(c)。更に通常
の研削によって片方の基板を1μmの厚さまで薄くする
(d)。以上で本発明の第一ないし第三の実施例の貼り
合わせ複合基板の製造方法の説明を終わる。
り合わせ複合基板の製造方法を図4により説明する。ど
の実施例についても基本的には同じ方法であるので第一
の実施例を例にとり図4により説明する。まず貼り合わ
せるべき面にSiO2 膜2が形成された二枚のSi基板
上1,1′に通常の気相成長(CVD)法により多結晶
Ge膜3をそれぞれ200nm堆積する。次に双方の基
板の多結晶Ge膜3の表面を研磨し平坦化する(a)。
但し、多結晶Ge膜3を堆積するのは(b)に示すよう
に二枚の基板のうち一枚だけでも良い。次に二枚の基板
の多結晶Ge膜3の形成された面同士、もしくは多結晶
Ge3が形成された面とSiO2 膜が形成された面とを
密着させ、真空中、もしくはN2 雰囲気中で600℃で
二時間加熱し基板の貼り合わせを行う(c)。更に通常
の研削によって片方の基板を1μmの厚さまで薄くする
(d)。以上で本発明の第一ないし第三の実施例の貼り
合わせ複合基板の製造方法の説明を終わる。
【0012】次に本発明の第一ないし第三の実施例の貼
りあわせ複合基板の構造を半導体装置に応用した実施例
について説明する。まず、図5により本発明の第四の実
施例を説明する。本半導体装置はSiのSOI基板中に
バイポーラトランジスタ及びMOSトランジスタが形成
された集積回路であり、バイポーラトランジスタのコレ
クタ電極はSOI層の下側から取り出され、そこから金
属配線がSOI層の下方を通っている。1〜3は本発明
の第一の実施例の場合と同じである。7は高濃度n型拡
散層、8はn型拡散層でこれらの部分がバイポーラトラ
ンジスタのコレクタとなっている。17はCu,W等の
高融点金属の配線で、6のバリアメタルTiN膜を介し
てコレクタ部分と接続されている。9はp型拡散層でベ
ースとなっており、12のp型多結晶Si膜がベース取
り出し電極となっている。10はn型拡散層、11はn
型多結晶Si膜でこれらの部分がエミッタとなってい
る。13はp型層でMOSトランジスタのチャネル部
分、14はn型拡散層でソース,ドレイン、15はn型
多結晶Si膜でゲート電極となっている。
りあわせ複合基板の構造を半導体装置に応用した実施例
について説明する。まず、図5により本発明の第四の実
施例を説明する。本半導体装置はSiのSOI基板中に
バイポーラトランジスタ及びMOSトランジスタが形成
された集積回路であり、バイポーラトランジスタのコレ
クタ電極はSOI層の下側から取り出され、そこから金
属配線がSOI層の下方を通っている。1〜3は本発明
の第一の実施例の場合と同じである。7は高濃度n型拡
散層、8はn型拡散層でこれらの部分がバイポーラトラ
ンジスタのコレクタとなっている。17はCu,W等の
高融点金属の配線で、6のバリアメタルTiN膜を介し
てコレクタ部分と接続されている。9はp型拡散層でベ
ースとなっており、12のp型多結晶Si膜がベース取
り出し電極となっている。10はn型拡散層、11はn
型多結晶Si膜でこれらの部分がエミッタとなってい
る。13はp型層でMOSトランジスタのチャネル部
分、14はn型拡散層でソース,ドレイン、15はn型
多結晶Si膜でゲート電極となっている。
【0013】本実施例の半導体装置の製造方法は、基本
的には本発明の第一ないし第三の実施例と同様である。
すなわち二枚の基板の貼り合わせを行なう前に片方の基
板の表面に素子分離のためのSiO2 膜2,高濃度n型
拡散層7,TiN膜6,高融点金属配線層17、及びそ
の上にSiO2 膜2,多結晶Ge膜3を形成しておく。
次に多結晶Ge膜の表面を研磨により平坦化した後にも
う一方のSi基板1と研磨面を対向させて密着させ、真
空中もしくはN2 雰囲気中で600℃二時間の加熱を行
い貼り合わせを完了させる。次に素子が形成されている
側の基板を裏面より素子分離のためのSiO2膜が露出
するまで研削及び研磨を行う。その後、通常の集積回路
形成プロセスによりバイポーラトランジスタ,MOSト
ランジスタ及びそれらの配線を形成する。
的には本発明の第一ないし第三の実施例と同様である。
すなわち二枚の基板の貼り合わせを行なう前に片方の基
板の表面に素子分離のためのSiO2 膜2,高濃度n型
拡散層7,TiN膜6,高融点金属配線層17、及びそ
の上にSiO2 膜2,多結晶Ge膜3を形成しておく。
次に多結晶Ge膜の表面を研磨により平坦化した後にも
う一方のSi基板1と研磨面を対向させて密着させ、真
空中もしくはN2 雰囲気中で600℃二時間の加熱を行
い貼り合わせを完了させる。次に素子が形成されている
側の基板を裏面より素子分離のためのSiO2膜が露出
するまで研削及び研磨を行う。その後、通常の集積回路
形成プロセスによりバイポーラトランジスタ,MOSト
ランジスタ及びそれらの配線を形成する。
【0014】本実施例によれば、配線と素子領域との接
続(コンタクト)をSOI層の上下両方からとることが
出来るため、コンタクトに要する素子面積が低減でき、
集積度の向上が可能となる。
続(コンタクト)をSOI層の上下両方からとることが
出来るため、コンタクトに要する素子面積が低減でき、
集積度の向上が可能となる。
【0015】次に図6により本発明の第五の実施例を説
明する。この半導体装置は電子素子集積回路が形成され
たSi基板上に光素子が形成された化合物半導体薄層を
貼り合わせ、両基板を配線でつないだ光電子集積回路で
ある。図の1〜17までは図5の本発明の第四の実施例
の場合と同じである。1は単結晶Si基板でその上に図
5の場合と基本的に同様な構成よりなるバイポーラトラ
ンジスタとMOSトランジスタが形成されている。ただ
し本実施例の場合、これらの素子が形成されているのは
SOI基板上ではなく、またバイポーラトランジスタの
コレクタコンタクト電極は基板表面に形成されている。
またバイポーラトランジスタのエミッタ,ベース,コレ
クタ,MOSトランジスタのソース,ドレインの電極取
り出し及び配線は、Cu,W等の高融点金属17によっ
て形成されている。このSi基板の上にSiO2 膜2及
び多結晶Ge膜3を介して薄層化されたGaAs系基板
が貼り合わされている。このGaAs系基板中には面発
光レーザダイオード18が形成されており金属配線16
によってSi基板上の配線と接続されている。19は素
子表面の平坦化のために凹部に埋め込まれた絶縁膜であ
る。
明する。この半導体装置は電子素子集積回路が形成され
たSi基板上に光素子が形成された化合物半導体薄層を
貼り合わせ、両基板を配線でつないだ光電子集積回路で
ある。図の1〜17までは図5の本発明の第四の実施例
の場合と同じである。1は単結晶Si基板でその上に図
5の場合と基本的に同様な構成よりなるバイポーラトラ
ンジスタとMOSトランジスタが形成されている。ただ
し本実施例の場合、これらの素子が形成されているのは
SOI基板上ではなく、またバイポーラトランジスタの
コレクタコンタクト電極は基板表面に形成されている。
またバイポーラトランジスタのエミッタ,ベース,コレ
クタ,MOSトランジスタのソース,ドレインの電極取
り出し及び配線は、Cu,W等の高融点金属17によっ
て形成されている。このSi基板の上にSiO2 膜2及
び多結晶Ge膜3を介して薄層化されたGaAs系基板
が貼り合わされている。このGaAs系基板中には面発
光レーザダイオード18が形成されており金属配線16
によってSi基板上の配線と接続されている。19は素
子表面の平坦化のために凹部に埋め込まれた絶縁膜であ
る。
【0016】本実施例の製造方法は本発明の第一ないし
第四の実施例の場合と基本的に同じである。ただし、面
発光レーザダイオード18は、貼り合わせ後薄層化され
たGaAs基板上にMOCVD,MBE等の方法を用い
て、通常の場合と同様なヘテロエピタキシャル成長を行
ない、さらにホトリソグラフィ及びエッチングにより加
工することにより形成する。また二枚の別々の基板上の
素子間をつなぐ金属配線16は、基板貼り合わせ及びG
aAs側の光電子素子の形成の完了後、SiO2膜2及び多
結晶Ge膜3にSi基板側の配線層に達する孔をあけそ
こに金属膜を埋め込むようにする。本実施例によればS
i電子素子と化合物半導体光素子とを同一基板上にしか
も積層に形成することができるため、集積度の高い光電
子集積回路が実現できる。
第四の実施例の場合と基本的に同じである。ただし、面
発光レーザダイオード18は、貼り合わせ後薄層化され
たGaAs基板上にMOCVD,MBE等の方法を用い
て、通常の場合と同様なヘテロエピタキシャル成長を行
ない、さらにホトリソグラフィ及びエッチングにより加
工することにより形成する。また二枚の別々の基板上の
素子間をつなぐ金属配線16は、基板貼り合わせ及びG
aAs側の光電子素子の形成の完了後、SiO2膜2及び多
結晶Ge膜3にSi基板側の配線層に達する孔をあけそ
こに金属膜を埋め込むようにする。本実施例によればS
i電子素子と化合物半導体光素子とを同一基板上にしか
も積層に形成することができるため、集積度の高い光電
子集積回路が実現できる。
【0017】
【発明の効果】本発明によれば、基板の密着による貼り
合わせに要する加熱温度を従来技術の1000℃以上か
ら500℃〜600℃にまで低下させることが可能とな
る。その結果、基板中に金属配線及び微細な不純物拡散
層構造がある場合や、基板結晶が耐熱性の低い化合物半
導体である場合にもそれらの構造,特性を変化させるこ
となしに貼り合わせることが可能となる。さらにその結
果、SOI層上に形成した素子の下方から電極を取り出
しSOI層の上下に配線を形成することができ、配線及
びコンタクトに要する素子領域を低減することが可能と
なる。また、Si電子素子と化合物半導体光素子とを、
基板貼り合わせにより同一基板上にしかも積層に形成す
ることにより高密度集積の光電子集積回路が実現でき
る。
合わせに要する加熱温度を従来技術の1000℃以上か
ら500℃〜600℃にまで低下させることが可能とな
る。その結果、基板中に金属配線及び微細な不純物拡散
層構造がある場合や、基板結晶が耐熱性の低い化合物半
導体である場合にもそれらの構造,特性を変化させるこ
となしに貼り合わせることが可能となる。さらにその結
果、SOI層上に形成した素子の下方から電極を取り出
しSOI層の上下に配線を形成することができ、配線及
びコンタクトに要する素子領域を低減することが可能と
なる。また、Si電子素子と化合物半導体光素子とを、
基板貼り合わせにより同一基板上にしかも積層に形成す
ることにより高密度集積の光電子集積回路が実現でき
る。
【図1】本発明の第一の実施例の貼り合わせ複合基板の
断面図。
断面図。
【図2】本発明の第二の実施例の貼り合わせ複合基板の
断面図。
断面図。
【図3】本発明の第三の実施例の貼り合わせ複合基板の
断面図。
断面図。
【図4】本発明の第一ないし第三の実施例の貼り合わせ
複合基板の製造方法を説明する断面図。
複合基板の製造方法を説明する断面図。
【図5】本発明の第四の実施例の半導体装置の断面図。
【図6】本発明の第五の実施例の半導体装置の断面図。
1…Si単結晶基板、2…SiO2 膜、3…多結晶Ge
膜。
膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 英一 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項1】複数枚の基板が多結晶Geもしくは多結晶
SiGe混晶の薄膜を介して貼り合わされた構造を有す
ることを特徴とする複合基板。 - 【請求項2】請求項1において、少なくとも一枚の貼り
合わされた基板の貼り合わせ面側に、絶縁膜が形成され
ている複合基板。 - 【請求項3】請求項1または請求項2において、貼り合
わされた基板のうち少なくとも一枚が結晶Si以外の材
料からなる複合基板。 - 【請求項4】請求項1,2または3において、貼り合わ
せるべき一対の基板の貼り合わせ面の少なくとも一方
に、多結晶Geもしくは多結晶SiGe混晶の薄膜を堆
積する工程と、一対の基板を真空中もしくは清浄な雰囲
気中で密着させ、少なくとも500℃以上で熱処理する
工程を含む複合基板の製造方法。 - 【請求項5】請求項1,2または3において、貼り合わ
された基板の少なくとも一枚が半導体基板で、その貼り
合わせ面側に金属配線もしくは不純物拡散層が形成され
ている半導体装置。 - 【請求項6】請求項3において、貼り合わされた基板の
少なくとも一枚が化合物半導体基板でその中にレーザー
ダイオード,ホトダイオード等の光素子が形成され、他
の貼り合わされた基板は半導体基板でその中にトランジ
スタ等の電子素子が形成され、これらの素子が配線によ
って接続されている半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25500991A JPH0594929A (ja) | 1991-10-02 | 1991-10-02 | 複合基板とその製造方法及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25500991A JPH0594929A (ja) | 1991-10-02 | 1991-10-02 | 複合基板とその製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0594929A true JPH0594929A (ja) | 1993-04-16 |
Family
ID=17272933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25500991A Pending JPH0594929A (ja) | 1991-10-02 | 1991-10-02 | 複合基板とその製造方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0594929A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1991
- 1991-10-02 JP JP25500991A patent/JPH0594929A/ja active Pending
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