KR100342392B1 - a method of forming a gate of a semiconductor device - Google Patents
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Abstract
다결정 규소층과 BARC(backside anti-reflection coating)를 적층하고, 그 위에 게이트 형성용 감광막 패턴을 형성한다. 감광막 패턴의 CD(critical dimension)를 측정하고 선행된 공정에서 축적한 자료를 토대로 이를 분석하여 BARC 과식각 시간을 조정한다. 감광막 패턴을 식각 마스크로 하여 BARC와 다결정 규소층을 식각하여 게이트를 형성하고 게이트의 CD를 측정한다. 이렇게 선행된 공정에서 축적한 자료를 토대로 하여 식각 시간을 조정함으로써 게이트 CD를 관리하면 게이트 샘플 식각, 샘플 식각 후 세정, 샘플 CD 측정 등의 공정을 생략할 수 있어서 게이트 형성 공정에 드는 시간을 대폭 단축할 수 있고, 게이트 CD 관리 효율도 높일 수 있다.A polycrystalline silicon layer and a backside anti-reflection coating (BARC) are laminated, and a photoresist pattern for forming a gate is formed thereon. The CD (critical dimension) of the photoresist pattern is measured and analyzed based on the data accumulated in the preceding process to adjust the BARC overetch time. Using the photoresist pattern as an etching mask, BARC and a polysilicon layer are etched to form a gate, and the CD of the gate is measured. If the gate CD is managed by adjusting the etching time based on the data accumulated in the preceding process, the steps such as gate sample etching, post-etch cleaning, sample CD measurement, etc. can be omitted, thereby greatly reducing the time required for the gate forming process. This can increase the gate CD management efficiency.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서 특히, 반도체 소자의 게이트 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device.
반도체 소자의 제조 공정에 있어서 게이트의 길이라고 할 수 있는 게이트 CD(critical dimension)의 조절은 매우 중요하다. 게이트 CD의 변화에 따라 트랜지스터 구동 전류가 크게 변화하기 때문이다.In the semiconductor device manufacturing process, the control of the gate CD (critical dimension), which is the length of the gate, is very important. This is because the transistor driving current changes greatly with the change of the gate CD.
도 1a와 도 1b는 이러한 게이트 CD의 변화에 따른 트랜지스터 구동 전류의 변화를 나타내는 그래프로서 각각 N형 트랜지스터와 P형 트랜지스터에 대한 것이다.1A and 1B are graphs showing changes in transistor driving current according to the change of the gate CD, respectively, for the N-type transistor and the P-type transistor.
도 1a와 도 1b 모두에서 게이트 CD가 증가함에 따라 구동 전류는 감소하는 것으로 나타나 있다. 즉 게이트 CD와 구동 전류 사이에는 반비례 관계가 있다.In both Figures 1A and 1B the drive current is shown to decrease as the gate CD increases. In other words, there is an inverse relationship between the gate CD and the drive current.
그런데 구동 전류의 크기는 반도체 소자의 동작 속도를 좌우하게 되므로 게이트 CD의 변화는 반도체 소자의 작동 전반에 영향을 미치게 된다. 따라서 게이트 CD를 얼마나 정확하게 관리할 수 있느냐가 생산되는 칩의 질을 결정한다고 해도 과언이 아니다.However, since the magnitude of the driving current influences the operation speed of the semiconductor device, the change of the gate CD affects the overall operation of the semiconductor device. Therefore, it is no exaggeration to say how accurately the gate CD can be managed to determine the quality of the chips produced.
그러면 도면을 참고로 하여 종래의 기술에 따라 반도체 소자의 게이트를 형성하는 과정에서 게이트 CD를 관리하는 방법에 대하여 설명한다.Next, a method of managing the gate CD in the process of forming the gate of the semiconductor device according to the related art will be described with reference to the drawings.
도 2는 종래의 기술에 따른 반도체 소자의 게이트 형성 방법의 흐름도이다.2 is a flowchart illustrating a gate forming method of a semiconductor device according to the related art.
먼저, 다결정 규소층과 BARC(backside anti-reflection coating)를 적층하고 그 위에 감광막을 도포한 다음 게이트를 형성하기 위한 감광막 패턴을 형성한다(게이트용 감광막 패턴 형성).First, a polycrystalline silicon layer and a backside anti-reflection coating (BARC) are laminated and a photoresist film is applied thereon, and then a photoresist pattern for forming a gate is formed (gate photoresist pattern formation).
다음, 감광막 패턴의 CD를 측정한다(감광막 패턴의 CD 측정).Next, CD of the photosensitive film pattern is measured (CD measurement of the photosensitive film pattern).
하나의 롯트(lot) 내에서 하나의 샘플(sample) 웨이퍼를 추출하여 BARC와 다결정 규소층을 식각함으로써 게이트를 형성한다(게이트 샘플 식각).One sample wafer is extracted in one lot to form a gate by etching the BARC and the polycrystalline silicon layer (gate sample etching).
다음, 샘플 웨이퍼의 감광막 패턴과 BARC를 제거하고 세정한다(샘플 식각 후 세정).Next, the photoresist pattern and BARC of the sample wafer are removed and cleaned (cleaning after sample etching).
샘플 웨이퍼의 게이트 CD를 측정한다(샘플 CD 측정).The gate CD of the sample wafer is measured (sample CD measurement).
측정된 샘플 웨이퍼의 게이트 CD를 토대로 하여 BARC 과식각 시간(BARC over etch time)을 조정한다(BARC 과식각 식간 조정).The BARC over etch time is adjusted based on the measured gate CD of the sample wafer (BARC over etch time adjustment).
다음, 조정된 식각 시간을 적용하여 롯트 내의 나머지 웨이퍼에 대하여 BARC와 다결정 규소층을 식각하여 게이트를 형성한다(게이트 메인 롯트 식각).Next, the adjusted etching time is applied to etch BARC and the polysilicon layer on the remaining wafers in the lot to form a gate (gate main lot etching).
메인 롯트의 감광막 패턴과 BARC를 제거하고 세정한다(메인 식각 후 세정).The photoresist pattern and BARC of the main lot are removed and cleaned (main etch and then clean).
메인 롯트 내의 웨이퍼의 게이트 CD를 측정한다(CD 측정).The gate CD of the wafer in the main lot is measured (CD measurement).
웨이퍼를 취합하여 다른 공정 단계로 이동한다.Wafers are collected and moved to another process step.
이러한 일련의 과정을 거치는 동안 걸리는 전체 시간은 20시간 정도이다. 그런데 게이트 샘플 식각 단계부터 BARC 과식각 시간 조정 단계까지 약 9시간이 소요된다. 즉, 전체 공정 시간 20시간 중의 약 40%에 해당하는 9시간을 게이트 CD 관리를 위한 샘플 형성에 소요하는 것이다.The total time it takes to go through this sequence is about 20 hours. However, it takes about 9 hours from the gate sample etching step to the BARC overetch time adjustment step. That is, 9 hours, which is about 40% of the total process time of 20 hours, is required for sample formation for gate CD management.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트의 형성시에 게이트 CD 관리 방법을 개선하여 공정 시간을 단축하는 것이다.The technical problem to be achieved by the present invention is to shorten the process time by improving the gate CD management method when forming the gate of the semiconductor device.
도 1a와 도 1b는 각각 N형 트랜지스터와 P형 트랜지스터의 게이트 CD에 따른 트랜지스터 구동 전류의 변화를 나타내는 그래프이고,1A and 1B are graphs showing a change in transistor driving current according to a gate CD of an N-type transistor and a P-type transistor, respectively.
도 2는 종래의 기술에 따른 반도체 소자의 게이트 형성 방법의 흐름도이고,2 is a flowchart of a method for forming a gate of a semiconductor device according to the prior art;
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법의 흐름도이고,3 is a flowchart of a gate forming method of a semiconductor device according to an embodiment of the present invention;
도 4는 게이트 BARC 과식각 시간에 따른 CD 바이어스의 변화를 나타내는 그래프이고,4 is a graph showing the change of CD bias with gate BARC overetch time;
도 5a와 도 5b는 각각 STI의 깊이가 5,500Å과 6,200Å인 경우의 게이트 단면 사진이고,5A and 5B are gate cross-sectional photographs when the depths of the STIs are 5,500 Hz and 6,200 Hz, respectively.
도 6은 CMP 두께에 따른 CD의 변화를 나타내는 그래프이고,6 is a graph showing the change of CD according to the CMP thickness,
도 7a와 도 7b는 각각 종래의 기술과 본 발명의 실시예에 따라 게이트를 형성한 경우의 SPC 차트이다.7A and 7B are SPC charts in the case where a gate is formed according to the prior art and the embodiment of the present invention, respectively.
이러한 과제를 해결하기 위하여 본 발명에서는 선행된 공정에서 얻어진 자료를 토대로 하여 게이트 CD를 관리한다.In order to solve this problem, the present invention manages the gate CD based on the data obtained in the preceding process.
구체적으로는, 게이트 형성을 위한 감광막 패턴을 형성하는 단계, 감광막 패턴의 CD를 측정하는 단계, 선행 공정의 자료를 토대로 하여 식각 시간을 조정하는 단계, 조정된 식각 시간을 적용하여 게이트를 패터닝하는 단계, 감광막 패턴을 제거하는 단계를 거쳐 반도체 소자의 게이트를 형성한다.Specifically, forming a photoresist pattern for forming the gate, measuring the CD of the photoresist pattern, adjusting the etching time based on the data of the previous process, patterning the gate by applying the adjusted etching time The gate of the semiconductor device is formed by removing the photoresist pattern.
이 때, 식각 시간을 조정하는 단계는 게이트용 다결정 규소층 위에 적층되어 있는 BARC의 과식각 시간을 조정하는 단계일 수 있고, 식각 시간을 조정하는 단계에서 사용하는 선행 공정 자료에는 CD 바이어스와 식각 시간과의 관계와 CMP에 의하여 연마되고 남은 STI의 깊이와 게이트 CD와의 관계가 포함될 수 있다. 또 감광막 패턴을 제거하는 단계 다음에 게이트 CD를 측정하는 단계를 두는 것이 바람직하다.At this time, adjusting the etching time may be adjusting the over-etching time of the BARC stacked on the polysilicon layer for the gate, and the CD bias and etching time may be included in the preceding process data used in adjusting the etching time. And the relationship between the depth of the remaining STI polished by the CMP and the gate CD. It is also preferable to provide a step of measuring the gate CD after the step of removing the photoresist pattern.
그러면 도면을 참고로 하여 본 발명의 실시예에 따라 반도체 소자의 게이트를 형성하는 방법을 설명한다.Next, a method of forming a gate of a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
게이트 형성 공정에 대하여 설명하기 이전에 그 이전의 공정인 STI(shallow trench isolation) 형성 공정과 평탄화 공정에 대하여 설명한다.Before describing the gate formation process, a shallow trench isolation (STI) forming process and a planarization process, which are the previous processes, will be described.
반도체 기판 위에 화학 기상 증착법을 사용하여 2,000Å 정도의 질화막을 증착하고, 사진 식각 방법(photolithography)을 사용하여 해자 패턴(moat pattern)을 형성한다. 이 때, 식각 방법으로는 건식 식각을 사용하며, 해자 패턴의 깊이는 약5,000Å 정도가 되도록 형성한다. 다음, 반도체 기판 전면에 걸쳐 TEOS 등의 산화막을 9,400Å 정도로 증착하고 사진 식각 방법을 사용하여 해자 패턴 상부를 제외한 부분의 산화막을 제거한다. 이 과정을 역해자 패턴 형성 공정이라고 한다. 다음, CMP(chemical mechanical polishing) 등의 방법을 사용하여 역해자 패턴을 연마하여 반도체 기판을 평탄화함으로써 STI를 완성한다. 이 때, CMP에 의하여 연마되고 남은 STI의 깊이는 후술하는 바와 같이 게이트 CD에 영향을 미친다.A nitride film having a thickness of about 2,000 mW is deposited on the semiconductor substrate by chemical vapor deposition, and a moat pattern is formed by using photolithography. At this time, dry etching is used as an etching method, and the depth of the moat pattern is formed to be about 5,000Å. Next, an oxide film such as TEOS is deposited on the entire surface of the semiconductor substrate at about 9,400 kPa and the oxide film except for the upper portion of the moat pattern is removed by using a photolithography method. This process is called a pattern forming process. Next, the STI is completed by polishing the inverse mole pattern using a method such as chemical mechanical polishing (CMP) to planarize the semiconductor substrate. At this time, the depth of the remaining STI polished by the CMP affects the gate CD as described later.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법의 흐름도이다.3 is a flowchart illustrating a gate forming method of a semiconductor device in accordance with an embodiment of the present invention.
먼저, 질화막을 식각하여 제거하고, 게이트 절연막을 형성하고, 게이트 절연막 위에 다결정 규소층을 증착한다. 이 때, 게이트 절연막은 산화규소(SiOx)를 증착하여 형성한다. 다결정 규소층 위에 BARC(backside anti-reflection coating)와 감광막을 연속하여 적층하고, 감광막을 노광하고 현상하여 게이트 형성을 위한 감광막 패턴을 형성한다(게이트 전극용 감광막 패턴 형성).First, the nitride film is etched and removed, a gate insulating film is formed, and a polysilicon layer is deposited on the gate insulating film. In this case, the gate insulating film is formed by depositing silicon oxide (SiOx). A backside anti-reflection coating (BARC) and a photoresist film are successively laminated on the polycrystalline silicon layer, and the photoresist film is exposed and developed to form a photoresist pattern for gate formation (photoresist pattern formation for a gate electrode).
다음, 형성된 감광막 패턴의 CD를 측정한다(감광막 패턴의 CD 측정).Next, CD of the formed photosensitive film pattern is measured (CD measurement of the photosensitive film pattern).
측정된 감광막 패턴의 CD를 선행된 공정에서 축적된 자료를 토대로 분석하여 BARC 과식각 시간(BARC over etch time : BOE time)을 조정한다. 이 때 토대가 되는 선행 공정 자료로는 CD 바이어스(bias)와 과식각(over etch) 시간과의 관계와 CMP를 거친 STI의 깊이와 게이트 CD와의 관계 등이 있다. 이들 자료는 선행된 공정에서 축적한 자료를 가공하여 얻어진 것이다. 첨부된 도 4 내지 도 6을 참고로 하여 이들에 대하여 상세히 살펴본다.The CD of the measured photoresist pattern is analyzed based on the data accumulated in the preceding process to adjust the BARC over etch time (BOE time). Preliminary process data underlying this process include the relationship between CD bias and overetch time, the depth of STI through CMP, and the relationship between gate CD. These data are obtained by processing the data accumulated in the preceding process. With reference to the accompanying Figures 4 to 6 will be described in detail.
도 4는 게이트 BARC 과식각 시간에 따른 CD 바이어스의 변화를 나타내는 그래프이다.4 is a graph showing a change in CD bias with gate BARC overetch time.
CD 바이어스란 감광막 패턴의 CD와 감광막 패턴을 식각 마스크로 사용하여 형성된 목적하는 패턴(본 발명에서는 게이트)의 CD와의 차이를 말한다. 도 4에서 보면, CD 바이어스는 BARC 과식각 시간이 증가함에 비례하여 증가한다. 이 때, 오차 범위는 ±0.01㎛ 정도이다.The CD bias refers to the difference between the CD of the photoresist pattern and the CD of the desired pattern (gate in the present invention) formed by using the photoresist pattern as an etching mask. 4, the CD bias increases in proportion to the increase in BARC overetch time. At this time, the error range is about ± 0.01 μm.
도 4의 자료를 이용하는 방법은 다음과 같다.The method of using the data of FIG. 4 is as follows.
원하는 게이트 CD를 X라 하고 측정된 감광막 패턴의 CD가 Y라 하면 Y-X의 값에 해당하는 CD 바이어스가 발생하면 원하는 게이트 CD를 얻을 수 있다. 따라서 도 4로부터 CD 바이어스가 Y-X인 경우의 BARC 과식각 시간을 찾아 이에 맞게 식각 시간을 조정하면 된다.If the desired gate CD is X and the CD of the measured photoresist pattern is Y, a desired gate CD can be obtained when a CD bias corresponding to the value of Y-X occurs. Therefore, from FIG. 4, the BARC over-etching time when the CD bias is Y-X may be found and the etching time may be adjusted accordingly.
도 5a와 도 5b는 CMP 두께에 따른 프로파일 변화를 보여주는 게이트의 단면 사진이고, 도 6은 CMP 두께에 따른 CD의 변화를 나타내는 그래프이다.5A and 5B are cross-sectional photographs of a gate showing a profile change according to CMP thickness, and FIG. 6 is a graph showing a change in CD according to CMP thickness.
도 5a는 STI의 깊이가 5,500Å인 경우의 게이트 프로파일이고 도 5b는 STI의 깊이가 6,200Å인 경우의 게이트 프로파일이다. STI의 깊이가 얕을수록 즉, CMP에 의하여 연마된 양이 많을수록 게이트 측벽이 기판 면에 대하여 수직에 가까운 바람직한 프로파일을 갖는다. 이는 연마가 많이 되었을수록 기판의 평탄도가 높고, 기판의 평탄도는 이후에 증착되는 다결정 규소층에 영향을 주기 때문으로 볼 수 있다.5A is a gate profile when the depth of the STI is 5,500Å, and FIG. 5B is a gate profile when the depth of the STI is 6,200Å. The shallower the depth of the STI, i.e., the greater the amount polished by the CMP, the better the profile of the gate sidewalls is close to perpendicular to the substrate plane. This is because the more the polishing, the higher the flatness of the substrate, and the flatness of the substrate affects the subsequently deposited polycrystalline silicon layer.
도 6을 보면, STI의 깊이가 깊을수록 게이트 CD는 증가한다. 이 역시 기판의 평탄도가 다결정 규소층의 막질에 영향을 주기 때문으로 볼 수 있다.6, as the depth of the STI increases, the gate CD increases. This may also be because the flatness of the substrate affects the film quality of the polycrystalline silicon layer.
도 5a 및 도 5b와 도 6에서 알 수 있듯이, 게이트 CD는 STI의 깊이와도 연관되어 있으므로 BARC 과식각 시간을 조정할 때에는 STI의 깊이도 고려하여야 한다.As can be seen in Figures 5a, 5b and 6, the gate CD is also associated with the depth of the STI, so the depth of the STI should also be taken into account when adjusting the BARC overetch time.
다음, 감광막 패턴을 식각 마스크로 하여 BARC와 다결정 규소층을 식각하여 게이트를 형성한다(게이트 메인 롯트 식각). 다결정 규소층의 식각 과정은 3단계로 세분된다. 먼저, SF6을 사용하여 BT(break through) 식각을 진행한다. 다음, HBr과 HCl을 사용하여 게이트 절연막이 노출되는 시점까지 주 식각을 진행한다. 주 식각은 다결정 규소층에 대하여 식각률이 좋은 조건으로 진행하는 공정으로서 다결정 규소층의 대부분을 식각하는 공정이다. 마지막으로 HBr, He 및 O2를 사용하여 과식각(over etch)을 진행한다. 과식각은 게이트 절연막과 다결정 규소층과의 식각비가 충분히 큰 조건을 선택하여 다결정 규소층을 식각하는 과정에서 게이트 절연막이 손상되는 것을 방지할 수 있도록 해야 한다.Next, BARC and the polysilicon layer are etched using the photoresist pattern as an etching mask to form a gate (gate main lot etching). The etching process of the polycrystalline silicon layer is divided into three steps. First, BT (break through) etching is performed using SF 6 . Next, main etching is performed using HBr and HCl until the gate insulating film is exposed. The main etching is a process of proceeding with good etching rate for the polycrystalline silicon layer and etching most of the polycrystalline silicon layer. Finally, overetch is performed using HBr, He, and O 2 . Over-etching should be selected so that the etching ratio between the gate insulating film and the polycrystalline silicon layer is sufficiently large to prevent the gate insulating film from being damaged during the etching of the polycrystalline silicon layer.
다음, 감광막 패턴과 BARC를 제거하고 세정한다(메인 식각 후 세정).Next, the photoresist pattern and BARC are removed and washed (main etch and then washed).
다음, 형성된 게이트의 CD를 측정한다(CD 측정).Next, the CD of the formed gate is measured (CD measurement).
CD 측정이 끝난 웨이퍼를 취합하여 다음 공정 단계로 이동한다(취합 및 이동).The wafers with the CD measurements are collected and moved to the next process step (collection and transfer).
그러면 본 발명에 의하여 형성한 게이트와 종래의 기술에 따라 형성한 게이트의 CD 관리 상태를 비교해 본다.The CD management states of the gate formed according to the present invention and the gate formed according to the prior art are then compared.
도 7a와 도 7b는 각각 종래의 기술과 본 발명의 실시예에 따라 게이트를 형성한 경우의 통계적 공정 관리(statistic process control : SPC) 차트이다.7A and 7B are statistical process control (SPC) charts when a gate is formed according to the prior art and the embodiment of the present invention, respectively.
양자 모두에서 게이트의 CD가 점선으로 표시된 허용 오차 범위 내에서 유지되고 있음을 알 수 있다. 게이트 CD의 변동폭은 본 발명의 실시예에 따른 경우가 더 좁아서 공정지수(Cp)가 더 높게 나타나고 있다. 즉, 종래의 기술에 비하여 CD의 관리 효율도 본 발명의 실시예에 따른 경우가 더 높은 것을 알 수 있다.It can be seen that in both cases the CD of the gate remains within the tolerance range indicated by the dotted line. The fluctuation range of the gate CD is narrower in the case of the embodiment of the present invention, and thus the process index Cp is higher. In other words, it can be seen that the management efficiency of the CD is higher than in the prior art according to the embodiment of the present invention.
이상과 같이, 선행된 공정에서 축적한 자료를 토대로 하여 식각 시간을 조정함으로써 게이트 CD를 관리하면 게이트 샘플 식각, 샘플 식각 후 세정, 샘플 CD 측정 등의 공정을 생략할 수 있어서 게이트 형성 공정에 드는 시간을 대폭 단축할 수 있고, 게이트 CD 관리 효율도 높다.As described above, when the gate CD is managed by adjusting the etching time based on the data accumulated in the preceding process, the steps such as gate sample etching, post-etch cleaning, sample CD measurement, and the like can be omitted. Can be significantly shortened, and the gate CD management efficiency is high.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101124186B1 (en) * | 2002-11-12 | 2012-03-27 | 어플라이드 머티어리얼즈 인코포레이티드 | Method and apparatus employing integrated metrology for improved dielectric etch efficiency |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284608A (en) * | 1997-04-02 | 1998-10-23 | Matsushita Electric Ind Co Ltd | Preparation and formation for layout of pattern for lsi |
| KR19980068739A (en) * | 1997-02-24 | 1998-10-26 | 김광호 | Exposure Time Control Method in Semiconductor Manufacturing Process |
| US5965461A (en) * | 1997-08-01 | 1999-10-12 | Advanced Micro Devices, Inc. | Controlled linewidth reduction during gate pattern formation using a spin-on barc |
-
1999
- 1999-12-31 KR KR1019990067722A patent/KR100342392B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980068739A (en) * | 1997-02-24 | 1998-10-26 | 김광호 | Exposure Time Control Method in Semiconductor Manufacturing Process |
| JPH10284608A (en) * | 1997-04-02 | 1998-10-23 | Matsushita Electric Ind Co Ltd | Preparation and formation for layout of pattern for lsi |
| US5965461A (en) * | 1997-08-01 | 1999-10-12 | Advanced Micro Devices, Inc. | Controlled linewidth reduction during gate pattern formation using a spin-on barc |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101124186B1 (en) * | 2002-11-12 | 2012-03-27 | 어플라이드 머티어리얼즈 인코포레이티드 | Method and apparatus employing integrated metrology for improved dielectric etch efficiency |
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