JP2004071862A

JP2004071862A - Method and device for manufacturing of semiconductor device

Info

Publication number: JP2004071862A
Application number: JP2002229744A
Authority: JP
Inventors: Yasuyuki Kamata; 鎌田　泰幸; Katsuyoshi Kamihisa; 上久　勝義; Kazuyoshi Mizushima; 水嶌　一嘉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-08-07
Filing date: 2002-08-07
Publication date: 2004-03-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device which reduces dispersion in an STI step in wafers or in lots. <P>SOLUTION: In STI formation process, after an insulation film 6 is deposited, polishing is carried out until a stopper film is exposed. Thereafter, the film thickness of the stopper film is measured. The average value of film thickness of the stopper film for each wafer or each lot is calculated from film thickness measurement result. Then, wet etching time of the insulation film 6 is selected according to the film thickness of the stopper film based on a prepared correspondence table 15 between an average value of nitride film thickness and etching time of an insulation film. Since dispersion in a STI step 12 is thereby reduced and generation of the STI step 12 can be also restrained, a semiconductor device of high yield and reliability can be provided. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、超ＬＳＩの製造においてトランジスタ同士を電気的に絶縁する溝分離を備えた、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
素子分離技術として溝分離技術（以下、ＳＴＩと呼ぶ）が広く実用化されている。例えば、Ｂ．Ｄａｖａｒｉ　ｅｔ　ａｌ．，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇｅｓｔ，９２，（１９９８）などが挙げられる。
【０００３】
このＳＴＩ形成過程には、ＣＭＰ工程によって余分に堆積した膜を除去し、膜表面を平坦化する工程が含まれる。このＣＭＰ工程が不安定であるために、従来方法では、凹部に埋め込んだ絶縁膜を研磨し、ストッパ膜が露出した時点で研磨の終点を検知する、エンドポイント機能を備えた研磨装置を用いていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、近年のトランジスタの微細化に伴い、エンドポイント機能を備えた研磨装置で研磨した場合であっても、ウェハ間又はロット間でのストッパ膜厚のバラツキが発生する場合がある。
【０００５】
ウェハ上には、トランジスタ形成領域が疎密な領域、又はトランジスタ形成領域が幅広若しくは幅狭の領域が存在する。
【０００６】
具体的には、以下のようにＳＴＩ間で段差が発生する。
【０００７】
まず、図６（ａ）に示すように、ＳＴＩを有する半導体基板１上に、トランジスタ形成領域表面にあるシリコン酸化膜２、及び溝４表面にシリコン酸化膜５が堆積されており、シリコン酸化膜２の上にはシリコン窒化膜３が堆積され、ＳＴＩを完全に埋め込むように絶縁膜６が半導体基板上全体に堆積されている。
【０００８】
ここで、トランジスタ形成領域の幅が、狭いか広いかによって、上に堆積される絶縁膜６の膜厚が大きく異なってくる。例えば、トランジスタ形成領域の幅が狭い場合は、上に堆積される絶縁膜６の厚さは薄く、トランジスタ形成領域の幅が広い場合は、上に堆積される絶縁膜６の厚さは厚くなっている。
【０００９】
この状態で研磨を行うと、図６（ｂ）に示すように、先に絶縁膜が薄く堆積されたところからストッパ膜が露出し、厚く絶縁膜が堆積されたトランジスタ形成領域におけるストッパ膜３との間で、膜厚にバラツキが発生する。
【００１０】
その結果、図６（ｃ）に示すように、ストッパ膜３を除去すると、絶縁膜の埋め込まれたＳＴＩの最上面と半導体基板１上のシリコン酸化膜２の最上面の高さが異なる、ＳＴＩ段差１２が発生する。
【００１１】
ここで、このＳＴＩ段差１２の高さについて、ウェハ間、又はロット間でバラツキが発生する。それは、絶縁膜６を除去する際に、たとえ均一な条件設定で研磨を行ったとしても、膜表面の平坦度はウェハ間又はロット間において、必ずしも均一ではないためである。特に、トランジスタ形成領域の疎密の程度や幅広、若しくは幅狭である領域の程度が異なっているウェハでは、絶縁膜６研磨後に発生するストッパ膜厚のバラツキは、ウェハ間又はロット間で異なり、ウェハ間又はロット間においてＳＴＩ段差１２のバラツキが発生する。
【００１２】
よって本発明の目的は、ウェハ間又はロット間において、ストッパ膜厚のバラツキが発生した場合であっても、ウェハ間又はロット間でのＳＴＩ段差のバラツキを抑制することが出来る、半導体装置の製造方法及び製造装置を提供することである。
【００１３】
【課題を解決するための手段】
課題を解決するために本発明では、トランジスタ形成予定領域が疎密、若しくは幅広または幅狭である場合において、トランジスタ形成領域上にストッパ膜を形成する工程と、トランジスタ形成予定領域の間に溝を形成する工程と、トランジスタ形成領域上に絶縁膜を堆積し、溝中に絶縁膜を埋め込む工程と、ストッパ膜が露出するまで、絶縁膜を研磨する工程と、溝中に埋め込まれた絶縁膜の上部をエッチングにより除去する工程と、を備えた半導体装置の製造方法において、研磨工程後のストッパ膜の膜厚を測定する工程と、測定したストッパ膜の膜厚により溝中の絶縁膜上部のエッチング量を決定する工程と、を備えた半導体装置の製造方法とする。
【００１４】
その結果、ウェハ間若しくはロット間においてＳｉＮの膜厚を測定してエッチング量を変えるため、ウェハ間又はロット間において発生するＳＴＩ段差のバラツキを抑えることが出来、ストッパ膜若しくは絶縁膜の膜厚にバラツキが発生した場合であっても、歩留まり及び信頼性の高い半導体装置の製造方法及び製造装置を提供することが出来る。
【００１５】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
【００１６】
（実施形態１）
実施形態１は、ＣＭＰ工程後のウェットエッチング量の決定方法に特徴がある。まず、図面を参照しながら、ＳＴＩを備えたトランジスタ形成方法について説明する。
【００１７】
図１（ａ）に示すように、半導体基板（シリコン基板）１上に第１シリコン酸化膜２、シリコン窒化膜３を順次堆積した後、レジスト１４を用いたリソグラフィー法により、トランジスタ形成領域１６上でレジストのパターニングを行う。
【００１８】
次に、図１（ｂ）に示すように、ドライエッチングによりストッパ膜３となるシリコン窒化膜をエッチングし、続いてストッパ膜３をマスクとしてドライエッチングによりシリコン基板１をエッチングして、後の工程においてＳＴＩとなる溝４を形成する。
【００１９】
その後、図１（ｃ）に示すように、溝４の表面に第２のシリコン酸化膜５を形成した後、溝４が完全に埋め込まれるように、絶縁膜６を溝４に堆積する。ここで、絶縁膜６としては、ＣＶＤ法を用いて堆積することが出来るＮＳＧ膜、ＴＥＯＳ膜、のようなシリコン酸化膜等が用いられる。
【００２０】
続いて、図２（ａ）に示すように、絶縁膜６をアニール処理した後、先に溝４に埋め込んだ絶縁膜６を、化学的機械研磨（以下ＣＭＰ）法によりストッパ膜３が露出するまで研磨する。
【００２１】
次に、図２（ｂ）に示すように、絶縁膜６の高さを抑えるために、例えばウェットエッチングにより絶縁膜６の上表面を除去する。このエッチング量を決定する工程に、本発明の特徴があり、その工程については後ほど詳述する。
【００２２】
その後、図２（ｃ）に示すように、ストッパ膜３をリン酸等により選択的に除去することにより、ＳＴＩ段差１２の発生を抑えたＳＴＩを形成する。
【００２３】
最後に、図２（ｄ）に示すように、ゲート電極７及びサイドウォール８、ソース９、ドレイン１０を順次形成することにより、トランジスタを完成する。
【００２４】
次に本実施形態の特徴である、絶縁膜６のエッチング量の決定方法について、図面を参照しながら説明する。
【００２５】
まず、図３（ａ１）は図２（ａ）と等しく、ＣＭＰ工程において絶縁膜６の大きな段差を除去し、ストッパ膜３の上面が露出した様子を示している。この段差は、トランジスタ形成領域が粗密に配置されている場合や、トランジスタ形成領域の幅広い領域と、素子分離幅の狭い領域とが混在した場合により大きく形成される。
【００２６】
次に、図３（ａ２）に示すように、事前に同一レイアウトのウェハにおける特定の２５ポイントについて、ストッパ膜３の膜厚ｄを測定し、その測定結果から求められる膜厚平均値ｄ_ａと、溝４中の絶縁膜６上部のエッチング時間ｔを対比させた、対応表１５を作成する。
【００２７】
この対応表１５から、シリコン窒化膜３の膜厚がｄ（ｎｍ）であった場合に、絶縁膜６をｔ（ｓ）ウェットエッチングすると、ＳＴＩ段差１２があまり大きくならない範囲で絶縁膜６の高さを調節することが出来る。
【００２８】
具体的には、先で述べたトランジスタ形成方法に従い、対応表１５作成用のテストパターンを用いて、以下のようにして対応表１５を作成する。
【００２９】
まず、ウェハ上のストッパ膜３であるＳｉＮ膜表面が全て露出するところまで、絶縁膜６であるＮＳＧ膜を研磨する。
【００３０】
次に、この段階における粗密部分のストッパ膜３の膜厚ｄを測定する。例えば、１ウェハ内２５ポイントにおけるストッパ膜３の膜厚ｄを測定し、その平均値ｄ_ａ（ｎｍ）を求める。
【００３１】
その後、先で求めたストッパ膜３の膜厚平均値ｄ_ａ（ｎｍ）に基づいて、ＳＴＩ段差１２があまり大きくならない範囲でウェットエッチングを終了させる。そのためには、絶縁膜６をどれぐらい除去すればよいか、つまり除去したい膜厚を事前に決定しておく必要がある。具体的には、図３（ａ１）に示すように、ストッパ膜３の膜厚ｄ_ａ（ｎｍ）分絶縁膜６をウェットエッチングすれば、基板１表面と、絶縁膜６が埋め込まれたＳＴＩ表面の間で高さに大きなズレは発生せず、ＳＴＩ段差１２があまり大きくならない範囲でウェットエッチングを終了させることが出来る。
【００３２】
よって、このストッパ膜３の膜厚平均値ｄ_ａ（ｎｍ）に基づき、絶縁膜６のウェットエッチングの終点を決め、そこまで絶縁膜６をウェットエッチングするにはどの程度の時間ｔ（ｓ）が必要か、各ストッパ膜３の膜厚に応じて決定する。その結果、ストッパ膜３の膜厚平均値ｄ_ａ（ｎｍ）と絶縁膜６のウェットエッチング時間ｔ（ｓ）についてまとめると、対応表１５が完成する。
【００３３】
その後、図３（ｂ）のステップにおいて、ウェハ間での膜厚のバラツキを調べるために、ＣＭＰ工程後のウェハ１において、ストッパ膜３の膜厚測定を膜厚測定器によりウェハ面内の複数箇所で行う。ここで、ウェハ間のバラツキを制御するために、各ウェハ全てについて測定を行い、ウェハ毎にエッチング量を決定する必要がある。
【００３４】
続いて、図３（ｃ）のステップにおいて、その膜厚測定結果からウェハ面内のストッパ膜３の膜厚平均値ｄ_ａ（ｎｍ）を算出する。具体的には、「ウェハ毎」のバラツキを抑えたいので、各ウェハ面内の測定値の平均を求める。
【００３５】
次に、図３（ｄ）のステップにおいて、「ウェハ毎」に対応表１５とストッパ膜３の膜厚平均値ｄ_ａ（ｎｍ）の比較をすることにより、次工程で絶縁膜６の上部をエッチングする時間ｔ（ｓ）を決定する。
【００３６】
例えば、図３（ａ２）の対応表１５より、ストッパ膜３の膜厚平均値が５５ｎｍであるならば、絶縁膜６のエッチング時間は６０ｓ、ストッパ膜３の膜厚平均値が６０ｎｍであるならば、絶縁膜６のエッチング時間は７０ｓ、というように設定する。
【００３７】
その後、図３（ｅ）のステップにおいて、ウェットエッチング装置１７を用いて、図３（ｄ）のステップで決めたエッチング時間ｔ（ｓ）により絶縁膜６上表面のエッチングを行う。その結果、ＳＴＩ段差１２を所望の高さに調整出来、ウェハ間でのＳＴＩ段差１２のバラツキが、ほとんど発生しない構造を形成することが出来る。
【００３８】
なお、同様の方法を用いて、「ロット間」におけるＳＴＩ段差のバラツキも抑えることが出来る。
【００３９】
この場合は、図３（ｂ）の膜厚測定を行う際に、１ロット中の複数枚についてウェハ面内の複数箇所でストッパ膜３の膜厚測定を行う。例えば、１ロット２５枚中の５枚を抜き出して、これら５枚に対して、１ウェハについて２５ポイントを測定する。その後、このウェハ５枚に関する測定結果の平均値から、１ロットのウェットエッチング量を決定する。ここで、その同じロットについては、全てのウェハに対してそのウェットエッチング量でウェットエッチングを行う。
【００４０】
その後、図３（ｃ）において、各測定の膜厚平均値ｄ_ａ（ｎｍ）を「１ロット毎」に算出し、対応表１５を用いて絶縁膜６のウェットエッチング時間ｔを決定する。
【００４１】
その結果、「ロット毎」のストッパ膜厚平均値ｄ_ａに基づいてウェットエッチング時間ｔを決定するため、ロット間におけるＳＴＩ段差１２のバラツキを抑えることが出来る。
【００４２】
以上のように本実施形態において、ウェハ間又はロット間での、トランジスタ形成領域の疎密の程度や幅広若しくは幅狭である領域の程度により変化するストッパ膜３の膜厚ｄを測定し、絶縁膜６のウェットエッチング量の最適化を行うことにより、ウェハ間又はロット間におけるＳＴＩ段差１２の高さのバラツキを最小限に抑えることが出来る。
【００４３】
ここで、本発明は、ストッパ膜の測定値に基づいてエッチング量を決定する点に特徴があり、ＳＴＩ底部の高さが、ウェハ間、若しくはロット間においてばらつく場合に、特に効果的である。
【００４４】
具体的には、図４（ａ）に示すように、ＳＴＩ底部のバラツキの平均値が２０ｎｍであるウェハ１とウェハ２がある場合に、ウェハ１では、ＳＴＩ−ＣＭＰ工程後のストッパ膜（ＳｉＮ膜）平均値は６５ｎｍ、ＳＴＩ溝に埋め込まれた絶縁膜の厚さは３８５ｎｍ、ウェハ２では、ＳＴＩ−ＣＭＰ工程後のストッパ膜（ＳｉＮ膜）平均値は８５ｎｍ、ＳＴＩ溝に埋め込まれた絶縁膜の厚さは３８５ｎｍとする。ここで、ＳＴＩ底部の段差（例えば、２０ｎｍ）がストッパ膜の膜厚に影響し、ＳＴＩ底部に段差があるウェハ２のストッパ膜厚はＳＴＩ底部の段差分厚くなり（８５ｎｍ）、ウェハ２のストッパ膜厚は、ウェハ１のストッパ膜厚（６５ｎｍ）より大きくなる。
【００４５】
よって、本発明の方法に従って、ストッパ膜の膜厚を測定すると、ストッパ膜であるＳＩＮ膜の膜厚を測定してエッチング量を決定するため、図４（ｂ）に示すように、ストッパ膜厚に現れるＳＴＩ底部の段差（２０ｎｍ）の分も膜厚調整することが出来、よりウェハ間、若しくはロット間においてＳＴＩ段差のバラツキを抑えることが出来る。
【００４６】
一方、ＳＴＩに埋め込まれた絶縁膜の膜厚には、ＳＴＩ底部の段差が反映されない。よって、ＳＴＩ底部がばらついている場合でも、ウェハ１の絶縁膜の膜厚、例えば３８５ｎｍ、ウェハ２の絶縁膜の膜厚、例えば３８５ｎｍとほぼ等しくなる場合がある。その結果、図４（ｃ）に示すように、ＳＴＩ底部がばらついていたとしても、絶縁膜の膜厚を測定してエッチング量を決めると、ウェハ１とウェハ２でのエッチング量は等しくなり、ウェハ間のバラツキは解消されない。
【００４７】
以上より、本実施形態によると図４（ｂ）に示すように、ＳＴＩ底部がばらついている場合であっても、ＳＴＩ底部のバラツキが反映されるストッパ膜厚を測定して絶縁膜のエッチング量を決定することにより、より正確にＳＴＩ段差のバラツキを抑制することが出来る。
【００４８】
尚、本実施形態ではストッパ膜３としてＳｉＮ膜を用いたが、溝部４に埋め込まれた絶縁膜６に対して研磨レートが低い膜であり、かつストッパ膜を除去する際、溝部４に埋め込まれた絶縁膜６に対して十分にエッチングレートが早い膜であれば、ＳｉＮ膜以外の膜でも良い。
【００４９】
（実施形態２）
本実施形態では、本発明の半導体製造装置１００の具体的な構成例を、図５を参照しながら説明する。
【００５０】
半導体製造装置１００は、研磨装置１０１が設置されている研磨ブロックＡと、研磨後にウェハ表面及び裏面のスラリーを除去する洗浄ブロックＢと、研磨装置１０１で研磨されたウェハ上のストッパ膜の膜厚を測定する測定ブロックＣと、膜厚測定結果を記憶し、溝４中の絶縁膜６のエッチング量を決定する演算ブロックＤと、前記決定時間で絶縁膜６のエッチングを行うエッチングブロックＥと、研磨する必要があるウェハを保管する保管ブロックＦとから構成されている。またそれぞれのブロックは、ウェハ搬送に必要な穴部を除いて、透明プラスチック製の壁１０２で仕切られている。
【００５１】
測定ブロックＣには、研磨装置１０１で研磨されたウェハ上のストッパ膜の膜厚を測定する光学膜厚測定器１０３が設置されている。なお、光学膜厚測定器１０３は、研磨中の振動による影響を防ぐために防振処理が施されている。
【００５２】
演算ブロックＤには、エッチングブロックＥに設置されたエッチング装置１０４を制御するコンピュータ１０５が設置されており、コンピュータ内のメモリには事前に膜厚測定結果と絶縁膜のエッチング時間の相関をつけたデータ１５を記憶させておく。
【００５３】
保管ブロックＦには、研磨する必要があるウェハを多数保管しておくウェハカセット１０６が設置されている。
【００５４】
以下から、本実施形態の半導体製造装置１００の動作について説明する。
【００５５】
まず、ウェハカセット１０６から取り出されたウェハは、キャリアヘッド１０７に保持され、研磨パッド１０８上へ移動する。
【００５６】
その後、研磨装置１０１においてウェハの研磨が行われる。ここで図１（ｃ）に示すように、ウェハは溝４に絶縁膜６が埋め込まれた状態にあり、これに対して研磨が行われる。このウェハの研磨終了後、ウェハは洗浄ブロックＢに搬送され、表面及び裏面のスラリーが除去される。ここでは、ウェハは図２（ａ）に示したような状態にある。
【００５７】
続いて、ウェハは測定ブロックＣに搬送され、光学膜厚測定器１０３によって所定領域のストッパ膜３の膜厚を測定する。この測定結果は、演算ブロックＤに設置されたコンピュータ１０５内のメモリに記憶され、コンピュータ１０５内のプロセッサによって瞬時に絶縁膜６のエッチング時間ｔが決定される。
【００５８】
次に、ウェハはエッチングブロックＥに搬送され、設置されているエッチング装置１０４によって、先に決定した時間だけ絶縁膜６のエッチング処理を行う。その結果、図２（ｃ）に示すような、ＳＴＩ段差のバラツキがほとんどない、半導体装置が形成される。
【００５９】
最後に、ウェハは先に取り出されたウェハカセット１０６の同じ個所に戻り、処理が終了する。
【００６０】
なお、測定ブロックＣに設置された光学膜厚測定器１０３は、パターン付きのウェハを測定することが多いため、アライメント機能を備えていることが好ましい。
【００６１】
また本実施形態では、研磨後にウェハ表面及び裏面のスラリーを除去する洗浄ブロックＢと、絶縁膜のエッチングを行うエッチングブロックＥを分けて設置したが、同一の装置でスラリー除去と絶縁膜のエッチングを行うことができれば、これらを共通化し１つのブロックとする方が好ましい。
【００６２】
以上本発明によると、ＳＴＩ段差のバラツキを調整する工程とＳＴＩを形成する一連の処理を１つの装置内で行うことが出来、ＴＡＴが短縮され、かつ生産性を向上させることが出来る。
【００６３】
【発明の効果】
本発明によると、ストッパ膜の膜厚を測定することによりウェットエッチング条件を調整し、ウェハ間又はロット間におけるＳＴＩ段差のバラツキだけでなく、ＳＴＩ段差の発生も最小限に抑えることが出来る。その結果、ゲート酸化膜の耐圧性は低下せず、またはトランジスタにおける特性不良の発生も低減されるため、歩留まり及び信頼性の高い半導体装置を製造することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態１の工程断面図
【図２】同実施形態１の工程断面図
【図３】同実施形態１の工程を示す図
【図４】同実施形態１の効果を説明する図
【図５】本発明の実施形態２の半導体装置を示す図
【図６】従来方法の問題点を示す断面図
【符号の説明】
１　シリコン基板
２　第１シリコン酸化膜
３　シリコン窒化膜
４　溝部
５　第２シリコン酸化膜
６　絶縁膜
７　ゲート電極
８　サイドウォール
９　ソース領域
１０　ドレイン領域
１１　レジスト膜厚差
１２　ＳＴＩ段差
１３　　ゲート酸化膜
１４　　レジスト
１５　ストッパ膜の膜厚平均値とウェットエッチ時間の対応表
１６　トランジスタ形成領域
１００　本発明の半導体製造装置
１０１　研磨装置
１０２　壁
１０３　光学膜厚測定器
１０４　エッチング装置
１０５　コンピュータ
１０６　ウェハカセット
１０７　キャリアヘッド
１０８　研磨パッド[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device provided with a groove separation for electrically insulating transistors from each other in manufacturing an VLSI.
[0002]
[Prior art]
As an element isolation technology, a trench isolation technology (hereinafter, referred to as STI) has been widely put into practical use. For example, B. Davari et al. , IEDM Tech. Digest, 92, (1998).
[0003]
This STI forming step includes a step of removing an excessively deposited film by the CMP step and flattening the film surface. Because the CMP process is unstable, the conventional method uses a polishing apparatus having an end point function for polishing an insulating film embedded in a concave portion and detecting an end point of polishing when the stopper film is exposed. Was.
[0004]
[Problems to be solved by the invention]
However, with the recent miniaturization of transistors, there is a case where the thickness of the stopper film varies between wafers or lots even when polishing is performed by a polishing apparatus having an endpoint function.
[0005]
On the wafer, there are regions where the transistor formation region is sparse and dense, or regions where the transistor formation region is wide or narrow.
[0006]
Specifically, a step occurs between the STIs as follows.
[0007]
First, as shown in FIG. 6A, a silicon oxide film 2 on the surface of a transistor formation region and a silicon oxide film 5 on a surface of a trench 4 are deposited on a semiconductor substrate 1 having an STI. 2, a silicon nitride film 3 is deposited, and an insulating film 6 is deposited on the entire semiconductor substrate so as to completely bury the STI.
[0008]
Here, the thickness of the insulating film 6 deposited thereon greatly differs depending on whether the width of the transistor formation region is narrow or wide. For example, when the width of the transistor formation region is small, the thickness of the insulating film 6 deposited thereon is small, and when the width of the transistor formation region is large, the thickness of the insulating film 6 deposited thereon is large. ing.
[0009]
When polishing is performed in this state, as shown in FIG. 6B, the stopper film is exposed from the portion where the insulating film is deposited first, and the stopper film 3 in the transistor forming region where the thick insulating film is deposited is removed. In this case, the film thickness varies.
[0010]
As a result, as shown in FIG. 6C, when the stopper film 3 is removed, the height of the top surface of the STI in which the insulating film is embedded and the top surface of the silicon oxide film 2 on the semiconductor substrate 1 are different. A step 12 occurs.
[0011]
Here, the height of the STI step 12 varies between wafers or lots. This is because the flatness of the film surface is not necessarily uniform between wafers or lots, even when polishing is performed under uniform conditions when removing the insulating film 6. In particular, in the case of wafers in which the degree of density, width, or width of the transistor formation region is different, the variation in the stopper film thickness generated after polishing the insulating film 6 differs between wafers or lots. The STI step 12 varies between units or lots.
[0012]
Therefore, an object of the present invention is to provide a semiconductor device manufacturing method capable of suppressing variation in STI steps between wafers or lots even when variation in stopper film thickness occurs between wafers or lots. A method and a manufacturing apparatus are provided.
[0013]
[Means for Solving the Problems]
In order to solve the problem, according to the present invention, in a case where a transistor formation region is dense, dense, or wide or narrow, a step of forming a stopper film over the transistor formation region and forming a groove between the transistor formation region are A step of depositing an insulating film on the transistor formation region and embedding the insulating film in the trench; a step of polishing the insulating film until the stopper film is exposed; and a step of polishing the insulating film embedded in the trench. Measuring the thickness of the stopper film after the polishing step, and etching the upper portion of the insulating film in the groove by the measured thickness of the stopper film in the method of manufacturing a semiconductor device comprising the steps of: And a method of manufacturing a semiconductor device comprising:
[0014]
As a result, since the thickness of SiN is measured between wafers or lots and the etching amount is changed, variations in STI steps occurring between wafers or lots can be suppressed, and the thickness of the stopper film or the insulating film can be reduced. Even when variations occur, a method and an apparatus for manufacturing a semiconductor device with high yield and high reliability can be provided.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
[0016]
(Embodiment 1)
Embodiment 1 is characterized by a method for determining the wet etching amount after the CMP process. First, a method for forming a transistor having STI will be described with reference to the drawings.
[0017]
As shown in FIG. 1A, after a first silicon oxide film 2 and a silicon nitride film 3 are sequentially deposited on a semiconductor substrate (silicon substrate) 1, a lithography method using a resist 14 To pattern the resist.
[0018]
Next, as shown in FIG. 1B, the silicon nitride film serving as the stopper film 3 is etched by dry etching, and then the silicon substrate 1 is etched by dry etching using the stopper film 3 as a mask. Then, a groove 4 to be STI is formed.
[0019]
After that, as shown in FIG. 1C, after a second silicon oxide film 5 is formed on the surface of the groove 4, an insulating film 6 is deposited on the groove 4 so that the groove 4 is completely buried. Here, as the insulating film 6, a silicon oxide film such as an NSG film or a TEOS film that can be deposited by a CVD method is used.
[0020]
Subsequently, as shown in FIG. 2A, after the insulating film 6 is annealed, the stopper film 3 is exposed by chemical mechanical polishing (hereinafter, CMP) of the insulating film 6 previously buried in the groove 4. Polish until
[0021]
Next, as shown in FIG. 2B, to suppress the height of the insulating film 6, the upper surface of the insulating film 6 is removed by, for example, wet etching. The step of determining the etching amount has a feature of the present invention, and the step will be described in detail later.
[0022]
After that, as shown in FIG. 2C, the stopper film 3 is selectively removed with phosphoric acid or the like to form an STI in which the generation of the STI step 12 is suppressed.
[0023]
Finally, as shown in FIG. 2D, a gate electrode 7 and side walls 8, a source 9, and a drain 10 are sequentially formed to complete a transistor.
[0024]
Next, a method of determining the etching amount of the insulating film 6, which is a feature of the present embodiment, will be described with reference to the drawings.
[0025]
First, FIG. 3 (a1) is the same as FIG. 2 (a), and shows a state in which a large step of the insulating film 6 is removed in the CMP process and the upper surface of the stopper film 3 is exposed. This step is formed larger when the transistor formation regions are densely arranged or when a wide region of the transistor formation region and a region with a small element isolation width are mixed.
[0026]
Next, as shown in FIG. 3 (a2), in advance for a particular 25 points in the wafer of the same layout, measuring the thickness d of the stopper film 3, and the average film thickness d _a obtained from the measurement result Then, a correspondence table 15 is created in which the etching time t of the upper part of the insulating film 6 in the groove 4 is compared.
[0027]
According to the correspondence table 15, when the thickness of the silicon nitride film 3 is d (nm), when the insulating film 6 is wet-etched by t (s), the height of the insulating film 6 is set within a range where the STI step 12 is not so large. Can be adjusted.
[0028]
Specifically, the correspondence table 15 is created as follows using a test pattern for creating the correspondence table 15 in accordance with the transistor formation method described above.
[0029]
First, the NSG film as the insulating film 6 is polished until the entire surface of the SiN film as the stopper film 3 on the wafer is exposed.
[0030]
Next, the thickness d of the stopper film 3 in the dense portion at this stage is measured. For example, the thickness d of the stopper film 3 at 25 points in one wafer is measured, and the average value d _a (nm) is obtained.
[0031]
Thereafter, based on the average value d _a (nm) of the thickness of the stopper film 3 obtained earlier, the wet etching is completed in a range where the STI step 12 does not become too large. For that purpose, it is necessary to determine in advance how much the insulating film 6 should be removed, that is, the film thickness to be removed. Specifically, as shown in FIG. 3 (a1), if wet etching the film thickness d _{a (nm)} min insulating film 6 of the stopper film 3, and the substrate 1 surface, STI surface insulating film 6 is embedded The wet etching can be completed within a range in which the STI step 12 does not become too large, without a large deviation in height between the steps.
[0032]
Therefore, the end point of the wet etching of the insulating film 6 is determined based on the average film thickness d _a (nm) of the stopper film 3, and how much time t (s) is required to wet-etch the insulating film 6 to that point. Whether or not it is necessary is determined according to the thickness of each stopper film 3. As a result, the summarized average film thickness d _a of the stopper film 3 _(nm) and the wet etching time of the insulating film 6 t (s), the correspondence table 15 is completed.
[0033]
Then, in the step of FIG. 3B, in order to examine the variation in the film thickness between the wafers, the film thickness of the stopper film 3 was measured on the wafer 1 after the CMP process by using a film thickness measuring device. Perform at the location. Here, in order to control the variation between wafers, it is necessary to measure all the wafers and determine the etching amount for each wafer.
[0034]
Then, in step in FIG. 3 (c), to calculate the average film thickness of the stopper film 3 in the wafer plane d _{a (nm)} from the film thickness measurement results. More specifically, since it is desired to suppress variations for each wafer, an average of measured values within each wafer surface is obtained.
[0035]
Next, in step in FIG. 3 (d), by a comparison of the average film thickness of the correspondence table 15 and the stopper film 3 'each wafer "d _{a (nm),} an upper portion of the insulating film 6 in the next step The etching time t (s) is determined.
[0036]
For example, from the correspondence table 15 in FIG. 3A2, if the average value of the thickness of the stopper film 3 is 55 nm, the etching time of the insulating film 6 is 60 s, and if the average value of the thickness of the stopper film 3 is 60 nm. For example, the etching time of the insulating film 6 is set to 70 s.
[0037]
Then, in the step of FIG. 3E, the upper surface of the insulating film 6 is etched using the wet etching apparatus 17 for the etching time t (s) determined in the step of FIG. As a result, the STI step 12 can be adjusted to a desired height, and a structure can be formed in which the variation of the STI step 12 between wafers hardly occurs.
[0038]
In addition, using the same method, the variation of the STI step difference between “lots” can be suppressed.
[0039]
In this case, when performing the film thickness measurement in FIG. 3B, the film thickness of the stopper film 3 is measured at a plurality of locations in the wafer surface for a plurality of sheets in one lot. For example, five of the twenty-five lots in one lot are extracted, and 25 points are measured for each of the five wafers. Thereafter, the wet etching amount for one lot is determined from the average value of the measurement results for the five wafers. Here, for the same lot, wet etching is performed on all the wafers with the wet etching amount.
[0040]
Thereafter, in FIG. 3C, the average thickness d _a (nm) of each measurement is calculated “for each lot”, and the wet etching time t of the insulating film 6 is determined using the correspondence table 15.
[0041]
As a result, in order to determine the wet etch time t based on the stopper average film thickness d _a of "each lot", it is possible to suppress the variation in the STI step height 12 between lots.
[0042]
As described above, in the present embodiment, the thickness d of the stopper film 3 which changes depending on the degree of the density of the transistor formation region and the degree of the wide or narrow region between wafers or lots is measured, and the insulating film is measured. By optimizing the wet etching amount of No. 6, variations in the height of the STI step 12 between wafers or lots can be minimized.
[0043]
Here, the present invention is characterized in that the etching amount is determined based on the measured value of the stopper film, and is particularly effective when the height of the STI bottom varies between wafers or between lots.
[0044]
Specifically, as shown in FIG. 4A, when there is a wafer 1 and a wafer 2 having an average variation in the bottom of the STI of 20 nm, the wafer 1 has a stopper film (SiN) after the STI-CMP process. The average value of the film is 65 nm, the thickness of the insulating film buried in the STI trench is 385 nm, and the average value of the stopper film (SiN film) after the STI-CMP process is 85 nm and the insulating film buried in the STI trench is wafer 2. Has a thickness of 385 nm. Here, the step (for example, 20 nm) at the bottom of the STI affects the thickness of the stopper film, and the stopper film of the wafer 2 having the step at the STI bottom becomes thicker at the STI bottom (85 nm), and the stopper film of the wafer 2 The thickness is larger than the stopper film thickness (65 nm) of the wafer 1.
[0045]
Therefore, when the thickness of the stopper film is measured according to the method of the present invention, the thickness of the SIN film, which is the stopper film, is measured to determine the etching amount. Therefore, as shown in FIG. Can be adjusted by the thickness of the step (20 nm) at the bottom of the STI, and the variation in the STI step between wafers or lots can be further suppressed.
[0046]
On the other hand, the step at the bottom of the STI is not reflected in the thickness of the insulating film embedded in the STI. Therefore, even when the bottom of the STI varies, the thickness of the insulating film of the wafer 1 may be substantially equal to the thickness of the insulating film of the wafer 2, for example, 385 nm, for example, 385 nm. As a result, as shown in FIG. 4C, even if the bottom of the STI is varied, when the thickness of the insulating film is measured and the etching amount is determined, the etching amounts of the wafer 1 and the wafer 2 become equal, Variations between wafers are not eliminated.
[0047]
As described above, according to the present embodiment, as shown in FIG. 4B, even when the STI bottom portion varies, the stopper film thickness reflecting the variation of the STI bottom portion is measured to measure the etching amount of the insulating film. Is determined, the variation in the STI step can be suppressed more accurately.
[0048]
In the present embodiment, the SiN film is used as the stopper film 3. However, the stopper film is a film having a lower polishing rate than the insulating film 6 buried in the groove 4, and is buried in the groove 4 when removing the stopper film. A film other than the SiN film may be used as long as the etching rate is sufficiently high for the insulating film 6.
[0049]
(Embodiment 2)
In the present embodiment, a specific configuration example of the semiconductor manufacturing apparatus 100 of the present invention will be described with reference to FIG.
[0050]
The semiconductor manufacturing apparatus 100 includes a polishing block A on which a polishing apparatus 101 is installed, a cleaning block B for removing slurry on the front and back surfaces of the wafer after polishing, and a thickness of a stopper film on the wafer polished by the polishing apparatus 101. A measurement block C for measuring the thickness, an operation block D for storing the thickness measurement result and determining the etching amount of the insulating film 6 in the groove 4, and an etching block E for etching the insulating film 6 for the determined time. And a storage block F for storing wafers that need to be polished. Each block is separated by a transparent plastic wall 102 except for a hole necessary for carrying the wafer.
[0051]
The measuring block C is provided with an optical film thickness measuring device 103 for measuring the film thickness of the stopper film on the wafer polished by the polishing apparatus 101. The optical film thickness measuring device 103 has been subjected to a vibration proof treatment in order to prevent the influence of vibration during polishing.
[0052]
A computer 105 that controls the etching apparatus 104 installed in the etching block E is installed in the arithmetic block D, and the memory in the computer previously correlates the film thickness measurement result with the insulating film etching time. Data 15 is stored.
[0053]
The storage block F is provided with a wafer cassette 106 for storing a large number of wafers that need to be polished.
[0054]
Hereinafter, the operation of the semiconductor manufacturing apparatus 100 of the present embodiment will be described.
[0055]
First, the wafer taken out of the wafer cassette 106 is held by the carrier head 107 and moves onto the polishing pad 108.
[0056]
Then, the wafer is polished in the polishing apparatus 101. Here, as shown in FIG. 1C, the wafer is in a state where the insulating film 6 is buried in the groove 4 and is polished. After the polishing of the wafer is completed, the wafer is transferred to the cleaning block B, and the slurry on the front surface and the back surface is removed. Here, the wafer is in a state as shown in FIG.
[0057]
Subsequently, the wafer is transported to the measurement block C, and the optical film thickness measuring device 103 measures the film thickness of the stopper film 3 in a predetermined region. This measurement result is stored in the memory in the computer 105 provided in the operation block D, and the processor in the computer 105 instantaneously determines the etching time t of the insulating film 6.
[0058]
Next, the wafer is conveyed to the etching block E, and the insulating film 6 is etched by the installed etching apparatus 104 for the time determined previously. As a result, as shown in FIG. 2C, a semiconductor device having almost no variation in the STI step is formed.
[0059]
Finally, the wafer returns to the same place in the wafer cassette 106 that has been previously taken out, and the processing ends.
[0060]
Note that the optical film thickness measuring device 103 installed in the measurement block C often measures a wafer with a pattern, and thus preferably has an alignment function.
[0061]
In this embodiment, the cleaning block B for removing the slurry on the front and back surfaces of the wafer after polishing and the etching block E for etching the insulating film are separately provided. However, the same apparatus is used for removing the slurry and etching the insulating film. If it can be performed, it is preferable to share these and make one block.
[0062]
As described above, according to the present invention, the step of adjusting the variation of the STI step and the series of processes for forming the STI can be performed in one apparatus, so that the TAT can be shortened and the productivity can be improved.
[0063]
【The invention's effect】
According to the present invention, the wet etching conditions can be adjusted by measuring the thickness of the stopper film, so that not only the variation of the STI step between wafers or lots but also the occurrence of the STI step can be minimized. As a result, the withstand voltage of the gate oxide film does not decrease or the occurrence of characteristic failure in the transistor is reduced, so that a semiconductor device with high yield and high reliability can be manufactured.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view of Embodiment 1 of the present invention. FIG. 2 is a process cross-sectional view of Embodiment 1. FIG. 3 is a view showing a process of Embodiment 1. FIG. FIG. 5 illustrates a semiconductor device according to a second embodiment of the present invention. FIG. 6 is a cross-sectional view illustrating a problem of a conventional method.
REFERENCE SIGNS LIST 1 silicon substrate 2 first silicon oxide film 3 silicon nitride film 4 groove portion 5 second silicon oxide film 6 insulating film 7 gate electrode 8 sidewall 9 source region 10 drain region 11 resist film thickness difference 12 STI step 13 gate oxide film 14 resist 15 Correspondence table of average film thickness of stopper film and wet etching time 16 Transistor formation region 100 Semiconductor manufacturing apparatus 101 Polishing apparatus 102 Wall 103 Optical film thickness measuring instrument 104 Etching apparatus 105 Computer 106 Wafer cassette 107 Carrier head 108 Polishing pad

Claims

トランジスタ形成予定領域が疎密、若しくは幅広または幅狭である場合において、
前記トランジスタ形成領域上にストッパ膜を形成する工程と、
前記トランジスタ形成予定領域の間に溝を形成する工程と、
前記トランジスタ形成領域上に絶縁膜を堆積し、前記溝中に絶縁膜を埋め込む工程と、
前記ストッパ膜が露出するまで、前記絶縁膜を研磨する工程と、
前記溝中に埋め込まれた前記絶縁膜の上部をエッチングにより除去する工程と、を備えた半導体装置の製造方法において、
前記研磨工程後の前記ストッパ膜の膜厚を測定する工程と、
前記測定したストッパ膜の膜厚により、前記溝中の絶縁膜上部のエッチング量を決定する工程と、を備えた半導体装置の製造方法。In the case where the transistor formation region is sparse, dense, wide or narrow,
Forming a stopper film on the transistor formation region;
Forming a groove between the transistor forming regions,
Depositing an insulating film on the transistor formation region and burying the insulating film in the trench;
Polishing the insulating film until the stopper film is exposed;
Removing the upper portion of the insulating film embedded in the groove by etching, the method of manufacturing a semiconductor device,
Measuring the thickness of the stopper film after the polishing step;
Determining the amount of etching of the upper part of the insulating film in the trench based on the measured thickness of the stopper film.

前記溝中の絶縁膜上部のエッチング量は、ロット毎にエッチング量を決定する、請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein an etching amount of the upper portion of the insulating film in the trench is determined for each lot.

前記溝中の絶縁膜上部のエッチング量は、ウェハ毎にエッチング量を決定する、請求項１記載の半導体装置の製造方法。2. The method according to claim 1, wherein the amount of etching of the upper portion of the insulating film in the groove determines the amount of etching for each wafer.

上記トランジスタ形成予定領域に、ゲート電極と、
前記半導体基板内に不純物を導入して形成された部分を有するウェハと、
前記ゲート電極の両側に前記半導体基板内に、不純物を導入して形成されたソース・ドレイン領域と、を有することを特徴とする、請求項１記載の半導体装置の製造方法。A gate electrode in the region where the transistor is to be formed;
A wafer having a portion formed by introducing impurities into the semiconductor substrate,
2. The method according to claim 1, further comprising: a source / drain region formed by introducing an impurity into the semiconductor substrate on both sides of the gate electrode.

装置本体内に、ウェハ研磨部と、研磨後のスラリー除去部と、膜厚測定部と、ストッパ膜厚及び絶縁膜のエッチング量の計算部と、絶縁膜をエッチングするエッチング部とを備え、
前記ストッパ膜厚測定部では、前記半導体基板上に形成されたトランジスタ形成領域上のストッパ膜厚を測定し、
前記計算部では、前記膜厚の測定結果に基づいて、前記絶縁膜のエッチング量を算出し、
前記エッチング部では、前記エッチング量に従い前記絶縁膜をエッチングすることを特徴とする、半導体装置の製造装置。In the apparatus main body, a wafer polishing unit, a slurry removal unit after polishing, a film thickness measurement unit, a calculation unit for calculating the stopper film thickness and the etching amount of the insulating film, and an etching unit for etching the insulating film,
The stopper film thickness measurement unit measures a stopper film thickness on a transistor formation region formed on the semiconductor substrate,
The calculation unit calculates an etching amount of the insulating film based on the measurement result of the film thickness,
The semiconductor device manufacturing apparatus, wherein the etching unit etches the insulating film according to the etching amount.