JP2004071862A - Method and device for manufacturing of semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、超LSIの製造においてトランジスタ同士を電気的に絶縁する溝分離を備えた、半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
素子分離技術として溝分離技術(以下、STIと呼ぶ)が広く実用化されている。例えば、B.Davari et al.,IEDM Tech.Digest,92,(1998)などが挙げられる。
【0003】
このSTI形成過程には、CMP工程によって余分に堆積した膜を除去し、膜表面を平坦化する工程が含まれる。このCMP工程が不安定であるために、従来方法では、凹部に埋め込んだ絶縁膜を研磨し、ストッパ膜が露出した時点で研磨の終点を検知する、エンドポイント機能を備えた研磨装置を用いていた。
【0004】
【発明が解決しようとする課題】
しかしながら、近年のトランジスタの微細化に伴い、エンドポイント機能を備えた研磨装置で研磨した場合であっても、ウェハ間又はロット間でのストッパ膜厚のバラツキが発生する場合がある。
【0005】
ウェハ上には、トランジスタ形成領域が疎密な領域、又はトランジスタ形成領域が幅広若しくは幅狭の領域が存在する。
【0006】
具体的には、以下のようにSTI間で段差が発生する。
【0007】
まず、図6(a)に示すように、STIを有する半導体基板1上に、トランジスタ形成領域表面にあるシリコン酸化膜2、及び溝4表面にシリコン酸化膜5が堆積されており、シリコン酸化膜2の上にはシリコン窒化膜3が堆積され、STIを完全に埋め込むように絶縁膜6が半導体基板上全体に堆積されている。
【0008】
ここで、トランジスタ形成領域の幅が、狭いか広いかによって、上に堆積される絶縁膜6の膜厚が大きく異なってくる。例えば、トランジスタ形成領域の幅が狭い場合は、上に堆積される絶縁膜6の厚さは薄く、トランジスタ形成領域の幅が広い場合は、上に堆積される絶縁膜6の厚さは厚くなっている。
【0009】
この状態で研磨を行うと、図6(b)に示すように、先に絶縁膜が薄く堆積されたところからストッパ膜が露出し、厚く絶縁膜が堆積されたトランジスタ形成領域におけるストッパ膜3との間で、膜厚にバラツキが発生する。
【0010】
その結果、図6(c)に示すように、ストッパ膜3を除去すると、絶縁膜の埋め込まれたSTIの最上面と半導体基板1上のシリコン酸化膜2の最上面の高さが異なる、STI段差12が発生する。
【0011】
ここで、このSTI段差12の高さについて、ウェハ間、又はロット間でバラツキが発生する。それは、絶縁膜6を除去する際に、たとえ均一な条件設定で研磨を行ったとしても、膜表面の平坦度はウェハ間又はロット間において、必ずしも均一ではないためである。特に、トランジスタ形成領域の疎密の程度や幅広、若しくは幅狭である領域の程度が異なっているウェハでは、絶縁膜6研磨後に発生するストッパ膜厚のバラツキは、ウェハ間又はロット間で異なり、ウェハ間又はロット間においてSTI段差12のバラツキが発生する。
【0012】
よって本発明の目的は、ウェハ間又はロット間において、ストッパ膜厚のバラツキが発生した場合であっても、ウェハ間又はロット間でのSTI段差のバラツキを抑制することが出来る、半導体装置の製造方法及び製造装置を提供することである。
【0013】
【課題を解決するための手段】
課題を解決するために本発明では、トランジスタ形成予定領域が疎密、若しくは幅広または幅狭である場合において、トランジスタ形成領域上にストッパ膜を形成する工程と、トランジスタ形成予定領域の間に溝を形成する工程と、トランジスタ形成領域上に絶縁膜を堆積し、溝中に絶縁膜を埋め込む工程と、ストッパ膜が露出するまで、絶縁膜を研磨する工程と、溝中に埋め込まれた絶縁膜の上部をエッチングにより除去する工程と、を備えた半導体装置の製造方法において、研磨工程後のストッパ膜の膜厚を測定する工程と、測定したストッパ膜の膜厚により溝中の絶縁膜上部のエッチング量を決定する工程と、を備えた半導体装置の製造方法とする。
【0014】
その結果、ウェハ間若しくはロット間においてSiNの膜厚を測定してエッチング量を変えるため、ウェハ間又はロット間において発生するSTI段差のバラツキを抑えることが出来、ストッパ膜若しくは絶縁膜の膜厚にバラツキが発生した場合であっても、歩留まり及び信頼性の高い半導体装置の製造方法及び製造装置を提供することが出来る。
【0015】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
【0016】
(実施形態1)
実施形態1は、CMP工程後のウェットエッチング量の決定方法に特徴がある。まず、図面を参照しながら、STIを備えたトランジスタ形成方法について説明する。
【0017】
図1(a)に示すように、半導体基板(シリコン基板)1上に第1シリコン酸化膜2、シリコン窒化膜3を順次堆積した後、レジスト14を用いたリソグラフィー法により、トランジスタ形成領域16上でレジストのパターニングを行う。
【0018】
次に、図1(b)に示すように、ドライエッチングによりストッパ膜3となるシリコン窒化膜をエッチングし、続いてストッパ膜3をマスクとしてドライエッチングによりシリコン基板1をエッチングして、後の工程においてSTIとなる溝4を形成する。
【0019】
その後、図1(c)に示すように、溝4の表面に第2のシリコン酸化膜5を形成した後、溝4が完全に埋め込まれるように、絶縁膜6を溝4に堆積する。ここで、絶縁膜6としては、CVD法を用いて堆積することが出来るNSG膜、TEOS膜、のようなシリコン酸化膜等が用いられる。
【0020】
続いて、図2(a)に示すように、絶縁膜6をアニール処理した後、先に溝4に埋め込んだ絶縁膜6を、化学的機械研磨(以下CMP)法によりストッパ膜3が露出するまで研磨する。
【0021】
次に、図2(b)に示すように、絶縁膜6の高さを抑えるために、例えばウェットエッチングにより絶縁膜6の上表面を除去する。このエッチング量を決定する工程に、本発明の特徴があり、その工程については後ほど詳述する。
【0022】
その後、図2(c)に示すように、ストッパ膜3をリン酸等により選択的に除去することにより、STI段差12の発生を抑えたSTIを形成する。
【0023】
最後に、図2(d)に示すように、ゲート電極7及びサイドウォール8、ソース9、ドレイン10を順次形成することにより、トランジスタを完成する。
【0024】
次に本実施形態の特徴である、絶縁膜6のエッチング量の決定方法について、図面を参照しながら説明する。
【0025】
まず、図3(a1)は図2(a)と等しく、CMP工程において絶縁膜6の大きな段差を除去し、ストッパ膜3の上面が露出した様子を示している。この段差は、トランジスタ形成領域が粗密に配置されている場合や、トランジスタ形成領域の幅広い領域と、素子分離幅の狭い領域とが混在した場合により大きく形成される。
【0026】
次に、図3(a2)に示すように、事前に同一レイアウトのウェハにおける特定の25ポイントについて、ストッパ膜3の膜厚dを測定し、その測定結果から求められる膜厚平均値daと、溝4中の絶縁膜6上部のエッチング時間tを対比させた、対応表15を作成する。
【0027】
この対応表15から、シリコン窒化膜3の膜厚がd(nm)であった場合に、絶縁膜6をt(s)ウェットエッチングすると、STI段差12があまり大きくならない範囲で絶縁膜6の高さを調節することが出来る。
【0028】
具体的には、先で述べたトランジスタ形成方法に従い、対応表15作成用のテストパターンを用いて、以下のようにして対応表15を作成する。
【0029】
まず、ウェハ上のストッパ膜3であるSiN膜表面が全て露出するところまで、絶縁膜6であるNSG膜を研磨する。
【0030】
次に、この段階における粗密部分のストッパ膜3の膜厚dを測定する。例えば、1ウェハ内25ポイントにおけるストッパ膜3の膜厚dを測定し、その平均値da(nm)を求める。
【0031】
その後、先で求めたストッパ膜3の膜厚平均値da(nm)に基づいて、STI段差12があまり大きくならない範囲でウェットエッチングを終了させる。そのためには、絶縁膜6をどれぐらい除去すればよいか、つまり除去したい膜厚を事前に決定しておく必要がある。具体的には、図3(a1)に示すように、ストッパ膜3の膜厚da(nm)分絶縁膜6をウェットエッチングすれば、基板1表面と、絶縁膜6が埋め込まれたSTI表面の間で高さに大きなズレは発生せず、STI段差12があまり大きくならない範囲でウェットエッチングを終了させることが出来る。
【0032】
よって、このストッパ膜3の膜厚平均値da(nm)に基づき、絶縁膜6のウェットエッチングの終点を決め、そこまで絶縁膜6をウェットエッチングするにはどの程度の時間t(s)が必要か、各ストッパ膜3の膜厚に応じて決定する。その結果、ストッパ膜3の膜厚平均値da(nm)と絶縁膜6のウェットエッチング時間t(s)についてまとめると、対応表15が完成する。
【0033】
その後、図3(b)のステップにおいて、ウェハ間での膜厚のバラツキを調べるために、CMP工程後のウェハ1において、ストッパ膜3の膜厚測定を膜厚測定器によりウェハ面内の複数箇所で行う。ここで、ウェハ間のバラツキを制御するために、各ウェハ全てについて測定を行い、ウェハ毎にエッチング量を決定する必要がある。
【0034】
続いて、図3(c)のステップにおいて、その膜厚測定結果からウェハ面内のストッパ膜3の膜厚平均値da(nm)を算出する。具体的には、「ウェハ毎」のバラツキを抑えたいので、各ウェハ面内の測定値の平均を求める。
【0035】
次に、図3(d)のステップにおいて、「ウェハ毎」に対応表15とストッパ膜3の膜厚平均値da(nm)の比較をすることにより、次工程で絶縁膜6の上部をエッチングする時間t(s)を決定する。
【0036】
例えば、図3(a2)の対応表15より、ストッパ膜3の膜厚平均値が55nmであるならば、絶縁膜6のエッチング時間は60s、ストッパ膜3の膜厚平均値が60nmであるならば、絶縁膜6のエッチング時間は70s、というように設定する。
【0037】
その後、図3(e)のステップにおいて、ウェットエッチング装置17を用いて、図3(d)のステップで決めたエッチング時間t(s)により絶縁膜6上表面のエッチングを行う。その結果、STI段差12を所望の高さに調整出来、ウェハ間でのSTI段差12のバラツキが、ほとんど発生しない構造を形成することが出来る。
【0038】
なお、同様の方法を用いて、「ロット間」におけるSTI段差のバラツキも抑えることが出来る。
【0039】
この場合は、図3(b)の膜厚測定を行う際に、1ロット中の複数枚についてウェハ面内の複数箇所でストッパ膜3の膜厚測定を行う。例えば、1ロット25枚中の5枚を抜き出して、これら5枚に対して、1ウェハについて25ポイントを測定する。その後、このウェハ5枚に関する測定結果の平均値から、1ロットのウェットエッチング量を決定する。ここで、その同じロットについては、全てのウェハに対してそのウェットエッチング量でウェットエッチングを行う。
【0040】
その後、図3(c)において、各測定の膜厚平均値da(nm)を「1ロット毎」に算出し、対応表15を用いて絶縁膜6のウェットエッチング時間tを決定する。
【0041】
その結果、「ロット毎」のストッパ膜厚平均値daに基づいてウェットエッチング時間tを決定するため、ロット間におけるSTI段差12のバラツキを抑えることが出来る。
【0042】
以上のように本実施形態において、ウェハ間又はロット間での、トランジスタ形成領域の疎密の程度や幅広若しくは幅狭である領域の程度により変化するストッパ膜3の膜厚dを測定し、絶縁膜6のウェットエッチング量の最適化を行うことにより、ウェハ間又はロット間におけるSTI段差12の高さのバラツキを最小限に抑えることが出来る。
【0043】
ここで、本発明は、ストッパ膜の測定値に基づいてエッチング量を決定する点に特徴があり、STI底部の高さが、ウェハ間、若しくはロット間においてばらつく場合に、特に効果的である。
【0044】
具体的には、図4(a)に示すように、STI底部のバラツキの平均値が20nmであるウェハ1とウェハ2がある場合に、ウェハ1では、STI−CMP工程後のストッパ膜(SiN膜)平均値は65nm、STI溝に埋め込まれた絶縁膜の厚さは385nm、ウェハ2では、STI−CMP工程後のストッパ膜(SiN膜)平均値は85nm、STI溝に埋め込まれた絶縁膜の厚さは385nmとする。ここで、STI底部の段差(例えば、20nm)がストッパ膜の膜厚に影響し、STI底部に段差があるウェハ2のストッパ膜厚はSTI底部の段差分厚くなり(85nm)、ウェハ2のストッパ膜厚は、ウェハ1のストッパ膜厚(65nm)より大きくなる。
【0045】
よって、本発明の方法に従って、ストッパ膜の膜厚を測定すると、ストッパ膜であるSIN膜の膜厚を測定してエッチング量を決定するため、図4(b)に示すように、ストッパ膜厚に現れるSTI底部の段差(20nm)の分も膜厚調整することが出来、よりウェハ間、若しくはロット間においてSTI段差のバラツキを抑えることが出来る。
【0046】
一方、STIに埋め込まれた絶縁膜の膜厚には、STI底部の段差が反映されない。よって、STI底部がばらついている場合でも、ウェハ1の絶縁膜の膜厚、例えば385nm、ウェハ2の絶縁膜の膜厚、例えば385nmとほぼ等しくなる場合がある。その結果、図4(c)に示すように、STI底部がばらついていたとしても、絶縁膜の膜厚を測定してエッチング量を決めると、ウェハ1とウェハ2でのエッチング量は等しくなり、ウェハ間のバラツキは解消されない。
【0047】
以上より、本実施形態によると図4(b)に示すように、STI底部がばらついている場合であっても、STI底部のバラツキが反映されるストッパ膜厚を測定して絶縁膜のエッチング量を決定することにより、より正確にSTI段差のバラツキを抑制することが出来る。
【0048】
尚、本実施形態ではストッパ膜3としてSiN膜を用いたが、溝部4に埋め込まれた絶縁膜6に対して研磨レートが低い膜であり、かつストッパ膜を除去する際、溝部4に埋め込まれた絶縁膜6に対して十分にエッチングレートが早い膜であれば、SiN膜以外の膜でも良い。
【0049】
(実施形態2)
本実施形態では、本発明の半導体製造装置100の具体的な構成例を、図5を参照しながら説明する。
【0050】
半導体製造装置100は、研磨装置101が設置されている研磨ブロックAと、研磨後にウェハ表面及び裏面のスラリーを除去する洗浄ブロックBと、研磨装置101で研磨されたウェハ上のストッパ膜の膜厚を測定する測定ブロックCと、膜厚測定結果を記憶し、溝4中の絶縁膜6のエッチング量を決定する演算ブロックDと、前記決定時間で絶縁膜6のエッチングを行うエッチングブロックEと、研磨する必要があるウェハを保管する保管ブロックFとから構成されている。またそれぞれのブロックは、ウェハ搬送に必要な穴部を除いて、透明プラスチック製の壁102で仕切られている。
【0051】
測定ブロックCには、研磨装置101で研磨されたウェハ上のストッパ膜の膜厚を測定する光学膜厚測定器103が設置されている。なお、光学膜厚測定器103は、研磨中の振動による影響を防ぐために防振処理が施されている。
【0052】
演算ブロックDには、エッチングブロックEに設置されたエッチング装置104を制御するコンピュータ105が設置されており、コンピュータ内のメモリには事前に膜厚測定結果と絶縁膜のエッチング時間の相関をつけたデータ15を記憶させておく。
【0053】
保管ブロックFには、研磨する必要があるウェハを多数保管しておくウェハカセット106が設置されている。
【0054】
以下から、本実施形態の半導体製造装置100の動作について説明する。
【0055】
まず、ウェハカセット106から取り出されたウェハは、キャリアヘッド107に保持され、研磨パッド108上へ移動する。
【0056】
その後、研磨装置101においてウェハの研磨が行われる。ここで図1(c)に示すように、ウェハは溝4に絶縁膜6が埋め込まれた状態にあり、これに対して研磨が行われる。このウェハの研磨終了後、ウェハは洗浄ブロックBに搬送され、表面及び裏面のスラリーが除去される。ここでは、ウェハは図2(a)に示したような状態にある。
【0057】
続いて、ウェハは測定ブロックCに搬送され、光学膜厚測定器103によって所定領域のストッパ膜3の膜厚を測定する。この測定結果は、演算ブロックDに設置されたコンピュータ105内のメモリに記憶され、コンピュータ105内のプロセッサによって瞬時に絶縁膜6のエッチング時間tが決定される。
【0058】
次に、ウェハはエッチングブロックEに搬送され、設置されているエッチング装置104によって、先に決定した時間だけ絶縁膜6のエッチング処理を行う。その結果、図2(c)に示すような、STI段差のバラツキがほとんどない、半導体装置が形成される。
【0059】
最後に、ウェハは先に取り出されたウェハカセット106の同じ個所に戻り、処理が終了する。
【0060】
なお、測定ブロックCに設置された光学膜厚測定器103は、パターン付きのウェハを測定することが多いため、アライメント機能を備えていることが好ましい。
【0061】
また本実施形態では、研磨後にウェハ表面及び裏面のスラリーを除去する洗浄ブロックBと、絶縁膜のエッチングを行うエッチングブロックEを分けて設置したが、同一の装置でスラリー除去と絶縁膜のエッチングを行うことができれば、これらを共通化し1つのブロックとする方が好ましい。
【0062】
以上本発明によると、STI段差のバラツキを調整する工程とSTIを形成する一連の処理を1つの装置内で行うことが出来、TATが短縮され、かつ生産性を向上させることが出来る。
【0063】
【発明の効果】
本発明によると、ストッパ膜の膜厚を測定することによりウェットエッチング条件を調整し、ウェハ間又はロット間におけるSTI段差のバラツキだけでなく、STI段差の発生も最小限に抑えることが出来る。その結果、ゲート酸化膜の耐圧性は低下せず、またはトランジスタにおける特性不良の発生も低減されるため、歩留まり及び信頼性の高い半導体装置を製造することが出来る。
【図面の簡単な説明】
【図1】本発明の実施形態1の工程断面図
【図2】同実施形態1の工程断面図
【図3】同実施形態1の工程を示す図
【図4】同実施形態1の効果を説明する図
【図5】本発明の実施形態2の半導体装置を示す図
【図6】従来方法の問題点を示す断面図
【符号の説明】
1 シリコン基板
2 第1シリコン酸化膜
3 シリコン窒化膜
4 溝部
5 第2シリコン酸化膜
6 絶縁膜
7 ゲート電極
8 サイドウォール
9 ソース領域
10 ドレイン領域
11 レジスト膜厚差
12 STI段差
13 ゲート酸化膜
14 レジスト
15 ストッパ膜の膜厚平均値とウェットエッチ時間の対応表
16 トランジスタ形成領域
100 本発明の半導体製造装置
101 研磨装置
102 壁
103 光学膜厚測定器
104 エッチング装置
105 コンピュータ
106 ウェハカセット
107 キャリアヘッド
108 研磨パッド[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device provided with a groove separation for electrically insulating transistors from each other in manufacturing an VLSI.
[0002]
[Prior art]
As an element isolation technology, a trench isolation technology (hereinafter, referred to as STI) has been widely put into practical use. For example, B. Davari et al. , IEDM Tech. Digest, 92, (1998).
[0003]
This STI forming step includes a step of removing an excessively deposited film by the CMP step and flattening the film surface. Because the CMP process is unstable, the conventional method uses a polishing apparatus having an end point function for polishing an insulating film embedded in a concave portion and detecting an end point of polishing when the stopper film is exposed. Was.
[0004]
[Problems to be solved by the invention]
However, with the recent miniaturization of transistors, there is a case where the thickness of the stopper film varies between wafers or lots even when polishing is performed by a polishing apparatus having an endpoint function.
[0005]
On the wafer, there are regions where the transistor formation region is sparse and dense, or regions where the transistor formation region is wide or narrow.
[0006]
Specifically, a step occurs between the STIs as follows.
[0007]
First, as shown in FIG. 6A, a
[0008]
Here, the thickness of the
[0009]
When polishing is performed in this state, as shown in FIG. 6B, the stopper film is exposed from the portion where the insulating film is deposited first, and the
[0010]
As a result, as shown in FIG. 6C, when the
[0011]
Here, the height of the
[0012]
Therefore, an object of the present invention is to provide a semiconductor device manufacturing method capable of suppressing variation in STI steps between wafers or lots even when variation in stopper film thickness occurs between wafers or lots. A method and a manufacturing apparatus are provided.
[0013]
[Means for Solving the Problems]
In order to solve the problem, according to the present invention, in a case where a transistor formation region is dense, dense, or wide or narrow, a step of forming a stopper film over the transistor formation region and forming a groove between the transistor formation region are A step of depositing an insulating film on the transistor formation region and embedding the insulating film in the trench; a step of polishing the insulating film until the stopper film is exposed; and a step of polishing the insulating film embedded in the trench. Measuring the thickness of the stopper film after the polishing step, and etching the upper portion of the insulating film in the groove by the measured thickness of the stopper film in the method of manufacturing a semiconductor device comprising the steps of: And a method of manufacturing a semiconductor device comprising:
[0014]
As a result, since the thickness of SiN is measured between wafers or lots and the etching amount is changed, variations in STI steps occurring between wafers or lots can be suppressed, and the thickness of the stopper film or the insulating film can be reduced. Even when variations occur, a method and an apparatus for manufacturing a semiconductor device with high yield and high reliability can be provided.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
[0016]
(Embodiment 1)
[0017]
As shown in FIG. 1A, after a first
[0018]
Next, as shown in FIG. 1B, the silicon nitride film serving as the
[0019]
After that, as shown in FIG. 1C, after a second
[0020]
Subsequently, as shown in FIG. 2A, after the insulating
[0021]
Next, as shown in FIG. 2B, to suppress the height of the insulating
[0022]
After that, as shown in FIG. 2C, the
[0023]
Finally, as shown in FIG. 2D, a gate electrode 7 and side walls 8, a
[0024]
Next, a method of determining the etching amount of the insulating
[0025]
First, FIG. 3 (a1) is the same as FIG. 2 (a), and shows a state in which a large step of the insulating
[0026]
Next, as shown in FIG. 3 (a2), in advance for a particular 25 points in the wafer of the same layout, measuring the thickness d of the
[0027]
According to the correspondence table 15, when the thickness of the
[0028]
Specifically, the correspondence table 15 is created as follows using a test pattern for creating the correspondence table 15 in accordance with the transistor formation method described above.
[0029]
First, the NSG film as the insulating
[0030]
Next, the thickness d of the
[0031]
Thereafter, based on the average value d a (nm) of the thickness of the
[0032]
Therefore, the end point of the wet etching of the insulating
[0033]
Then, in the step of FIG. 3B, in order to examine the variation in the film thickness between the wafers, the film thickness of the
[0034]
Then, in step in FIG. 3 (c), to calculate the average film thickness of the
[0035]
Next, in step in FIG. 3 (d), by a comparison of the average film thickness of the correspondence table 15 and the stopper film 3 'each wafer "d a (nm), an upper portion of the insulating
[0036]
For example, from the correspondence table 15 in FIG. 3A2, if the average value of the thickness of the
[0037]
Then, in the step of FIG. 3E, the upper surface of the insulating
[0038]
In addition, using the same method, the variation of the STI step difference between “lots” can be suppressed.
[0039]
In this case, when performing the film thickness measurement in FIG. 3B, the film thickness of the
[0040]
Thereafter, in FIG. 3C, the average thickness d a (nm) of each measurement is calculated “for each lot”, and the wet etching time t of the insulating
[0041]
As a result, in order to determine the wet etch time t based on the stopper average film thickness d a of "each lot", it is possible to suppress the variation in the
[0042]
As described above, in the present embodiment, the thickness d of the
[0043]
Here, the present invention is characterized in that the etching amount is determined based on the measured value of the stopper film, and is particularly effective when the height of the STI bottom varies between wafers or between lots.
[0044]
Specifically, as shown in FIG. 4A, when there is a
[0045]
Therefore, when the thickness of the stopper film is measured according to the method of the present invention, the thickness of the SIN film, which is the stopper film, is measured to determine the etching amount. Therefore, as shown in FIG. Can be adjusted by the thickness of the step (20 nm) at the bottom of the STI, and the variation in the STI step between wafers or lots can be further suppressed.
[0046]
On the other hand, the step at the bottom of the STI is not reflected in the thickness of the insulating film embedded in the STI. Therefore, even when the bottom of the STI varies, the thickness of the insulating film of the
[0047]
As described above, according to the present embodiment, as shown in FIG. 4B, even when the STI bottom portion varies, the stopper film thickness reflecting the variation of the STI bottom portion is measured to measure the etching amount of the insulating film. Is determined, the variation in the STI step can be suppressed more accurately.
[0048]
In the present embodiment, the SiN film is used as the
[0049]
(Embodiment 2)
In the present embodiment, a specific configuration example of the
[0050]
The
[0051]
The measuring block C is provided with an optical film
[0052]
A
[0053]
The storage block F is provided with a
[0054]
Hereinafter, the operation of the
[0055]
First, the wafer taken out of the
[0056]
Then, the wafer is polished in the
[0057]
Subsequently, the wafer is transported to the measurement block C, and the optical film
[0058]
Next, the wafer is conveyed to the etching block E, and the insulating
[0059]
Finally, the wafer returns to the same place in the
[0060]
Note that the optical film
[0061]
In this embodiment, the cleaning block B for removing the slurry on the front and back surfaces of the wafer after polishing and the etching block E for etching the insulating film are separately provided. However, the same apparatus is used for removing the slurry and etching the insulating film. If it can be performed, it is preferable to share these and make one block.
[0062]
As described above, according to the present invention, the step of adjusting the variation of the STI step and the series of processes for forming the STI can be performed in one apparatus, so that the TAT can be shortened and the productivity can be improved.
[0063]
【The invention's effect】
According to the present invention, the wet etching conditions can be adjusted by measuring the thickness of the stopper film, so that not only the variation of the STI step between wafers or lots but also the occurrence of the STI step can be minimized. As a result, the withstand voltage of the gate oxide film does not decrease or the occurrence of characteristic failure in the transistor is reduced, so that a semiconductor device with high yield and high reliability can be manufactured.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view of
REFERENCE SIGNS
Claims (5)
前記トランジスタ形成領域上にストッパ膜を形成する工程と、
前記トランジスタ形成予定領域の間に溝を形成する工程と、
前記トランジスタ形成領域上に絶縁膜を堆積し、前記溝中に絶縁膜を埋め込む工程と、
前記ストッパ膜が露出するまで、前記絶縁膜を研磨する工程と、
前記溝中に埋め込まれた前記絶縁膜の上部をエッチングにより除去する工程と、を備えた半導体装置の製造方法において、
前記研磨工程後の前記ストッパ膜の膜厚を測定する工程と、
前記測定したストッパ膜の膜厚により、前記溝中の絶縁膜上部のエッチング量を決定する工程と、を備えた半導体装置の製造方法。In the case where the transistor formation region is sparse, dense, wide or narrow,
Forming a stopper film on the transistor formation region;
Forming a groove between the transistor forming regions,
Depositing an insulating film on the transistor formation region and burying the insulating film in the trench;
Polishing the insulating film until the stopper film is exposed;
Removing the upper portion of the insulating film embedded in the groove by etching, the method of manufacturing a semiconductor device,
Measuring the thickness of the stopper film after the polishing step;
Determining the amount of etching of the upper part of the insulating film in the trench based on the measured thickness of the stopper film.
前記半導体基板内に不純物を導入して形成された部分を有するウェハと、
前記ゲート電極の両側に前記半導体基板内に、不純物を導入して形成されたソース・ドレイン領域と、を有することを特徴とする、請求項1記載の半導体装置の製造方法。A gate electrode in the region where the transistor is to be formed;
A wafer having a portion formed by introducing impurities into the semiconductor substrate,
2. The method according to claim 1, further comprising: a source / drain region formed by introducing an impurity into the semiconductor substrate on both sides of the gate electrode.
前記ストッパ膜厚測定部では、前記半導体基板上に形成されたトランジスタ形成領域上のストッパ膜厚を測定し、
前記計算部では、前記膜厚の測定結果に基づいて、前記絶縁膜のエッチング量を算出し、
前記エッチング部では、前記エッチング量に従い前記絶縁膜をエッチングすることを特徴とする、半導体装置の製造装置。In the apparatus main body, a wafer polishing unit, a slurry removal unit after polishing, a film thickness measurement unit, a calculation unit for calculating the stopper film thickness and the etching amount of the insulating film, and an etching unit for etching the insulating film,
The stopper film thickness measurement unit measures a stopper film thickness on a transistor formation region formed on the semiconductor substrate,
The calculation unit calculates an etching amount of the insulating film based on the measurement result of the film thickness,
The semiconductor device manufacturing apparatus, wherein the etching unit etches the insulating film according to the etching amount.
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