KR100340909B1 - 불휘발성 메모리의 내부 시험 장치 - Google Patents

불휘발성 메모리의 내부 시험 장치 Download PDF

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Abstract

본 발명은 EPROM 또는 플래쉬 메모리와 같은 불휘발성 메모리 셀을 시험 할 때 칩(Chip)내부에 간단한 하드웨어 구성의 시험장치를 구비함으로써, 칩과 시험장비 간에 어드레스 및 데이터를 전송하는 시간을 대폭적으로 단축시켜 시험에 요하는 비용을 절감 할 수 있는 불휘발성 메모리의 내부 시험 장치에 관한 것이다.
이를 위한 본 발명은 칩 내부의 소정 발진 클럭을 생성하는 발진부와,테스트 해야 할 메모리 셀 들, 워드라인 디코더, 비트라인 디코더 및 센스 앰프를 포함하여 소정데이터를 저장하는 EPROM 또는 플래쉬 메모리와, 테스트 순서, 리드/라이트 패턴 데이터 및 테스트 결과를 임시적으로 저장하는 RAM과, EPROM 또는 플래쉬 메모리 및 RAM에 각각 리드/라이트에 필요한 어드레스를 발생하는 어드레스 발생부와, 리드 및 라이트한 패턴 데이터를 비교하여 에러 카운팅을 행하는 비교 및 에러 카운터부와, 라이트 시간을 설정하는 타이머와, 현재 명령어 및 상태 등을 저장하는 레지스터와, 각 회로부에 전송되는 콘트롤 신호를 생성하여 총괄적으로 내부/외부 리드 및 라이트 테스트동작을 제어하는 테스트 콘트롤부를 포함하여 구성 되어, EPROM 또는 플래쉬 메모리와 같은 불휘발성 메모리 셀을 시험 할 때 칩(Chip)내부에 간단한 하드웨어 구성의 시험장치를 구비함으로써, 칩과 시험장비 간에 어드레스 및 데이터를 전송하는 시간을 대폭적으로 단축시켜 시험에 요하는 시간과 비용을 최대한 절감 할 수 가 있다.

Description

불휘발성 메모리의 내부 시험 장치{Internal test circuit for non-volatile memory}
본 발명은 불휘발성 메모리의 시험장치에 관한 것으로, 특히 EPROM 또는 플래쉬 메모리와 같은 불휘발성 메모리 셀을 시험 할 때 칩(Chip)내부에 간단한 하드웨어 구성의 시험장치를 구비함으로써, 칩과 시험장비 간에 어드레스 및 데이터를 전송하는 시간을 대폭적으로 단축시켜 시험에 요하는 비용을 절감 할 수 있는 불휘발성 메모리의 내부 시험 장치에 관한 것이다.
종래의 불휘발성 메모리 시험 장치는 도1에 도시 한바와 같이 불휘발성 메모리(1)와 시험장비(2) 간에 메모리 셀 의 어드레싱에 필요한 어드레스버스(Address)와, 체크 패턴등의 입출력 버스인 데이터버스(DATA)와, 라이트 및 리드 모드 설정에 필요한 제어단자인 칩 인에이블단자(/CE), 프로그램단자(/PGM) 및 출력 인에이블단자(/OE)와, 라이트시 셀의 하이 공급 전압(12V)이 인가되는 전원공급단자(VPP)와, 메모리 칩의 내부 타이밍을 설정하기 위한 발진단자(X-TAL1,2)를 상호 연결하여 구성된 것이다.
이와 같이 구성된 종래의 시험장치의 동작을 첨부된 도면 도2를 참조하여 설명한다.
EPROM의 경우에는 UV(Ultra-Violet)소거 방식을 행하고, 플래쉬 메모리의 경우에는 전기적 소거 방식을 행한 후 블랭크 리드(Blank Read)를 행한다.
계속하여, 'A5'라는 데이터를 순차적으로 라이트(Write)한 후 'A5'데이터를 리드 테스트(Read test)를 하여 라이트 또는 리드 시에 다른 셀 들에 영향을 주는지 여부를 테스트하게 된다.
그 다음에, '5A'라는 데이터를 오버 라이트(Over Write) 시킨 후 모든 셀들이 프로그램된 상태 즉'00' 으로 리드되고 있는가를 테스트하고, 만일 이상이 없으면 소거(Erase)를 하고, 셀 테스트를 종료하게 된다.
이 경우에 'A5' 라는 데이터를 써넣는 것은 '10100101'이라는 8비트 2진 데이터로 체크 패턴(Check pattern)을 만들어 주기 위 한 것이다.
일반적으로 EPROM 이나 플래쉬 메모리의 생산 시에 테스트 비용이 차지하는 비중이 상당히 높다.
그러나, 종래의 시험장치는 메모리 셀의 체크 패턴 테스트와 같이 규칙적이고도 반복적인 데이터의 라이트 및 리드 테스트를 할 경우에 반복적으로 메모리와 시험장비 간에 인터페이싱을 행할 때에 어드레스와 데이터의 셋업(Set-up) 및 유지시간(Hold time)을 많이 소모 하게되고, 이로 인하여 칩의 대량 생산시에 테스트에 소요되는 비용이 과다 해지는 문제점이 야기 되었다.
따라서, 본 발명은 상기한 종래의 기술의 문제점을 해결하기 위하여 제안된 것으로, EPROM 또는 플래쉬 메모리와 같은 불휘발성 메모리 셀을 시험 할 때 칩(Chip)내부에 간단한 하드웨어 구성의 시험장치를 구비함으로써, 칩과 시험장비 간에 어드레스 및 데이터를 전송하는 시간을 대폭적으로 단축시켜 시험에 요하는 시간과 비용을 최대한 절감 할 수 있도록 한 불휘발성 메모리의 내부 시험 장치를 제공함을 그 목적으로하는 것이다.
상기한 목적을 달성하기위한 본 발명의 기술적 수단은 칩 내부의 소정 발진 클럭을 생성하는 발진부와, 테스트 해야 할 메모리 셀 들, 워드라인 디코더, 비트라인 디코더 및 센스 앰프를 포함하여 소정 데이터를 저장하는 EPROM 또는 플래쉬 메모리와, 테스트 순서, 리드/라이트 데이터 및 테스트 결과를 임시적으로 저장하는 RAM과, EPROM 또는 플래쉬 메모리 및 RAM에 각각 리드/라이트에 필요한 어드레스를 발생하여 전송하는 어드레스 발생부와, 리드 및 라이트한 데이터를 비교하여 에러 카운팅을 행하는 비교 및 에러 카운터부와, 라이트 시간을 설정하는 타이머와, 현재 명령어 및 상태등을 저장하는 레지스터와, 각 회로부에 전송되는 콘트롤 신호를 생성하여 총괄적으로 내부/외부 리드 및 라이트 테스트동작을 제어하는 테스트 콘트롤부를 포함하여 구성 된 것이 특징이다.
도1은 종래 불휘발성메모리의 시험장치 블록 구성도.
도2는 종래 불휘발성메모리의 시험장치의 처리흐름도.
도3은 본 발명에 의한 불휘발성메모리의 시험장치 블록 구성도.
도4는 본 발명에 의한 불휘발성메모리의 내부 시험장치의 처리흐름도.
도5는 본 발명의 일 실시예의 램 맵(RAM MAP)도.
도6은 본 발명의 일 실시예의 테스트명령 저장예시도.
도7은 본 발명에서의 테스트시간 설정 예시도.
*도면의 주요부분에대한 부호의 설명*
10: 발진부 11: EPROM 또는 플래쉬 메모리
12: RAM 13: 어드레스 발생부
14: 비교 및 에러 카운터부 15: 타이머
16: 레지스터 17: 테스트 콘트롤부
이하, 본 발명의 실시예를 첨부된 도면 도3 내지 도7을 참조하여 설명한다.
도3은 본 발명에 의한 내부 시험장치의 일실시예의 구성을 나타낸 것으로, 도시 한 바와 같이 칩 내부의 소정( 4∼8MHZ)의 발진 클럭을 생성하는 발진부(10)와, 테스트 해야 할 메모리 셀 들, 워드라인 디코더, 비트라인 디코더 및 센스 앰프를 포함하여 구성되어 소정 데이터를 저장하는 EPROM 또는 플래쉬 메모리(11)와, 테스트 순서, 리드/라이트 패턴 데이터 및 테스트 결과를 임시적으로 저장하는 RAM(12)과, 상기 EPROM 또는 플래쉬 메모리 (11)및 상기 RAM(12)에 각각 리드/라이트에 필요한 어드레스를 발생하여 전송하는 어드레스 발생부(13)와, 리드 및 라이트한 데이터를 비교하여 에러 카운팅을 행하는 비교 및 에러 카운터부(14)와, 라이트 시간을 설정하는 타이머(15)와, 현재 명령어 및 상태등을 저장하는 레지스터(16)와, 각 회로부에 전송되는 콘트롤 신호를 발생하여 총괄적으로 내부/외부 리드 및 라이트 테스트동작을 제어하는 테스트 콘트롤부(17)를 포함하여 구성 된 것이다.
도3중 미설명 부호 B1∼B12는 단일 방향 버퍼이다.
이와 같이 구성된 본 발명의 동작을 첨부된 도면 도4 내지 도7을 참조하여 설명한다.
편의 상, 외부의 시험장비 또는 ROM WRITER에서 리드/라이트 할 수 있는 모드를 ROM WRITER 모드라 하고, 내부의 테스트 장치에서 리드/라이트 할 수 있는 모드를 내부 테스트 모드라 가정 한다.
먼저, 발진부(10)로부터 소정의 발진 클럭(4∼8MHZ)이 생성되고 있는 상태에서 내부 테스트 모드를 수행 할 수 있도록 내부 테스트장치와 외부 시험장비 간에 메모리 셀의 어드레싱에 필요한 어드레스버스(Address)와, 체크 패턴등의 입출력 버스인 데이터버스(DATA)와, 라이트 및 리드 모드 설정에 필요한 제어단자인 칩 인에이블단자(/CE), 프로그램단자(/PGM), 출력 인에이블단자(/OE) 및 레디(READY)단자(RDY), 비지(BUSY)단자(/BSY)와, 라이트시 셀의 하이 공급 전압(12V)이 인가되는 전원공급단자(VPP)와, 메모리 칩의 내부 타이밍을 설정하기 위한 발진단자(X-TAL1,2)에 해당 신호를 각각 인가 한 후 시험 할 모드와 도4와 같이 리드/라이트 데이터가 포함된 내부 테스트 명령(Command)을 데이터 포트(DATA)를 통해 순차적으로 입력시키면 도5에 도시된 램맵(RAM MAP)에 따라 RAM(12)에 저장 하게 된다.
이어서, 명령 라이트(Command Write)가 모두 종료되면 RAM(12)에 저장된 명령을 순차적으로 해독하면서 테스트를 진행 하게 된다.
도2에 나타낸 테스트 처리과정을 포함한 명령을 입력 하였을 경우에는 도6에 나타낸바와 같이 RAM(12)에 저장되고, 이와 같이 RAM(12)에 저장된 명령을 테스트 콘트롤부(17)에서 해독하여 테스트를 수행 하게된다.
이하, 도6을 참조하여 테스트 수행동작을 설명한다.
테스트 명령의 첫 번째 어드레스인 10H를 해독하여 메인 리드(Main Read)모드 임을 인지하게 되고, 레지스터(16)에 현재의 모드인 메인 리드 모드의 해당 OP 코드값을 저장 한 후 11H와 12H의 데이터를 RAM(12)의 02H와 03H에 각각 저장하여 리드시에 확인(Verify)용 데이터로 사용 할 수 있도록 한다.
이와 같이 하여 리드 모드 셋업(Set-up)이 종료되면 테스트 콘트롤부(17)에서는 리드에 필요한 제어 신호를 발생하여 EPROM 또는 플래쉬 메모리(11)의 최하위 어드레스부터 순차적으로 해독하게되고, 이와 같이 해독된 데이터값은 비교 및 에러 카운터부(14)에서 RAM(12)으로부터 출력되는 메인 리드 데이터값과 비교되어 서로 다른 경우에는 카운터값이 하나씩 증가 하게된다.
이와 같이 하여 EPROM 또는 플래쉬 메모리(11)의 최종 어드레스 까지 모두 해독하여 비교동작이 종료되면 그때까지 카운트된 값을 레지스터(16)에 저장 한 후 다음 명령을 해독하는 동작을 수행한다.
이때 다음 명령이 'Result Write'이므로 레지스터(16)에 저장된 OP 코드 값과 에러 카운트값을 도5에 나타낸 바와 같이 40H 에서부터 순차적으로 저장한 후에 다음 명령을 해독하는 동작을 수행한다.
이때 다음 명령이 'Write Setup'이므로 도6에서와 같이 16H와 15H의 01F4H값을 해독하여 라이트시 프로그램되는 시간을 정 할 수 있도록 하기 위하여 타이머(15)의 오버플로우(Overflow)설정을 맞추게 된다.
라이트 시간 설정 예는 도7에 나타낸 바와 같다. 일예로서 라이트시간(TW)이 100μsec일 때 카운트수(TC)는 500회가 된다.
즉, F=5MHZ T= 1/F= 200μ이고, TW= TC×T에서 TC=TW×F=100μ×5M=500이 된다.
다음명령인 메인 라이트에 있어서도 리드와 동일하게 OP 코드값을 레지스터(16)에 저장하고, RAM(12)의 리드/라이트 데이터 영역에 데이터를 라이트하여 라이트 셋업을 종료하며, 첫 번째 어드레스에서부터 최종 어드레스 까지 타이머(15)에 설정되어있는 라이트 시간동안 만큼 라이트를 수행한다.
이와 같이 하여 '00'리드 명령 후 'Result write'까지 모두 끝낸 다음 25H의 'Result out'명령을 만나면 그동안 RAM(12)의 Result 들 영역에 저장된 결과를 데이터 포트(DATA)를 통해 순차적으로 칩 외부의 시험장비 또는 ROM 라이터로 출력시키게 되며, 그 내용을 보고 에러 발생 여부를 체크하게 된다.
특히,본 발명에서는 EPROM 또는 플래쉬 메모리 블록을 제외 한 기타 회로 블록들은 내장 MCU등의 기존 회로 블록들을 그대로 이용 할 수 가 있어 하드웨어 구성에 따른 비용을 절감 할 수 가 있다.
이상에서 설명 한바와 같이 본 발명은 EPROM 또는 플래쉬 메모리와 같은 불휘발성 메모리 셀을 시험 할 때 칩(Chip)내부에 간단한 하드웨어 구성의 시험장치를 구비함으로써, 칩과 시험장비 간에 어드레스 및 데이터를 전송하는 시간을 대폭적으로단축시켜 시험에 요하는 시간과 비용을 최대한 절감 할 수 있는 효과가 있다.

Claims (2)

  1. 칩 내부의 소정(4∼8MHZ)의 발진 클럭을 생성하는 발진부(10)와,
    테스트 해야 할 메모리 셀 들, 워드라인 디코더, 비트라인 디코더 및
    센스 앰프를 포함하여 구성되어 테스트 콘트롤부(17)의 제어동작에 따라 소정 데이터를 저장하는 EPROM 또는 플래쉬 메모리(11)와,
    테스트 콘트롤부(17)의 제어동작에 따라 테스트 순서, 리드/라이트 패턴 데이터 및 테스트 결과를 임시적으로 저장하는 RAM(12)과,
    테스트 콘트롤부(17)의 제어동작에 따라 상기 EPROM 또는 플래쉬 메모리 및 상기 RAM에 각각 리드/라이트에 필요한 어드레스를 발생하는 어드레스 발생부(13)와,
    테스트 콘트롤부(17)의 제어동작에 따라 리드 및 라이트한 패턴 데이터를 비교하여 에러 카운팅을 행하고 그 결과데이터를 레지스터(16)에 출력하는 비교 및 에러 카운터부(14)와,
    상기 어드레스 발생부(13)의 라이트 시간을 설정하는 타이머(15)와,
    테스트 콘트롤부(17)의 제어동작에 따라 현재 명령어 및 상태 등을 저장하고 해다 출력데이터를 상기 RAM(12)에 전달하는 레지스터(16)와,
    상기 EPROM 또는 플래쉬메모리(11),RAM(12),어드레스발생부(13),비교 및 에러카운터부(14),타이머(15) 및 레지스터(16)에 콘트롤 신호를 전송하여 총괄적으로 내부/외부 리드 및 라이트 테스트동작을 제어하는 테스트 콘트롤부(17)를 포함하여 구성 된 것이 특징인 불휘발성 메모리의 내부 시험 장치.
  2. 청구항1에 있어서,
    상기 EPROM 또는 플래쉬 메모리(11)를 제외 한 기타 회로 블록들은 기존 내장 MCU를 이용 할 수 있도록 한 것이 특징인 불휘발성 메모리의 내부 시험장치.
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