KR100340908B1 - 아날로그/디지털 변환기 - Google Patents

Abstract

본발명은 아날로그/디지털 변환기의 이상적인 데이터(Ideal Data)와 일치하는 코드화 데이터를 미리 코드화 데이터부에 기록 또는 마스킹(Masking)하여 처리 비트수에 따른 에러발생을 최소화함으로써 보다 정밀한 특성을 가질 수 있는 A/D 변환기에 관한 것이다.

이를 위한 본발명은 기존과 같이 아날로그 입력값에 비례하는 디지털 출력 데이터값을 생성하는 것이 아니고, 코드화 데이터부에 미리 이상적인 데이터값을 기록 또는 마스킹하여 테스트모드시에 나타난 실질적인 A/D변환기의 특성과 이상적인 데이터값이 일치되도록 함으로써, 처리 비트수 증가에 따른 A/D 변환기의 에러를 최대한 감소시켜 A/D변환기의 자체특성에 의존하지 않고도 보다 정밀한 특성을 가지는 A/D변환기를 제공할 수가 있다.

Description

아날로그/디지털 변환기{Analog/Digital Converter}

본발명은 아날로그/디지털 변환기에 관한 것으로, 특히 아날로그/디지털( 이하, A/D라 약칭함) 변환기의 이상적인 데이터(Ideal Data)와 일치하는 코드화 데이터를 미리 코드화 데이터부에 기록 또는 마스킹(Masking)하여 처리 비트수에 따른 에러발생을 최소화함으로써 보다 정밀한 특성을 가질 수 있는 A/D 변환기에 관한 것이다.

종래의 A/D 변환기는 도1에 도시한바와 같이 A/D변환기의 동작모드를 설정하는 A/D변환기 제어 레지스터(1)와, 상기 A/D변환기 제어 레지스터(1)에 의하여 동작모드가 설정되면, 아날로그 입력신호(AVin)를 저장하는 샘플 앤드 홀드회로(2)와, 소정레벨의 기준전압(AVref)을 발생하는 기준전압 발생기(3)와, 상기 샘플 앤드 홀드회로(2)의 출력값과 기준전압 발생기(3)의 출력값을 비교하여 그 크기의 대소에 따라 논리 로우 또는 하이신호를 출력하는 비교기(4)와, 상기 비교기(4)의 출력값을 저장함과 동시에 그값에 따라 상기 기준전압 발생기(3)의 기준전압(AVref)값을 가변하고, A/D 변환동작완료시 동작완료 임을 알려주는 신호(CES)를 상기 A/D 변환기 제어 레지스터(1)에 출력하는 연속 접근 회로(5)와, 상기 A/D변환기 제어 레지스터(1)로부터 해독신호(Read)가 입력될 때 상기 연속 접근 회로(5)의 출력값이 A/D 변환된 디지털값을 데이터 버스(Data bus)를 통하여 출력하는 출력 데이터 저장 레지스터(6)로 구성되어져 있다.

이와같이 구성된 종래의 A/D변환기의 동작을 설명하면 다음과 같다.

먼저, A/D 변환기 제어 레지스터(1)의 제어동작에 의하여 A/D 변환 동작모드가 설정되면 샘플 앤드 홀드회로(2)에서는 동작모드상태임을 인식하여 아날로그 입력신호(AVin)를 저장하게된다.

이와같이 샘플 앤드 홀드회로(2)에 저장된 아날로그 입력신호(AVin)값과 기준전압 발생기(3)로부터 출력되는 기준전압(AVref)값을 비교기(4)를 통하여 비교하게된다.

이에따라 연속 접근 회로(5)에서는 비교기(4)로부터 출력되는 논리 로우 또는 하이신호를 저장하게되고, 그 값에 따라 기준전압 발생기(3)의 기준전압(AVref)을 가변시키게되어 비교기(4)의 출력단에는 또다른 비교값이 출력되는 동작을 비트수만큼 반복적으로 수행하게된다.

또한, 연속 접근 회로(5)에 저장된 데이터값이 데이터 버스를 통하여 출력 데이터 저장 레지스터(6)에 저장되므로서 최종적으로 아날로그 입력신호(AVin)에 대응하는 A/D변환된 디지털값을 해독하게된다.

한편, 연속 접근 회로(5)에서는 A/D변환동작이 완료되었음을 알리는 신호(CES)를 상기한 A/D 변환기 제어 레지스터(1)에 피드백(Feed back) 시키게된다.

그러나, 상기한바와 같은 종래의 A/D변환기는 최종적으로 A/D변환된 디지털 데이터값을 해독할 때 아날로그 입력값에 대응하는 디지털값을 해독할 수가 없을 뿐만아니라 비트수가 증가할수록 에러발생이 심한 디지털데이터값을 해독하게되므로 이로인해 A/D변환기 자체특성이 우수한 고가의 A/D 변환기를 제작하여 사용해야만 하는 문제점이 있었다.

따라서, 본발명은 종래기술의 문제점을 해결하고자 하여 제안된 것으로 ,기존과 같이 아날로그 입력값에 비례하는 디지털 출력 데이터값을 생성하는 것이 아니고, 코드화 데이터부에 미리 이상적인 데이터값을 기록 또는 마스킹하여 테스트모드시에 나타난 실질적인 A/D변환기의 특성과 이상적인 데이터값이 일치되도록 함으로써, A/D변환기의 자체특성에 의존하지 않고도 보다 정밀한 특성을 가지는 A/D변환기를 제공함에 그목적이 있는 것이다.

상기한 목적을 달성하기위한 본발명의 기술적 수단은 A/D변환기의 동작모드를 설정하는 A/D변환기 제어 레지스터와, 상기 A/D변환기 제어 레지스터에 의하여 동작모드가 설정되면 아날로그 입력신호(AVin)를 저장하는 샘플 앤드 홀드회로와, 소정레벨의 기준전압(AVref)을 발생하는 기준전압 발생기와, 상기 샘플 앤드 홀드회로의 출력값과 기준전압 발생기의 출력값을 비교하여 그 크기의 대소에 따라 논리 로우 또는 하이신호를 출력하는 비교기와, 상기 비교기의 출력값을 저장함과 동시에 그값에 따라 상기 기준전압 발생기의 기준전압값을 가변하고, A/D 변환동작완료시 동작완료 임을 알려주는 신호(CES)를 상기 A/D 변환기 제어 레지스터에 출력하는 연속 접근 회로와, 상기 A/D변환기 제어 레지스터로부터 해독신호(Read)가 입력될 때 상기 연속 접근 회로의 출력값이 A/D 변환된 디지털값을 데이터 버스(Data Bus)를 통하여 출력하는 출력 데이터 저장 레지스터와, 상기 출력 데이터 저장 레지스터에서 출력되는 소정비트수의 출력데이터값을 디코딩하는 디코더와, 상기 디코더에서 디코딩되는 데이터값이 이상적인 데이터값과 일치하도록 미리 코드화한 데이터가 기록 또는 마스킹되는 코드화 데이터부와, 실제 A/D 변환기가 동작할 때 상기 코드화 데이터부로부터 출력되는 코드화 데이터를 최종적으로 저장하는 코드화 데이터 출력 저장 레지스터와, 테스트모드시에는 출력 데이터 저장레지스터의 저장값을 해독하고 노말모드시에는 코드화 데이터 출력 저장 레지스터의 저장값을 선택적으로 해독하도록 제어하는 논리 제어수단으로 이루어짐을 특징으로 한다..

또한, 상기 논리 제어 수단은 상기 A/D변환기 제어 레지스터로부터 출력되는 해독신호(Read)와 테스트신호(Test)를 부정적 논리곱하여 출력하는 낸드게이트와, 상기낸드게이트의 출력을 반전시켜 출력 데이터 저장 레지스터에 가해주는 인버터의 조합구성으로 이루어짐을 특징으로 한다.

또한, 상기 코드화 데이터부에 저장되는 데이터값은 이상적인 데이터값에 일치하도록하고, 변환된 출력 데이터값을 임의로 변경할 수있도록 함을 특징으로 한다..

도1은 종래의 아날로그/디지털 변환기 블록 구성도.

도2는 본발명에의한 아날로그/디지털 변환기 블록구성도.

*도면의 주요부분에대한 부호의 설명*

11: 아날로그/디지털 변환기 제어 레지스터 12:샘플 앤드 홀드회로

13:기준전압 발생기 14:비교기

15:연속 접근 회로 16:출력 데이터 저장 레지스터

17:디코더 18: 코드화 데이터부

19:코드화 데이터 출력 저장 레지스터 20: 논리 제어부

20A: 낸드게이트 20B: 인버터

이하, 본발명을 첨부된 도면 도2를 참조하여 설명한다.

도2는 본발명에의한 A/D 변환기의 블록 구성도를 나타낸 것으로, 도시한바와 같이 A/D변환기의 동작모드를 설정하는 A/D변환기 제어 레지스터(11)와, 상기 A/D변환기 제어 레지스터(11)에 의하여 동작모드가 설정되면 아날로그 입력신호(AVin)를 저장하는 샘플 앤드 홀드회로(12)와, 소정레벨의 기준전압(AVref)을 발생하는 기준전압 발생기(13)와, 상기 샘플 앤드 홀드회로(12)의 출력값과 기준전압 발생기(13)의 출력값을 비교하여 그 크기의 대소에 따라 논리 로우 또는 하이신호를 출력하는 비교기(14)와, 상기 비교기(14)의 출력값을 저장함과 동시에 그값에 따라 상기 기준전압 발생기(13)의 기준전압값을 가변하고, A/D 변환동작완료시 동작완료 임을 알려주는 신호(CES)를 상기 A/D 변환기 제어 레지스터(11)에 출력하는 연속 접근 회로(15)와, 상기 A/D변환기 제어 레지스터(11)로부터 해독신호(Read)가 입력될 때 상기 연속 접근 회로(15)의 출력값이 A/D 변환된 디지털값을 데이터 버스(Data bus)를 통하여 출력하는 출력 데이터 저장 레지스터(16)와, 상기 출력 데이터 저장 레지스터(16)에서 출력되는 소정비트수의 출력데이터값을 디코딩하는 디코더(17)와, 상기 디코더(17)에서 디코딩되는 데이터값이 이상적인 데이터값과 일치하도록미리 코드화한 데이터가 기록 또는 마스킹되는 코드화 데이터부(18)와, 실제 A/D 변환기가 동작할 때 상기 코드화 데이터부(18)로부터 출력되는 코드화 데이터를 최종적으로 저장하는 코드화 데이터 출력 저장 레지스터(19)와, 테스트모드시에는 출력 데이터 저장레지스터(16)의 저장값을 해독하고 노말모드시에는 코드화 데이터 출력 저장 레지스터19)의 저장값을 선택적으로 해독하도록 제어하는 논리 제어부(20)로 구성되어져 있다.

또한, 상기 논리 제어부(20)는 상기 A/D변환기 제어 레지스터(11)로부터 출력되는 해독신호(Read)와 테스트신호(Test)를 부정적 논리곱하여 출력하는 낸드게이트(20A)와, 상기 낸드게이트(20A)의 출력을 반전시켜 출력 데이터 저장 레지스터(16)에 가해주는 인버터(20B)의 조합구성으로 되어져 있다.

이와 같이 구성된 본발명의 동작을 설명한다.

먼저, A/D 변환기 제어 레지스터(11)의 제어동작에 의해 A/D 변환기의 동작모드가 설정되면, 샘플 앤드 홀드회로(12)에서는 A/D 변환기가 동작모드상태 임을 인식하여 아날로그 입력(AVin)신호를 저장 하게 된다.

이와 같이 샘플 앤드 홀드회로(12)에 저장된 아날로그입력(AVin)값과 기준 전압 발생기(13)에서 발생되는 기준 전압(AVref)출력값을 비교기(14)를 통하여 비교하여 그의 출력단에는 논리 로우'0' 또는 하이'1' 디지털 데이터값을 출력하게 된다.

상기한 논리 로우 또는 하이 디지털 데이터는 연속 접근 회로(15)에 저장되며, 그 저장값에 따라 기준 전압 발생기(13)의 기준 전압(AVref)이 가변되므로 비교기(14)에는 또다른 입력 비교값이 비교기(14)에 가해지게 되고 이와 같은 동작을 반복적으로 수행 하게 된다.

한편, 연속 접근회로(15)에 저장된 데이터값은 후단의 출력 데이터 저장 레지스터(16)에 저장되며, 이와같이 출력 데이터 저장 레지스터(16)에 저장된 데이터값을 데이터 버스(Data Bus)를통하여 해독함으로써 아날로그 입력(AVin)값에 대응하는 디지털 데이터값을 알수가 있다.

또한, 출력 데이터 저장 레지스터(16)에서 출력되는 소정비트수의 출력 데이터값은 디코더(17)를통하여 디코딩되는데, 예로서 비트수가 8비트(Bit)라 하면〓256의 2진값을 디코딩하게된다.

그리고, 코드화 데이터부(18)에서는 테스트 모드시에 나타난 실질적인 A/D 변환기의 특성과 이상적인 데이터와의 비교테이블을 만들고, 디코더(17)에서 출력되는 데이터값과 이상적인 데이터가 상호 일치 하도록 미리 코드화한 데이터를 기록(Write) 또는 마스킹(Masking)하여 실제로 A/D 변환기가 동작할 때 코드화 데이터부(18)로부터 출력되는 코드화 데이터를 최종적으로 코드화 데이터 출력 저장 레지스터(19)에 저장되도록 한다.

테스트모드시에는 테스트신호 단자(Test)에 논리 하이신호가 가해지고, A/D변환기 제어 레지스터(11)로부터 해독신호(Read)가 논리 하이상태로 가해지므로 논리 제어부(20)내의 낸드게이트(20A)의 출력단에는 논리 로우 신호가 출력되고, 상기한 로우 신호는 다시 인버터(20B)를 통하여 하이신호로 반전되어 출력 데이터 저장 레지스터(16)에 가해지게되어 이경우에는 출력 데이터 저장 레지스터(16)에 저장 되어있는 데이터값을 데이터버스(Data Bus)를 통하여 해독하게된다.

한편, 노말(Normal)모드시에는 테스트신호 단자(Test)에 논리 로우신호가 가해지므로, A/D변환기 제어 레지스터(11)로부터 해독신호(Read)가 논리 하이상태로 가해지더라도 논리 제어부(20)내의 낸드게이트(20A)의 출력단에는 논리 하이 신호가 출력되고, 상기한 하이 신호는 다시 인버터(20B)를 통하여 로우신호로 반전되어 출력 데이터 저장 레지스터(16)에 가해지는 동시에 코드화 데이터부(18) 및 코드화 데이터 출력 저장 레지스터(19)에는 하이신호 상태 그대로 가해지게되어 이경우에는 출력 데이터 저장 레지스터(16)에 저장 되어있는 데이터값을 데이터버스(Data Bus)를 통하여 해독하지않고, 코드화 데이터 출력 저장 레지스터(19)에 저장 되어있는 코드화된 디지털 변환 데이터를 해독하게된다.

즉, 논리 제어부(20)의 제어동작에 의하여 테스트모드시에는출력 데이터 저장 레지스터(16)에 저장된 데이터값을 해독하고, 노말모드시에는 코드화 데이터 출력 저장 레지스터(19)에 저장된 데이터값을 선택적으로 해독 하게된다.

이상에서 설명한바와 같이 본발명은, 기존과 같이 아날로그 입력값에 비례하는 디지털 출력 데이터값을 생성하는 것이 아니고, 코드화 데이터부에 미리 이상적인 데이터값을 기록 또는 마스킹하여 테스트모드시에 나타난 실질적인 A/D변환기의 특성과 이상적인 데이터값이 일치되도록 함으로써, 처리 비트수 증가에 따른 A/D 변환기의 에러를 최대한 감소시켜 A/D변환기의 자체특성에 의존하지 않고도 보다 정밀한 특성을 가지는 A/D변환기를 제공할 수 있는 효과가 있다.

Claims (3)

1. A/D변환기의 동작모드를 설정하는 A/D변환기 제어 레지스터와,

   상기 A/D변환기 제어 레지스터에 의하여 동작모드가 설정되면 아날로그 입력신호(AVin)를 저장하는 샘플 앤드 홀드회로와,

   소정레벨의 기준전압(AVref)을 발생하는 기준전압 발생기와,

   상기 샘플 앤드 홀드회로의 출력값과 기준전압 발생기의 출력값을 비교하여 그 크기의 대소에 따라 논리 로우 또는 하이신호를 출력하는 비교기와,

   상기 비교기의 출력값을 저장함과 동시에 그값에 따라 상기 기준전압 발생기의 기준전압값을 가변하고, A/D 변환동작완료시 동작완료 임을 알려주는 신호(CES)를 상기 A/D 변환기 제어 레지스터에 출력하는 연속 접근 회로와,

   상기 A/D변환기 제어 레지스터로부터 해독신호(Read)가 입력될 때 상기 연속 접근 회로의 출력값이 A/D 변환된 디지털값을 데이터 버스(Data bus)를 통하여 출력하는 출력 데이터 저장 레지스터와,

   상기 출력 데이터 저장 레지스터에서 출력되는 소정비트수의 출력데이터값을 디코딩하는 디코더와,

   상기 디코더에서 디코딩되는 데이터값이 이상적인 데이터값과 일치하도록 미리 코드화한 데이터가 기록 또는 마스킹되는 코드화 데이터부와,

   실제 A/D 변환기가 동작할 때 상기 코드화 데이터부로부터 출력되는 코드화 데이터를 최종적으로 저장하는 코드화 데이터 출력 저장 레지스터와,

   테스트모드시에는 출력 데이터 저장레지스터의 저장값을 해독하고 노말모드시에는 코드화 데이터 출력 저장 레지스터의 저장값을 선택적으로 해독하도록 제어하는 논리 제어수단으로 이루어짐을 특징으로 하는 아나로그/디지털 변환기.
2. 청구항1 에 있어서,

   상기 논리 제어 수단은 상기 A/D변환기 제어 레지스터로부터 출력되는 해독신호(Read)와 테스트신호(Test)를 부정적 논리곱하여 출력하는 낸드게이트와,

   상기 낸드게이트의 출력을 반전시켜 출력 데이터 저장 레지스터에 가해주는 인버터의 조합구성으로 이루어짐을 특징으로 하는 아날로그/디지털 변환기.
3. 청구항1에 있어서,

   상기 코드화 데이터부에 저장되는 데이터값은 이상적인 데이터값에 일치하도록하고, 변환된 출력 데이터값을 임의로 변경할 수있도록 함을 특징으로 하는 아날로그/디지털 변환기.