KR100377171B1 - 반구형 실리콘을 이용한 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반구형 실리콘(hemispherical grained silicon)을 이용한 캐패시터 형성 공정에 관한 것으로, 반구형 실리콘을 적용함에 있어서, 전극 공핍에 따른 캐패시턴스 저하를 방지하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 소정의 하부 구조가 형성된 기판 상부에 제1 비정질실리콘막을 증착하되, 상기 제1 비정질실리콘막 상부의 도전형 도펀트의 농도가 상대적으로 낮고 하부가 상대적으로 높게 도핑되도록 다단계로 증착하는 제1 단계; 상기 제1 비정질실리콘막을 패터닝하여 단위 전하저장 전극 패턴을 형성하는 제2 단계; 상기 제1 비정질실리콘막 표면에 실리콘 씨드층을 형성하는 제3 단계; 상기 실리콘 씨드층을 매개로 하여 상기 제1 비정질실리콘막 표면에 반구형 실리콘을 증착하는 제4 단계; 적어도 상기 반구형 실리콘이 증착된 상기 전하저장 전극 표면에 유전체막을 증착하는 제5 단계; 및 상기 유전체막이 형성된 전체 구조 상부에 플레이트 전극 형성을 위한 제2 비정질실리콘막을 증착하되, 상기 제2 비정질실리콘막 하부의 도전형 도펀트의 농도가 상대적으로 높고 상부가 상대적으로 낮게 도핑되도록 다단계로 증착하는 제6 단계를 포함하는 반도체 소자의 캐패시터 형성방법이 제공된다.

Description

반구형 실리콘을 이용한 반도체 소자의 캐패시터 형성방법{A method for forming capacitor insemiconductor device using hemispherical grained silicon}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 형성 공정에 관한 것이며, 더 자세히는 반구형 실리콘(hemispherical grained silicon)을 이용한 캐패시터 형성 공정에 관한 것이다.

통상적으로, 반도체 소자의 캐패시터는 폴리실리콘 전하저장 전극 패턴 표면에 유전체로 ONO(oxide-nitride-oxide) 박막을 증착하고, 그 상부를 폴리실리콘 플레이트 전극으로 덮는 형태를 취하고 있다.

그러나, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 소자의 동작 특성을 유지하기 위한 충분한 캐패시턴스를 확보하는 것이 점점 더 어려워지게 되었으며, 동일 레이아웃 면적에서 캐패시턴스를 증대시키기 위한 많은 연구가 진행되고 있다.

이처럼 캐패시턴스를 증대시키기 위한 노력의 일환으로 실리콘(비정질 또는 다결정질) 박막의 미세구조 특성을 이용하여 전하저장 전극으로 사용되는 실리콘 박막의 표면에 요철을 형성하여 박막을 표면적을 증가시키는 선택적 반구형 실리콘(Selective hemispherical grained silicon) 기술이 적용되고 있다.

반구형 실리콘 기술은 실리콘 씨드를 중심으로 하는 실리콘 원자의 표면이동에 의해 증착되며, 이에 따라 실리콘 표면에 인(P)과 같은 도전형 불순물이나 탄소와 같은 불순물이 존재하게 되면 이러한 불순물이 실리콘 원자의 표면이동을 방해하여 증착이 일어나지 않게 된다. 예컨대, 인(P)이 1×10²⁰ions/㎤ 이상의 농도로 도핑된 비정질실리콘 표면에서는 반구형 실리콘이 증착되지 않는다는 것이 실험적으로 입증되고 있다.

한편, 이처럼 전자저장 전극을 이루는 실리콘 박막의 도핑 농도가 낮으면 바이어스 인가시 공핍층(depletion layer)을 유발하여 캐패시턴스의 감소를 초래하게 된다.

따라서, 종래에는 전하저장 전극 형성을 위한 비정질실리콘 박막을 비도핑 또는 저도핑 상태로 증착하고 그 표면에 반구형 실리콘을 증착한 상태에서 도핑을 실시하는 후도핑(post doping) 방법을 사용하였다.

현재 사용되고 있는 반구형 실리콘 후도핑 방법으로는 열확산에 의해 도핑하는 방법과, 플라즈마를 이용한 도펀트 주입 방법의 두 가지가 있다. 그러나 열확산 도핑의 경우는 표면의 자연 산화막 식각공정을 거쳐야 하고 600℃ 이상의 고온 공정을 거쳐야 하므로 소자에 많은 열적 부담을 주는 단점이 있다. 한편, 플라즈마를 이용한 도핑의 경우에는 플라즈마에 의한 손상으로 인하여 파티클 발생빈도가 높고, 반응성이 높은 도펀트 물질이 고형으로 존재하는 상태에서 정비를 해야 하므로 장비의 유지 관리에 많은 시간과 인력이 소모되는 단점이 있다.

상기와 같은 후도핑 방법의 문제점을 해결하기 위하여 본 출원인은 2000년 6월 30일자에 출원된 대한민국 특허출원 제10-2000-037437호에서 전하저장 전극용 비정질실리콘 박막을 도핑 농도가 다르게 2단계로 증착하는 기술을 제안한 바 있다.

이 기술에 따르면, 전자저장 전극의 공핍은 어느 정도 해결할 수 있었지만, 플레이트 전극의 공핍을 해결할 수 없는 한계를 가지고 있었다. 플레이트 전극은 증착시 도핑을 실시한 폴리실리콘(as-deposition doped polysilicon)을 사용하는데, 이 경우 인(P)의 5×10²⁰ions/㎤ 이상으로 도핑하기 힘들기 때문에 플레이트 전극에 포지티브 바이어스를 인가할 경우 플레이트 전극에서 공핍층이 발생하여 캐패시턴스를 떨어뜨리는 현상이 발생하게 된다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 반구형 실리콘을 적용함에 있어서, 전극 공핍에 따른 캐패시턴스 저하를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1은 플레이트 전극 형성 공정에 따른 캐패시턴스의 변화를 나타낸 특성도.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부 구조가 형성된 기판 상부에 제1 비정질실리콘막을 증착하되, 상기 제1 비정질실리콘막 상부의 도전형 도펀트의 농도가 상대적으로 낮고 하부가 상대적으로 높게 도핑되도록 다단계로 증착하는 제1 단계; 상기 제1 비정질실리콘막을 패터닝하여 단위 전하저장 전극 패턴을 형성하는 제2 단계; 상기 제1 비정질실리콘막 표면에 실리콘 씨드층을 형성하는 제3 단계; 상기 실리콘 씨드층을 매개로 하여 상기 제1 비정질실리콘막 표면에 반구형 실리콘을 증착하는 제4 단계; 적어도 상기 반구형 실리콘이 증착된 상기 전하저장 전극 표면에 유전체막을 증착하는 제5 단계; 및 상기 유전체막이 형성된 전체 구조 상부에 플레이트 전극 형성을 위한 제2 비정질실리콘막을 증착하되, 상기 제2 비정질실리콘막 하부의 도전형 도펀트의 농도가 상대적으로 높고 상부가 상대적으로 낮게 도핑되도록 다단계로 증착하는 제6 단계를 포함하는 반도체 소자의 캐패시터 형성방법이 제공된다.

바람직하게 본 발명은, 상기 제6 단계 수행 후, 상기 도전형 도펀트의 재분포를 위한 열처리를 실시하는 제7 단계를 더 포함하여 이루어진다.

바람직하게 본 발명은, 상기 제6 단계 수행 후, 상기 제2 비정질실리콘막에 상기 도전형 도펀트를 추가적으로 도핑하는 제7 단계를 더 포함하여 이루어진다.

바람직하게, 상기 제2 비정질실리콘막 내의 상기 도전형 도펀트의 농도가 적어도 5×10²⁰ions/㎤인 것을 특징으로 한다.

바람직하게, 상기 제6 단계는, 500∼550℃의 온도에서 고농도층을 증착하는 제7 단계와, 550∼600℃의 온도에서 저농도층을 증착하는 제8 단계를 포함하여 이루어진다.

바람직하게, 상기 고농도층은 상기 저농도층에 비해 도핑 소오스 가스의 유량비를 크게 하여 증착한다.

바람직하게, 상기 저농도층은 상기 고농도층에 비해 두껍게 증착한다.

바람직하게, 상기 도전형 도펀트는 인(P)이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

우선, 트랜지스터 및 캐패시터 동작에 필요한 하부 구조를 형성하고, 전하저장 전극을 형성한다. 전하저장 전극의 형성은 앞서 언급한 대한민국 특허출원 제10-2000-037437호와 같이 전하저장 전극용 비정질실리콘 박막을 도핑 농도가 다르게 2단계로 증착하는 방법을 사용한다. 즉, 먼저 P 농도가 높은(5×10²¹ions/㎤ 이상) 인시튜 도핑된 비정질실리콘을 증착하고, 이어서 웨이퍼를 반응챔버에서 꺼내지 않은채 도핑 소오스 가스의 유량을 낮추거나 도핑 소오스 가스의 유입을 중단시켜 도펀트 농도가 낮거나(1×10²⁰ions/㎤ 이하) 도핑되지 않은 비정질실리콘을 증착한다. 이후, 단위 전하저장 전극을 정의하는 공정을 수행하고, 비정질실리콘 표면에 실리콘 씨드를 형성하고 소정의 어닐링을 실시하여 반구형 실리콘을 형성한다. 이때, 소자의 특성에 따라 별도로 열처리를 실시할 수 있다. 한편, 캐패시터의 구조에 따라 실리콘을 2단계 이상의 다단계로 증착할 수 있다.

다음으로, 유전체를 형성한다. 유전체는 통상의 ONO 구조 또는 NO(nitride-oxide) 구조로 형성한다.

이어서, 플레이트 전극용 실리콘을 증착한다. 플레이트 전극용 실리콘은 비정질실리콘의 2단계 증착을 통해 형성한다. 즉, 유전체와 접촉하는 플레이트 전극의 하부에는 인(P)이 고농도로 도핑된 제1 비정질실리콘(100∼500Å)이 존재하도록 하고, 그 상부에 나머지 두께 만큼의 제2 비정질실리콘을 증착한다. 제2 비정질실리콘은 제1 비정질실리콘과 제2 비정질실리콘의 총 두께가 2000Å 정도(128메가급 DRAM의 이너 캐패시터의 경우)가 되도록 증착하며, 증착율을 증가시키기 위하여 제1 비정질실리콘에 비해 저농도로 도핑되도록 한다. 통상적으로, 도핑 소오스 가스의 유량에 따라 2배 이상의 증착율 차이를 보인다. 본 실시예에서 저농도로 도핑된 제2 비정질실리콘을 도입한 이유는 증착율을 높여 생산성을 제고하기 위함이다.

본 실시예에 따른 플레이트 전극 형성 공정을 보다 자세히 살펴본다.

본 실시예에서는 전술한 바와 같이 인(P)의 고용한계를 높이기 위하여 플레이트 전극용 전도막으로 기존의 폴리실리콘이 아닌 비정질실리콘을 사용하였다.즉, Si₂H₆또는 SiH₄와 같은 베이스 가스와 1∼5% PH₃/H₂또는 PH₃/SiH₄와 같은 도핑 소오스 가스를 사용하여 인이 도핑된 비정질실리콘을 증착한다. 이때, 증착온도는 제1 비정질실리콘의 경우 500∼550℃, 제2 비정질실리콘의 경우 550∼600℃가 바람직하며, 공정 압력은 2Torr 이하로 낮추는 것이 인의 고용한계를 높이는데 도움이 된다. 한편, 도핑 소오스 가스의 유량비를 증가시키거나, 비정질실리콘 증착 후 추가적인 도핑을 실시하는 것도 박막 내의 도핑 농도를 높이는 방법이 될 수 있다.

예컨대, 제1 비정질실리콘의 경우, 증착시 베이스 가스의 유량을 1000∼1500sccm, 도핑 소오스 가스의 유량을 500∼1500sccm으로 한다면, 제2 비정질실리콘 증착시에는 도핑 소오스 가스의 유량을 300sccm 이하로 제한한다.

한편, 상기와 같은 공정을 통해 플레이트 전극이 형성되면 불순물 재분포를 위하여 고온 열처리를 실시하는 것이 바람직한데, 퍼니스 열처리의 경우 700℃ 이상으로, 급속열처리의 경우 750℃ 이상으로 열처리를 실시하는 것이 바람직하다.

첨부된 도면 도 1은 플레이트 전극 형성 공정에 따른 캐패시턴스의 변화를 나타낸 특성도로서, 곡선 B는 플레이트 전극을 상기 실시예에 따라 인(P)의 도핑 농도를 10.6×10²⁰ions/㎤와 9.1×10²⁰ions/㎤로 나누어 2단계로 증착(증착 온도는 550℃)한 경우의 바이어스에 따른 캐패시턴스를 나타내며, 곡선 C는 인의 도핑 농도를 9.7×10²⁰ions/㎤로 하여 550℃에서 단일층으로 증착한 경우의 캐패시턴스 변화를 나타내며, 곡선 D는 증착 온도를 종래과 같이 570℃ 이상으로 하고 5×10²⁰ions/㎤의 도핑 농도의 단일층으로 증착한 경우의 캐패시턴스 변화를 나타내고 있다. 3 경우 모두 전하저장 전극은 2단계 증착을 실시하였다.

도 1을 참조하면, 종래에는 플레이트 전극의 도핑 농도가 낮아 포지티브 바이어스를 인가하면 전극 공핍이 유발되어 캐패시턴스가 저하되었으나(곡선 D 참조), 실리콘 증착 공정 온도를 낮추어 비정질실리콘으로 증착하면 인의 고용한계가 증대되어 고농도 도핑이 가능하고 이에 따라 포지티브 바이어스 인가시에도 캐패시턴스가 유지됨을 확인할 수 있다(곡선 B, C 참조). 특히, 상기 일 실시예와 같이 플레이트 전극을 2 단계 증착을 실시하는 경우(곡선 B), 가장 우수한 캐패시턴스 특성을 보임은 물론 인의 도핑 농도를 높여 단일층으로 증착하는 경우(곡선 C)에 비해 공정 시간(증착 시간)이 짧아 생산성 측면에서 유리하다. 플레이트 전극을 2 단계 증착을 실시하는 경우(곡선 B), 1.0V에서의 캐패시턴스가 종래(곡선 D)의 27.6fF/cell에서 32fF/cell로 증가하였으며, 네가티브 바이어스 인가시에도 조금씩 높은 캐패시턴스를 보이고 있다.

이렇듯 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 플레이트 전극을 2단계로 증착하는 경우를 일례로 들어 설명하였으나, 본 발명은 소자의 특성 및 캐패시터 구조에 따라 다단계로 증착하는 경우에도 적용할 수 있다.

또한, 전술한 실시예에서는 도전형 도펀트로 인(P)을 도핑하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 도전형 도편트를 사용하는 경우에도 적용할 수 있다.

전술한 본 발명은 생산성 저하를 최소화하면서 플레이트 전극의 공핍에 따른 캐패시턴스의 저하를 방지할 수 있는 효과가 있으며, 이로 인하여 반도체 소자의 리프레쉬 특성 및 신뢰도를 확보할 수 있는 효과가 있다.

Claims (8)

1. 소정의 하부 구조가 형성된 기판 상부에 제1 비정질실리콘막을 증착하되, 상기 제1 비정질실리콘막 상부의 도전형 도펀트의 농도가 상대적으로 낮고 하부가 상대적으로 높게 도핑되도록 다단계로 증착하는 제1 단계;

   상기 제1 비정질실리콘막을 패터닝하여 단위 전하저장 전극 패턴을 형성하는 제2 단계;

   상기 제1 비정질실리콘막 표면에 실리콘 씨드층을 형성하는 제3 단계;

   상기 실리콘 씨드층을 매개로 하여 상기 제1 비정질실리콘막 표면에 반구형 실리콘을 증착하는 제4 단계;

   적어도 상기 반구형 실리콘이 증착된 상기 전하저장 전극 표면에 유전체막을 증착하는 제5 단계; 및

   상기 유전체막이 형성된 전체 구조 상부에 플레이트 전극 형성을 위한 제2 비정질실리콘막을 증착하되, 상기 제2 비정질실리콘막 하부의 도전형 도펀트의 농도가 상대적으로 높고 상부가 상대적으로 낮게 도핑되도록 다단계로 증착하는 제6 단계

   를 포함하는 반도체 소자의 캐패시터 형성방법.
2. 제1항에 있어서,

   상기 제6 단계 수행 후,

   상기 도전형 도펀트의 재분포를 위한 열처리를 실시하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제1항에 있어서,

   상기 제6 단계 수행 후,

   상기 제2 비정질실리콘막에 상기 도전형 도펀트를 추가적으로 도핑하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제1항에 있어서,

   상기 제2 비정질실리콘막 내의 상기 도전형 도펀트의 농도가 적어도 5×10²⁰ions/㎤인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제1항 또는 제4항에 있어서,

   상기 제6 단계는,

   500∼550℃의 온도에서 고농도층을 증착하는 제7 단계와,

   550∼600℃의 온도에서 저농도층을 증착하는 제8 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제5항에 있어서,

   상기 고농도층은 상기 저농도층에 비해 도핑 소오스 가스의 유량비를 크게 하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제5항에 있어서,

   상기 저농도층은 상기 고농도층에 비해 두껍게 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
8. 제1항 내지 제4항 중 어느 한 항에 있어서,

   상기 도전형 도펀트는 인(P)인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.