JPH03127126A - Information processor - Google Patents
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- JPH03127126A JPH03127126A JP26503289A JP26503289A JPH03127126A JP H03127126 A JPH03127126 A JP H03127126A JP 26503289 A JP26503289 A JP 26503289A JP 26503289 A JP26503289 A JP 26503289A JP H03127126 A JPH03127126 A JP H03127126A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係り、特にキャッシュ・メモリ
を用いて命令を高速に実行する情報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and particularly to an information processing device that uses a cache memory to execute instructions at high speed.
コンピュータ等の情報処理装置は、一般に実行する命令
を主記憶装置に格納している。中央処理装置では、主記
憶装置から命令を順次読み出し、命令のデコードを行い
、更に実行アドレスの読み出し、処理の実行、実行アド
レスへの結果の格納という順序で処理を行う。Information processing devices such as computers generally store instructions to be executed in a main memory. The central processing unit sequentially reads instructions from the main memory, decodes the instructions, reads the execution address, executes the process, and stores the result at the execution address.
このような情報処理装置で、命令の実行を行う中央処理
装置は大規模集積回路等の論理回路により高速化されて
いる。一方、命令が格納されている主記憶装置の記憶容
量は増大しているが、その命令をアクセスする速度は中
央処理装置に比べて低速である。このため、中央処理装
置が高速化されても情報処理装置としての処理速度は主
記憶装置の処理速度に制限されてしまう。In such information processing devices, the speed of the central processing unit that executes instructions is increased by using logic circuits such as large-scale integrated circuits. On the other hand, although the storage capacity of the main memory device in which instructions are stored is increasing, the speed at which the instructions are accessed is slower than that of the central processing unit. For this reason, even if the speed of the central processing unit is increased, the processing speed of the information processing device is limited to the processing speed of the main storage device.
このような問題を解決するために、主記憶装置と中央処
理装置の間に高速のキャッシュ・メモリを配置した情報
処理装置がある。キャッシュ・メモリは、一般に高価で
あるため主記憶装置よりも小容量であるが、中央処理装
置に比べて充分高速にアクセスすることができるメモリ
である。−殻内なプログラムに従い限られた時間に主記
憶装置から読み出される命令やデータのアドレスは、近
接する一定の範囲に存在している可能性が高い。In order to solve such problems, there are information processing apparatuses in which a high-speed cache memory is arranged between a main memory and a central processing unit. Cache memory is generally expensive and has a smaller capacity than main memory, but it is memory that can be accessed at a much higher speed than central processing units. - The addresses of instructions and data that are read from the main memory in a limited time according to the internal program are likely to exist within a certain range of proximity.
従って、ある時点に必要な主記憶装置の領域は一部で十
分である。そこで、必要とされる一部の命令やデータを
高速処理が可能なキャッシュ・メモリに格納することに
よって、主記憶装置に対するアクセスを見かけ上高速化
している。Therefore, only a portion of the area of the main storage device is required at a certain point in time. Therefore, by storing some of the necessary instructions and data in a cache memory capable of high-speed processing, access to the main memory device is apparently made faster.
そして、更に高速処理を可能とするために、デコード情
報キャッシュが提案されている。これは、主記憶装置か
ら読み出された命令を命令実行部の動作に必要な形態に
デコードする時間を適宜省略することにより処理の高速
化を達成するものである。すなわち、デコード済みの命
令を中央処理装置内のキャッシュ・メモリに保存し、次
の命令がキャッシュ・メモリにあればデコードをせず、
既にデコードされている命令を使用するものである。In order to enable even faster processing, a decoding information cache has been proposed. This achieves faster processing by appropriately omitting the time required to decode instructions read from the main memory into a form necessary for the operation of the instruction execution unit. In other words, the decoded instruction is stored in the cache memory in the central processing unit, and if the next instruction is in the cache memory, it is not decoded.
It uses instructions that have already been decoded.
デコード情報キャッシュは、命令が複雑になるに従い、
デコードする時間が命令の実行に比べて大きな時間を消
費するようになってきている場合に特に有効である。As the instructions become more complex, the decode information cache becomes
This is particularly effective when decoding time is consuming a large amount of time compared to instruction execution time.
デコード情報キャッシュを持った中央処理装置では、命
令を実行する場合に既にデコード情報キャッシュ内に命
令があれば、主記憶から命令をアクセスすることを行わ
ず、また、デコードも行う必要がないので、高速に命令
を実行することができる。In a central processing unit with a decode information cache, if an instruction is already in the decode information cache when executing an instruction, the instruction is not accessed from main memory and there is no need to decode it. Instructions can be executed at high speed.
しかし、命令の実行時には、命令の必要とする情報が格
納されている実行アドレスや、命令の実行結果を保存す
る実行アドレスを計算し、この実行アドレスからデータ
の読み出しや書き込みを行うことが頻繁に発生する。こ
の実行アドレスの計算には、主記憶装置の読み出しや、
中央処理装置内のレジスタの読み出しを伴うことがあり
、高速に行うことができない場合がある。このため、情
報処理装置の高速処理の障害となる場合があった。However, when an instruction is executed, the execution address where the information required by the instruction is stored or the execution address where the execution result of the instruction is stored is calculated, and data is frequently read or written from this execution address. Occur. Calculating this execution address involves reading the main memory,
This may involve reading registers within the central processing unit, and may not be able to be performed at high speed. For this reason, there have been cases where this has been a hindrance to high-speed processing of the information processing device.
そこで本発明の目的は、更に高速で処理することのでき
る情報処理装置を提供することにある。Therefore, an object of the present invention is to provide an information processing device that can perform processing at even higher speed.
本発明の情報処理装置は、（ｉ）実行する命令とその命
令の実行に必要なデータを格納する主記憶装置と、（ｉ
ｉ）この主記憶装置から実行する命令を順次読み出す命
令読出手段と、（ｉｉｉ ）この命令読出手段で読み出
される命令をデコードするデコード手段と、（ｉｖ）命
令読出手段で読み出される命令の実行に必要な主記憶装
置上のデータの実行アドレスを求める実行アドレス算出
手段と、（ｖ）命令読出手段で読み出される命令に対応
して、デコード手段から出力されるデコード情報を格納
する第１のメモリと、実行アドレス算出手段から出力さ
れる実行アドレスを格納する第２のメモリとを備えたデ
コード情報キャッシュと、（ｖｉ ）実行する命令がこ
のデコード情報キャッシュに格納されている場合には、
第１のメモリに格納されたデコード情報と第２のメモリ
に格納された実行アドレスから命令を実行し、格納され
ていない場合にはデコラ°−ド手段から出力されるデコ
ード情報と実行アドレス算出手段から出力される実行ア
ドレスから命令を実行する命令実行手段とを具備してい
る。The information processing device of the present invention includes (i) a main storage device that stores instructions to be executed and data necessary for executing the instructions;
i) instruction reading means for sequentially reading instructions to be executed from this main memory; (iii) decoding means for decoding the instructions read by this instruction reading means; and (iv) necessary for executing the instructions read by the instruction reading means. (v) a first memory for storing decoding information output from the decoding means in response to an instruction read by the instruction reading means; a decode information cache comprising a second memory for storing the execution address output from the execution address calculation means; and (vi) when an instruction to be executed is stored in the decode information cache,
Execute an instruction from the decoding information stored in the first memory and the execution address stored in the second memory, and if the instruction is not stored, the decoding information output from the decoding means and the execution address calculation means and an instruction execution means for executing an instruction from an execution address output from the execution address.
すなわち本発明の情報処理装置は、デコード情報キャッ
シュに、格納されているデコード情報が主記憶装置上の
どこに格納されている命令であるかを示す情報と、デコ
ード部の出力情報の他に、命令の実行アドレスと、実行
アドレスが何から生威されたかを示す情報を付加するよ
うにしたものである。In other words, the information processing device of the present invention stores, in the decode information cache, information indicating where in the main memory the stored decode information is stored as an instruction, and the output information of the decoding unit. The execution address of the file and information indicating where the execution address was derived from are added.
以下、実施例につき本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to Examples.
第１図は、本発明の一実施例における情報処理装置の構
成をブロックで示したものである。FIG. 1 is a block diagram showing the configuration of an information processing apparatus according to an embodiment of the present invention.
情報処理装置は中央処理装置１１を備えている。The information processing device includes a central processing unit 11 .
中央処理装置１１の命令読出部１２は、データバス１３
で接続された主記憶装置１４から順次命令を読み出し、
データバス１６を通して命令デコード部１７に供給する
ようになっている。主記憶装置１４には、中央処理装置
１１で実行される命令およびデータが格納されている。The instruction reading unit 12 of the central processing unit 11 is connected to the data bus 13.
reads instructions sequentially from the main memory 14 connected to
The data is supplied to the instruction decoding section 17 through the data bus 16. The main storage device 14 stores instructions and data to be executed by the central processing unit 11.
命令デコード部１７は、供給された命令をデコードする
ことによってデコード情報を作成し、また命令が必要と
する主記憶装置上のデータのアドレスを示す実行アドレ
スを計算する。本実塊例において実行アドレスは、指定
された相対アドレスと図示しないレジスタの値から計算
する。命令デコード部１７は、バス１８を通してデコー
ド情報を、またバス１９を通して実行アドレスをそれぞ
れ命令実行部２１およびデコード情報キャッジ：Ｌ２２
に供給する。命令デコード部１７は、実行している命令
の命令アドレスをバス２３を通してデコード情報キャッ
シュ２２に供給するようになっている。The instruction decoding unit 17 creates decode information by decoding the supplied instruction, and also calculates an execution address indicating the address of data on the main memory device required by the instruction. In this example, the execution address is calculated from the specified relative address and the value of a register (not shown). The instruction decoding section 17 sends decode information through a bus 18 and an execution address through a bus 19 to an instruction execution section 21 and a decode information cache: L22.
supply to. The instruction decode unit 17 supplies the instruction address of the instruction being executed to the decode information cache 22 via the bus 23.
デコード情報キャッジ５２２は、デコード情報、実行ア
ドレスおよび命令アドレスをひとまとまりとして、それ
ぞれ第１のメモリ２４、第２のメモリ２６および第３の
メモリ２７に格納する。デコード情報キャッシュ２２は
図示しない制御部を備えている。制御部は、命令デコー
ダ１７から供給される命令アドレスと第３のメモリ２７
の内容を比較し、命令アドレスが既に登録されているか
否かを確認する。登録済みであることが確認されるとデ
コード情報キャッジ：Ｌ２２は、その命令に対応するデ
コード情報をバス２８を通して、実行アドレスをバス２
９を通して命令実行部２１に供給する。また、登録状態
信号３１も同時に命令実行部２１に供給される。第３の
メモリ２７には、第２のメモリ２６に格納された実行ア
ドレスが有効か否かを示す実行アドレス有効ビット３２
が、対応する命令アドレスごとに付加されている。The decode information cache 522 stores the decode information, execution address, and instruction address as a group in the first memory 24, second memory 26, and third memory 27, respectively. The decode information cache 22 includes a control section (not shown). The control unit receives the instruction address supplied from the instruction decoder 17 and the third memory 27.
Compare the contents of and check whether the instruction address has already been registered. When it is confirmed that the instruction has been registered, the decode information cache: L22 sends the decode information corresponding to the instruction through the bus 28 and transfers the execution address to the bus 2.
9 to the instruction execution unit 21. Furthermore, the registration status signal 31 is also supplied to the instruction execution unit 21 at the same time. The third memory 27 includes an execution address valid bit 32 that indicates whether the execution address stored in the second memory 26 is valid.
is added to each corresponding instruction address.
命令実行部２１は、命令デコード部１７もしくはデコー
ド情報キャッシュ２２から供給される、デコード情報お
よび実行アドレスから命令の実行を行う。命令実行部２
１は、命令を実行した結果、図示しないレジスタや主記
憶装置１４の書き換えを行った場合、デコード情報キャ
ッシュ２２に書換情報３３を出力するようになっている
。The instruction execution unit 21 executes instructions from the decode information and execution address supplied from the instruction decode unit 17 or the decode information cache 22. Instruction execution unit 2
1 outputs rewrite information 33 to the decode information cache 22 when registers (not shown) or the main storage device 14 are rewritten as a result of executing an instruction.
次に、このように構成された情報処理装置の動作につい
て説明する。Next, the operation of the information processing apparatus configured as described above will be explained.
中央処理装置１１が命令を実行する場合、命令読出部１
２がデータバス１３を通じて主記憶装置１４から順次命
令を読み出す。命令読出部１２で読み出された命令は、
データバス１６を介して命令デコード部１７に供給され
る。When the central processing unit 11 executes an instruction, the instruction reading unit 1
2 sequentially reads instructions from the main memory 14 via the data bus 13. The instructions read out by the instruction reading unit 12 are as follows:
It is supplied to the instruction decoding section 17 via the data bus 16.
命令デコード部１７は、命令読出部１２から供給された
命令の命令アドレスをデコード情報キャッジ５２２に供
給する。命令デコード部Ｉ７は、命令読出部１２から供
給された命令をデコードして、命令実行部２１で命令を
実行するために必要なデコード情報を作成する。また命
令デコード部１７は、命令が必要とする主記憶装置１４
上のデータのアドレスを示す実行アドレスを［に計算す
る。これらデコード情報と実行アドレスは、それぞれバ
ス１８．１９を通して命令実行部２１とデコード情報キ
ャッシュ２２に供給される。The instruction decoding section 17 supplies the instruction address of the instruction supplied from the instruction reading section 12 to the decoding information cache 522. The instruction decoding section I7 decodes the instruction supplied from the instruction reading section 12 and creates decoding information necessary for the instruction execution section 21 to execute the instruction. The instruction decoding unit 17 also decodes the main memory 14 required by the instruction.
Calculate the execution address indicating the address of the above data. The decode information and execution address are supplied to the instruction execution section 21 and the decode information cache 22 through buses 18 and 19, respectively.
デコード情報キャッシュ２２０図示しない制御部は、命
令デコード部１７からバス２３を通して供給された命令
アドレスと第３のメモリ２７の内容を比較し、既に登録
されているか否かを調べる。A control section (not shown) of the decode information cache 220 compares the instruction address supplied from the instruction decoding section 17 via the bus 23 with the contents of the third memory 27 to check whether it has already been registered.
未登録の場合、命令デコード部１７から供給された命令
アドレスは、第３のメモリ２７に格納される。また、命
令デコードＢ１７で計算されたデコード情報および実行
アドレスは、それぞれバス１８．１９を通して第１のメ
モリ２４および第２のメモリ２６の各領域に命令アドレ
スと対応して格納されると共に、命令実行部２１に供給
される。If not registered, the instruction address supplied from the instruction decoding section 17 is stored in the third memory 27. Further, the decode information and execution address calculated by the instruction decode B17 are stored in each area of the first memory 24 and the second memory 26 via the bus 18.19, respectively, in correspondence with the instruction address, and the instruction execution 21.
命令実行部２１は、命令デコード部１７から供給された
デコード情報および実行アドレスを使用して命令の実行
を行う。The instruction execution section 21 executes the instruction using the decode information and execution address supplied from the instruction decoding section 17.
命令アドレスが既に登録されており、実行アドレス有効
ビット３２がセットされていれば、デコード情報キャッ
シュ２２は、登録状態信号３１を命令実行部２１および
命令デコード部１７に供給する。デコード情報キャッシ
ュ２２は、同時に第１のメモリ２４および第２のメモリ
２６に登録されているデコード情報および実行アドレス
を命令実行部２１に供給する。命令実行部２１は、登録
状態信号３１の供給を受けると命令デコード部１７にお
けるデコード等を待たずに、デコード情報キャッジ５２
２から供給されるデコード情報と実行アドレスから命令
を実行する。登録状態信号３１の供給を受けた命令デコ
ード部１７は、デコード情報の作成オよび実行アドレス
の計算をキャンセルする。If the instruction address has already been registered and the execution address valid bit 32 is set, the decode information cache 22 supplies the registration status signal 31 to the instruction execution section 21 and the instruction decoding section 17. The decode information cache 22 simultaneously supplies the decode information and execution address registered in the first memory 24 and the second memory 26 to the instruction execution unit 21. When the instruction execution section 21 receives the registration status signal 31, the instruction execution section 21 executes the decoding information cache 52 without waiting for decoding in the instruction decoding section 17.
The instruction is executed from the decode information and execution address supplied from 2. The instruction decoding unit 17 that has received the registration status signal 31 cancels the creation of decode information and the calculation of the execution address.
命令実行部２１で命令を実行した結果、主記憶装置１４
あるいは中央処理装置１１の図示しないレジスタの書き
換えを行う場合がある。これらの書き換えにより実行ア
ドレスが変化するので、命令デコード部１７で計算され
第２のメモリ２６に既に格納されている実行アドレスは
無効となる。As a result of executing the instruction in the instruction execution unit 21, the main memory 14
Alternatively, a register (not shown) of the central processing unit 11 may be rewritten. Since the execution address changes due to these rewrites, the execution address calculated by the instruction decoding unit 17 and already stored in the second memory 26 becomes invalid.
そこで、命令実行部２１は、書換情報３３をデコード情
報キャッシュ２２に供給する。デコード情報キャッシュ
２２は、供給された書換情報３３によって第１のメモリ
２４内の実行アドレス生成情報を参照し、書き換えられ
た情報を使用した命令の実行アドレス有効ビット３２を
クリアする。Therefore, the instruction execution unit 21 supplies the rewrite information 33 to the decode information cache 22. The decode information cache 22 refers to the execution address generation information in the first memory 24 based on the supplied rewrite information 33, and clears the execution address valid bit 32 of the instruction using the rewritten information.
命令デコード部１７からの命令アドレスは既に登録され
ているが、実行アドレス有効ビット３２がクリアされて
いる場合、デコード情報キャッシュ２２は、実行アドレ
スの無効を示す登録状態信号３１を命令実行部２１およ
び命令デコード部１７に供給する。命令実行部２１の供
給を受けるとデコード情報キャッシュ２２は、第１のメ
モリ２４に登録されているデコード情報のみをバス２８
を介して命令実行部２１に供給する。一方、登録状態信
号３１の供給を受けた命令デコード部１７は、実行アド
レスのみを計算し、これをバス１９を介して命令実行１
ｆｆ１２１とデコード情報キャッジ：Ｌ２２に供給する
。命令実行部２１は、デコード情報キャッジ：Ｌ２２か
ら供給されるデコード情報と、命令デコード部１７から
供給される実行アドレスに従って命令を実行する。デコ
ード情報キャッシュ２２は、第２のメモリ２６に格納さ
れ無効となっている実行アドレスを、命令デコード部１
７から新たに供給された実行アドレスに書き換える。If the instruction address from the instruction decode unit 17 has already been registered, but the execution address valid bit 32 is cleared, the decode information cache 22 sends the registration status signal 31 indicating invalidity of the execution address to the instruction execution unit 21 and the execution address valid bit 32. It is supplied to the instruction decoding section 17. Upon receiving the supply from the instruction execution unit 21, the decode information cache 22 transfers only the decode information registered in the first memory 24 to the bus 28.
is supplied to the instruction execution unit 21 via. On the other hand, the instruction decoding unit 17 that has received the registration status signal 31 calculates only the execution address and sends it via the bus 19 to the instruction execution 1
ff121 and decode information cache: supplied to L22. The instruction execution unit 21 executes an instruction according to the decode information supplied from the decode information cache L22 and the execution address supplied from the instruction decode unit 17. The decode information cache 22 stores invalid execution addresses stored in the second memory 26 in the instruction decode unit 1.
7 to the newly supplied execution address.
以上の動作を各命令ごとに行うことにより、デコード情
報・キャッシュ２２内は次第にデコードされた命令で満
たされていく。−船釣な命令の列は同じ命令を多数実行
することが多く、命令の実行に従って以前に既にデコー
ドを行いデコード情報キャッシュ２２内にある命令が使
用される頻度が高くなる。この場合、命令の読み出し、
デコード、実行アドレスの計算を行う必要がなくなり、
高速な命令の実行を行うことができる。By performing the above operations for each instruction, the decode information cache 22 is gradually filled with decoded instructions. - A sequence of random instructions often executes many of the same instructions, and as the instructions are executed, instructions that have already been decoded and are in the decode information cache 22 are used more frequently. In this case, reading the instruction,
There is no need to decode or calculate the execution address.
It is possible to execute instructions at high speed.
以上説明した実施例では、命令の実行により主記憶装置
内のデータや図示しないレジスタが書き換えられ、第２
のメモリに格納されている実行アドレスが無効になって
も、これを検出することができる構成としているので、
書き換えによる命令の実行に矛盾を生じることがない。In the embodiments described above, data in the main memory and registers (not shown) are rewritten by executing an instruction, and the second
Even if the execution address stored in memory becomes invalid, this can be detected.
No contradiction occurs in the execution of instructions due to rewriting.
なお、命令実行部による命令の実行によっても実行アド
レスが変化することがないような、特定用途のための情
報処理装置の場合には、実行アドレス有効ビットは不要
である。Note that in the case of an information processing device for a specific purpose where the execution address does not change even when an instruction is executed by the instruction execution unit, the execution address valid bit is not necessary.
このように本発明によれば、デコード情報キャッシュに
命令アドレスに対応してデコード情報だけでなく実行ア
ドレスも格納する構成としたので、より高速に命令を実
行することができる。As described above, according to the present invention, not only the decode information but also the execution address is stored in the decode information cache corresponding to the instruction address, so that the instruction can be executed at higher speed.
第１図は本発明の一実施例における情報処理装置の回路
構成を示すブロック図である。
１１・・・・・・中央処理装置、１２・・・・・・命令
読出部、１７・・・・・・命令デコード部、
２１・・・・・・命令実行部、
２２・・・・・・デコード情報キャッシュ、２４・・・
・・・第１のメモリ、
２６・・・・・・第２のメモリ、
２７・・・・・・第３のメモ゛す。FIG. 1 is a block diagram showing the circuit configuration of an information processing apparatus in an embodiment of the present invention. 11...Central processing unit, 12...Instruction reading unit, 17...Instruction decoding unit, 21...Instruction execution unit, 22...・Decoding information cache, 24...
...First memory, 26...Second memory, 27...Third memory.
Claims (1)
する主記憶装置と、 この主記憶装置から実行する命令を順次読み出す命令読
出手段と、 この命令読出手段で読み出される命令をデコードするデ
コード手段と、 前記命令読出手段で読み出される命令の実行に必要な前
記主記憶装置上のデータの実行アドレスを求める実行ア
ドレス算出手段と、 前記命令読出手段で読み出される命令に対応して、前記
デコード手段から出力されるデコード情報を格納する第
１のメモリと、前記実行アドレス算出手段から出力され
る実行アドレスを格納する第２のメモリとを備えたデコ
ード情報キャッシュと、 実行する命令がこのデコード情報キャッシュに格納され
ている場合には、前記第１のメモリに格納されたデコー
ド情報と前記第２のメモリに格納された実行アドレスか
ら命令を実行し、格納されていない場合には前記デコー
ド手段から出力されるデコード情報と前記実行アドレス
算出手段から出力される実行アドレスから命令を実行す
る命令実行手段 とを具備することを特徴とする情報処理装置。[Scope of Claims] A main memory device that stores instructions to be executed and data necessary for executing the instructions; an instruction reading device that sequentially reads instructions to be executed from the main memory device; and instructions read by the instruction reading device. decoding means for decoding an instruction read by the instruction reading means; execution address calculation means for calculating an execution address of data on the main storage device necessary for executing the instruction read by the instruction reading means; , a decode information cache comprising a first memory for storing decode information output from the decode means and a second memory for storing the execution address output from the execution address calculation means; and an instruction to be executed. If the decode information is stored in this cache, the instruction is executed from the decode information stored in the first memory and the execution address stored in the second memory. An information processing device comprising: an instruction execution unit that executes an instruction from decode information output from the decode unit and an execution address output from the execution address calculation unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265032A JP2540959B2 (en) | 1989-10-13 | 1989-10-13 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265032A JP2540959B2 (en) | 1989-10-13 | 1989-10-13 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03127126A true JPH03127126A (en) | 1991-05-30 |
| JP2540959B2 JP2540959B2 (en) | 1996-10-09 |
Family
ID=17411642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265032A Expired - Lifetime JP2540959B2 (en) | 1989-10-13 | 1989-10-13 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540959B2 (en) |
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| EP2454537B1 (en) | 2009-07-16 | 2016-01-13 | Termal SRL | Radiation heating apparatus |
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| Publication number | Publication date |
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| JP2540959B2 (en) | 1996-10-09 |
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