KR100335537B1 - 전환 가능한 멀티 비트 반도체 기억 장치 - Google Patents

전환 가능한 멀티 비트 반도체 기억 장치 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

전환 가능한 멀티 비트 DRAM에 있어서, 메인 비트선 쌍(BLM, /BLM), 메인 센스 앰프(26)에 부가하여, 서브 비트선 쌍(BLS, /BLS), 서브 센스 앰프(27)를 마련하고, 메인 비트선 쌍(BLM, /BLM)과 서브 비트선 쌍(BLS, /BLS)의 사이에 트랜지스터(28, 29)를 접속하며, 메인 비트선(BLM)과 상보 서브 비트선(/BLS) 사이에 트랜지스터(30), 기준 캐패시터(31), 트랜지스터(32)를 접속한다. 이들을 제어함으로써, 메모리 셀(20)을 4치 메모리로서 사용하기도 하고, 2치 메모리로서 사용하기도 한다. 이에 따라, 기억 용량 및 소비 전력을 전환할 수 있다.

Description

전환 가능한 멀티 비트 반도체 기억 장치{SWITCHABLE MULTI BIT SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로, 더욱 상세하게는, 2치 메모리또는 다치 메모리로 전환이 가능한 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
일반적으로 DRAM에 있어서는, 메모리 셀의 캐패시터를 VCC(전원 전압) 또는 GND(접지 전압)로 충전함으로써 메모리 셀에 1 비트의 데이터 신호를 기입하고 있다. 이와 같이, 1개의 메모리 셀에 2 종류의 값을 기입할 수 있는 메모리를 2치(binary) 메모리라고 부른다. 이에 반하여, 1개의 메모리 셀에 3 종류 이상의 값을 기입할 수 있는 메모리를 다치(multi-value) 메모리라고 부른다. 예를 들어, 4치 메모리의 경우에는, 메모리 셀의 캐패시터를 VCC, (2/3)·VCC, (1/3)·VCC 또는 GND로 충전함으로써 메모리 셀에 2 비트의 데이터 신호를 기입할 수 있다. 따라서, 다치 메모리의 기억 용량은 2치 메모리에 비해서 비약적으로 커지지만, 기입 및 판독을 위한 제어 회로는 복잡하게 된다.
그런데, 노트북 퍼스널 컴퓨터 등에 있어서, 애플리케이션 프로그램(application program)이 기동하고 있는 상태에서는 메인 메모리의 기억 용량이 많은 것이 바람직하지만, 일시 정지 상태(suspended state)에서는 오히려 메인 메모리의 소비 전력이 작은 것이 바람직하다.
그러나, 일반적으로 메인 메모리에는 2치 메모리가 사용되고 있기 때문에, 기억 용량이 충분하지 않다고 하는 문제가 있었다. 또한, 2치 메모리에서는 기억 용량을 크게 하기 위해서 메모리 셀의 캐패시터 용량을 작게 하고 있어, 그 결과, 리프레쉬 주기가 짧아지고, 소비 전력이 커진다고 하는 문제가 있었다.
이에 반하여, 메인 메모리에 다치 메모리를 이용하는 것을 고려할 수 있지만, 일시 정지 상태에서는 기억 용량이 너무 커서, 소비 전력이 커진다고 하는 문제가 생길 수 있다.
그러므로, 본 발명의 목적은, 기억 용량이 큰 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 하나의 목적은, 소비 전력이 작은 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 의한 SDRAM의 구성을 나타내는 블록도,
도 2는 도 1에 도시한 각 뱅크의 구성을 나타내는 블록도,
도 3은 도 2에 도시한 메인 센스 앰프 또는 서브 센스 앰프의 구성을 나타내는 회로도,
도 4는 도 1에 도시한 메모리 셀 어레이를 제어하기 위한 기입/판독 제어 회로를 나타내는 블록도,
도 5는 도 4에 도시한 기입/판독 제어 회로의 구성을 나타내는 블록도,
도 6은 도 1에 도시한 제어 회로(16)의 주요 구성을 나타내는 블록도,
도 7은 도 6에 도시한 제어 회로(16)의 동작을 나타내는 타이밍도,
도 8은 도 1에 도시한 메모리 셀 어레이를 리프레쉬하기 위한 회로를 나타내는 블록도,
도 9는 도 2에 도시한 메모리 셀 어레이의 일부를 나타내는 블록도,
도 10은 도 9에 도시한 메모리 셀 어레이에 있어서 메모리 캐패시터가 (2/3)VCC로 충전되어 있는 경우의 판독 동작을 나타내는 타이밍도,
도 11은 도 10에 계속되는 재기입 동작을 나타내는 타이밍도,
도 12는 도 9에 도시한 메모리 셀을 4치 메모리로서 사용하는 경우에 있어서의 데이터 신호의 비트와 충전 전압의 대응 관계를 도시한 도면,
도 13은 도 9에 도시한 메모리 셀 어레이에 있어서 메모리 캐패시터가 VCC로 충전되어 있는 경우의 판독 동작을 나타내는 타이밍도,
도 14는 도 9에 도시한 메모리 셀 어레이에 있어서 메모리 캐패시터가 (1/3)VCC로 충전되어 있는 경우의 판독 동작을 나타내는 타이밍도,
도 15는 도 9에 도시한 메모리 셀 어레이에 있어서 메모리 캐패시터가 GND로 충전되어 있는 경우의 판독 동작을 나타내는 타이밍도,
도 16은 도 9에 도시한 메모리 셀을 2치 메모리로서 사용하는 경우의 판독 동작을 나타내는 타이밍도,
도 17은 도 16에 계속되는 재기입 동작을 나타내는 타이밍도,
도 18은 본 발명의 실시예 2에 의한 SDRAM의 주요부 구성을 나타내는 블록도,
도 19는 도 18에 도시한 SDRAM의 동작 형태를 도시한 도면,
도 20은 본 발명의 실시예 3에 의한 SDRAM에서의 모드 선택 신호 생성 회로의 구성을 나타내는 회로도,
도 21은 본 발명의 실시예 4에 의한 SDRAM에 있어서의 모드 선택 신호 생성 회로의 구성을 나타내는 회로도,
도 22는 본 발명의 실시예 5에 의한 SDRAM에서의 내부 전원 회로의 구성을나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
13 : 메모리 셀 어레이 #1∼#4 : 뱅크
15 : 모드 레지스터 20 : 다이나믹 메모리 셀
22 : 메모리 캐패시터 26 : 메인 센스 앰프
27 : 서브 센스 앰프
28∼30, 32 : N 채널 MOS 트랜지스터
31 : 기준 캐패시터 40 : 기입/판독 제어 회로
84 : 리프레쉬 타이머 88 : 분주 회로
89 : 리프레쉬 카운터
91∼94 : 기입/판독 제어 회로 95 : 패드
96, 97 : 인버터 회로 98 : 퓨즈
99 : 저항 소자 100, 101 : 전송 게이트
102 : 차동 증폭기 103 : P 채널 MOS 트랜지스터
본 발명에 따르면, 반도체 기억 장치는, 복수의 다이나믹 메모리 셀과, 기입/판독 회로를 구비한다. 다이나믹 메모리 셀의 각각은, 메모리 캐패시터를 포함한다. 기입/판독 회로는, 제 1 모드에 있어서, 메모리 캐패시터를 제 1 수의 전압 중 어느 하나의 전압으로 충전함으로써 다이나믹 메모리 셀에 데이터 신호를 기입하고, 또한 그 데이터 신호를 다이나믹 메모리 셀로부터 판독한다. 또한, 기입/판독 회로는, 제 2 모드에 있어서, 메모리 캐패시터를 제 1 수보다도 많은 제 2 수의 전압 중 어느 하나의 전압으로 충전함으로써 다이나믹 메모리 셀에 데이터 신호를 기입하고, 또한 그 데이터 신호를 다이나믹 메모리 셀로부터 판독한다.
상기 반도체 기억 장치에 있어서는, 제 2 모드에 있어서의 기억 용량이 제 1 모드에 있어서의 기억 용량보다 커진다. 그 때문에, 기억 용량의 전환이 가능하게된다.
바람직하게는, 상기 반도체 기억 장치는, 리프레쉬 회로를 더 구비한다. 리프레쉬 회로는, 제 1 모드에 있어서, 제 1 주기로 다이나믹 메모리 셀을 리프레쉬하고, 제 2 모드에 있어서, 제 1 주기보다도 짧은 제 2 주기로 다이나믹 메모리 셀을 리프레쉬한다.
따라서, 기억 용량이 작은 제 1 모드에서는 리프레쉬 주기가 길어지지만, 메모리 캐패시터의 용량이 제 1 모드에 있어서는 충분히 크기 때문에, 다이나믹 메모리 셀은 확실히 리프레쉬된다. 또한, 제 1 모드에서는 리프레쉬 주기가 길기 때문에, 소비 전력이 저감된다.
바람직하게는, 상기 반도체 기억 장치는 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치이다. 상기 반도체 기억 장치는, 모드 레지스터를 더 구비한다. 모드 레지스터는 제 1 및 제 2 모드를 나타내는 선택 신호를 기억한다.
따라서, 모드 레지스터에 제 1 모드를 나타내는 선택 신호를 등록하면, 이 동기형 반도체 기억 장치는 제 1 모드로 되고, 제 2 모드를 나타내는 선택 신호를 등록하면, 이 동기형 반도체 기억 장치는 제 2 모드로 된다. 그 때문에, 모드를 자유로이 전환할 수 있게 된다.
바람직하게는, 상기 복수의 다이나믹 메모리 셀은, 서로 독립적으로 동작할 수 있는 복수의 뱅크로 분할된다. 상기 기입/판독 회로는, 복수의 뱅크 중 어느 하나의 뱅크를 제 1 모드로 설정하고, 그 나머지 뱅크를 제 2 모드로 설정한다.
따라서, 각 뱅크마다 모드의 전환이 가능하게 된다. 그 때문에, 필요에 따라서 기억 용량 및 소비 전력을 소망하는대로 전환할 수 있게 된다.
바람직하게는, 상기 반도체 기억 장치는, 패드와, 선택 신호 생성 회로를 더 구비한다. 선택 신호 생성 회로는, 패드의 전압에 따라 제 1 및 제 2 모드를 나타내는 선택 신호를 생성한다.
따라서, 본딩 옵션에 의해 모드의 전환이 가능하게 된다. 그 때문에, 모드를 고정시킬 수 있다.
바람직하게는, 상기 반도체 기억 장치는, 퓨즈와, 선택 신호 생성 회로를 더 구비한다. 선택 신호 생성 회로는, 퓨즈에 따라 제 1 및 제 2 모드를 나타내는 선택 신호를 생성한다.
따라서, 퓨즈 옵션에 의해 모드의 전환이 가능하게 된다. 그 때문에, 모드를 고정시킬 수 있다.
바람직하게는, 상기 반도체 기억 장치는, 내부 전원 회로를 더 구비한다. 내부 전원 회로는, 외부 전원 전압을 받아, 제 1 모드시에 외부 전원 전압보다도 낮은 제 1 내부 전원 전압을 공급하고, 제 2 모드시에 외부 전원 전압보다도 낮고 또한 제 1 내부 전원 전압보다도 높은 제 2 내부 전원 전압을 공급한다.
따라서, 제 1 모드시의 내부 전원 전압이 제 2 모드시의 내부 전원 전압보다도 낮아지게 된다. 그 때문에, 제 1 모드시의 소비 전력을 저감시킬 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 의한 동기형 다이나믹 랜덤 액세스 메모리(SDRAM)의 구성을 나타내는 블록도이다. 도 1을 참조하면, 이 SDRAM은 외부 클럭 신호 CLK에 동기하여 동작한다. 이 SDRAM은, 클럭 버퍼(10)와, 어드레스 버퍼(11)와, 제어 신호 버퍼(12)와, 메모리 셀 어레이(13)와, 데이터 입출력 버퍼(14)와, 모드 레지스터(15)와, 제어 회로(16)를 구비한다.
클럭 버퍼(10)는 클럭 인에이블 신호 CKE에 응답하여 활성화되고, 외부 클럭 신호 CLK에 응답하여 내부 클럭 신호를 생성한다. 내부 클럭 신호는, 어드레스 버퍼(11), 제어 신호 버퍼(12), 제어 회로(16) 등, 이 SDRAM 내의 여러 내부 회로에 공급된다.
어드레스 버퍼(11)는, 외부 어드레스 신호 A0∼A12에 응답하여 내부 어드레스 신호 INTA0∼INTA12를 생성함과 동시에, 외부 뱅크 어드레스 신호 BA0, BA1에 응답하여 내부 뱅크 어드레스 신호 INTBA0, INTBA1을 생성한다.
제어 신호 버퍼(12)는, 칩 선택 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기입 인에이블 신호 /WE, 입출력 데이터 마스크 신호 DQM에 응답하여, 여러가지 내부 제어 신호를 생성한다.
메모리 셀 어레이(13)는, 4개의 뱅크 #1∼#4로 분할된다.
데이터 입출력 버퍼(14)는, 외부로부터 입력된 데이터 신호 DQ0∼DQ7을 메모리 셀 어레이(13)에 기입하거나, 메모리 셀 어레이(13)로부터 판독된 데이터 신호 DQ0∼DO7을 외부로 출력하기도 한다.
모드 레지스터(15)는, 외부로부터 설정된 CAS(열 어드레스 스트로브 신호) 레이턴시 등을 등록할 수 있는데, 여기서는 특히 모드 선택 신호 MLT도 등록이 가능하다. 이 SDRAM은, 모드 선택 신호 MLT가 H 레벨일 때 4치 메모리 모드로 되고, 모드 선택 신호 MLT가 L 레벨일 때 2치 메모리 모드로 되는데, 그 상세한 것은 후술하기로 한다.
제어 회로(16)는, 메모리 셀 어레이(13), 데이터 입출력 버퍼(14), 모드 레지스터(15) 등, SDRAM의 내부 회로 전체를 제어하는데, 여기서는 특히 모드 레지스터(15)에 모드 선택 신호 MLT를 등록한다.
도 2는, 도 1에 도시한 뱅크 #1∼#4 각각의 구성을 나타내는 블록도이다. 도 2를 참조하면, 각 뱅크는, 복수 행 및 복수 열에 배치된 복수의 다이나믹 메모리 셀(20)과, 복수 행에 배치된 복수의 워드선 WL0∼WLn+1과, 복수 열에 배치된 복수의 비트선 쌍 BL, /BL을 포함한다. 메모리 셀(20)의 각각은, 액세스 트랜지스터(21)와 메모리 캐패시터(22)를 포함한다. 액세스 트랜지스터(21)는 대응하는 비트선 BL 또는 /BL과 메모리 캐패시터(22) 사이에 접속되고, 대응하는 워드선에 접속된 게이트를 갖는다. 각 비트선 쌍 BL, /BL은, 비트선 BL과, 비트선 BL과 상보적인 비트선 /BL로 이루어진다. 각 비트선 BL은, 메인 비트선 BLM과 서브 비트선 BLS로 분할된다. 각 비트선 /BL은, 메인 비트선 /BLM과 서브 비트선 /BLS로 분할된다.
각 뱅크는, 행 어드레스 신호 RA를 디코드하는 행 디코더(23)와, 행 디코더(23)로부터의 디코드 신호에 응답하여 워드선 WL0∼WLn+1을 선택적으로 구동하는 워드선 드라이버(24)와, 열 어드레스 신호 CA에 응답하여 열 선택선 CSL을 선택적으로 구동하는 열 디코더(25)를 더 포함한다.
각 뱅크는, 복수의 메인 비트선 쌍 BLM, /BLM에 대응하여 마련된 복수의 메인 센스 앰프(26)와, 복수의 서브 비트선 쌍 BLS, /BLS에 대응하여 마련된 복수의 서브 센스 앰프(27)를 더 포함한다. 각 메인 센스 앰프(26)는 대응하는 메인 비트선 BLM과 메인 비트선 /BLM 사이에 접속되어, 그들 사이에 발생한 전위차를 증폭한다. 각 서브 센스 앰프(27)는 대응하는 서브 비트선 BLS와 서브 비트선 /BLS 사이에 접속되어, 그들 사이에 발생한 전위차를 증폭한다.
각 뱅크는, 복수의 메인 비트선 쌍 BLM, /BLM에 공통으로 마련된 상위 입출력선 쌍 UIO, /UIO와, 복수의 서브 비트선 쌍 BLS, /BLS에 공통으로 마련된 하위 입출력선 쌍 LIO, /LIO와, 복수의 메인 비트선 쌍 BLM, /BLM에 대응하여 마련된 복수의 열 선택 게이트 UCS와, 복수의 서브 비트선 쌍 BLS, /BLS에 대응하여 마련된 복수의 열 선택 게이트 LCS를 더 포함한다. 각 열 선택 게이트 UCS는, 대응하는 메인 비트선 쌍 BLM, /BLM과 상위 입출력선 쌍 UI0, /UI0 사이에 접속되고, 대응하는 열 선택선 CSL에 접속된 게이트를 갖는다. 각 열 선택 게이트 LCS는, 대응하는 서브 비트선 쌍 BLS, /BLS와 하위 입출력선 쌍 LIO, /LIO 사이에 접속되고, 대응하는 열 선택선 CSL에 접속된 게이트를 갖는다.
각 뱅크는, N 채널 MOS 트랜지스터(28, 29)와, N 채널 MOS 트랜지스터(30)와, 기준 캐패시터(31)와, N 채널 MOS 트랜지스터(32)를 더 포함한다. 트랜지스터(28)는 메인 비트선 BLM과 서브 비트선 BLS 사이에 접속된다. 트랜지스터(29)는 메인 비트선 /BLM과 서브 비트선 /BLS 사이에 접속된다. 트랜지스터(30)는 메인 비트선 BLM과 기준 캐패시터(31) 사이에 접속된다. 트랜지스터(32)는 서브 비트선 /BLS와 기준 캐패시터(31) 사이에 접속된다.
도 3은, 도 2에 도시한 메인 센스 앰프(26) 또는 서브 센스 앰프(27)의 구성을 나타내는 회로도이다. 도 3을 참조하면, 메인 센스 앰프(26)는, P 채널 MOS 트랜지스터(33∼35)와 N 채널 MOS 트랜지스터(36∼38)를 포함한다. 서브 센스 앰프(27)도 메인 센스 앰프(26)와 마찬가지로 구성된다. 메인 센스 앰프(26) 및 서브 센스 앰프(27)는 모두 종래의 구성과 동일하다.
이 SDRAM은, 도 4에 도시한 바와 같은 기입/판독 제어 회로(40)를 더 구비한다. 이 기입/판독 제어 회로(40)는, 모드 선택 신호 MLT에 응답하여, 제어 신호 TG0, TGBL0, TGZBL1, /MS0P, MS0N, /SS0P, SS0N을 생성한다. 제어 신호 TG0은, 도 2에 도시한 트랜지스터(28, 29)의 게이트에 인가된다. 제어 신호 TGBL0은, 도 2에 도시한 트랜지스터(30)의 게이트에 인가된다. 제어 신호 TGZBL1은, 도 2에 도시한 트랜지스터(32)의 게이트에 인가된다.
제어 신호 /MS0P는, 도 3에 도시한 메인 센스 앰프(26) 중의 트랜지스터(33)의 게이트에 인가된다. 제어 신호 MS0N은, 도 3에 도시한 메인 센스 앰프(26) 중의 트랜지스터(36)의 게이트에 인가된다. 제어 신호 /SS0P는, 도 3에 도시한 서브 센스 앰프(27) 중의 트랜지스터(33)의 게이트에 인가된다. 제어 신호 SS0N은, 도 3에 도시한 서브 센스 앰프(26) 중의 트랜지스터(36)의 게이트에 인가된다.
도 5는, 도 4에 도시한 기입/판독 제어 회로(40)의 구성을 나타내는 블록도이다. 도 5를 참조하면, 이 기입/판독 제어 회로(40)는, 인버터 회로(41)와, NAND 회로(42)와, 지연 회로(43)와, NAND 회로(44)를 포함한다. 이들 회로(41∼44)는, 활성화 신호 ACT 및 모드 선택 신호 MLT에 응답하여 제어 신호 TG0을 생성한다.
이 기입/판독 제어 회로(40)는, 지연 회로(45)와, NAND 회로(46)와, 인버터 회로(47)를 더 포함한다. 이들 회로(45∼47)는, 활성화 신호 ACT에 응답하여 제어 신호 /MS0P, MS0N을 생성한다.
이 기입/판독 제어 회로(40)는, NAND 회로(48)와, 인버터 회로(49)와, 지연 회로(50)와, NAND 회로(51)와, 인버터 회로(52)를 더 포함한다. 이들 회로(48∼52)는, 제어 신호 MS0N 및 모드 선택 신호 MLT에 응답하여 제어 신호 /SS0P 및 SS0N을 생성한다.
또한, 이 기입/판독 제어 회로(40)는, 도 2에 도시한 트랜지스터(30)를 제어하기 위한 TGBL0 제어 회로(53)와, 도 2에 도시한 트랜지스터(32)를 제어하기 위한 TGZBL1 제어 회로(54)를 포함한다. TGBL0 제어 회로(53)는, 활성화 신호 ACT 및 모드 선택 신호 MLT에 응답하여 제어 신호 TGBL0을 생성한다. TGZBL1 제어 회로(54)는, 활성화 신호 ACT 및 모드 선택 신호 MLT에 응답하여 제어 신호 TGZBL1을 생성한다.
도 6은, 도 1에 도시한 제어 회로(16)의 구성을 나타내는 블록도이다. 도 6을 참조하면, 이 제어 회로(16)는, 모드 레지스터(15)의 복수의 비트 MA0∼MA8에 대응하여 마련된 복수의 래치 회로(60∼68)와, 복수의 래치 회로(60∼68)에 대응하여 마련된 복수의 클럭형 인버터 회로(70∼78)와, 커맨드 디코더(80)와, 인버터 회로(81)를 포함한다.
래치 회로(60∼68)의 각각은, 서로 접속된 2개의 인버터 회로로 이루어진다.
클럭형 인버터 회로(70∼78)는, 어드레스 버퍼(11)로부터의 내부 어드레스 신호 INTA0∼INTA8을 래치 회로(60∼68)에 각각 전달한다.
커맨드 디코더(80)는, 외부로부터 제어 신호 버퍼(12)를 거쳐 인가된 커맨드를 디코드하여, 그 커맨드에 따른 제어 신호를 생성한다. 예를 들어, 모드 레지스터(15)의 설정을 가능하게 하기 위한 모드 레지스터 세트 커맨드가 인가되면, 커맨드 디코더(80)는 L 레벨의 모드 레지스터 세트 신호 /MSET를 생성한다. 이 모드 레지스터 세트 신호 /MSET는 클럭형 인버터 회로(70∼78)에 직접 인가됨과 동시에, 인버터 회로(81)에 의해 반전된 모드 레지스터 세트 신호 MSET가 클럭형 인버터 회로(70∼78)에 인가된다. 또한, 외부로부터 리프레쉬의 실행을 지령하는 오토 리프레쉬(auto refresh) 실행 커맨드가 인가되면, 커맨드 디코더(80)는 오토 리프레쉬 신호 ARF를 생성한다.
도 7에 도시하는 바와 같이, 클럭 신호 CLK의 상승시에 있어서, 칩 선택 신호 /CS가 L 레벨이고, 행 어드레스 스트로브 신호 /RAS가 L 레벨이고, 기입 인에이블 신호 /WE가 L 레벨이며, 또한 열 어드레스 스트로브 신호 /CAS가 L 레벨이면,커맨드 디코더(80)는 이들 신호를 모드 레지스터 세트 커맨드로 인식한다. 이에 따라, 소정 시간만큼 L 레벨의 모드 레지스터 세트 신호 /MSET가 생성된다. 이 L 레벨의 모드 레지스터 세트 신호 /MSET에 응답하여 클럭형 인버터 회로(70∼78)가 활성화되어, 내부 어드레스 신호 INTA0∼INTA8가 래치 회로(60∼68)에 각각 래치된다. 래치 회로(60∼68)에 래치된 신호는 모드 레지스터(15)의 비트 MA0∼MA8에 각각 등록된다. 이들 비트 중, 예를 들어 비트 MA0∼MA2는 버스트 길이를 나타낸다. 비트 MA8은 종래의 SDRAM에서는 사용되고 있지 않지만, 여기서는 다치 메모리 모드를 나타낸다. 보다 구체적으로는, H 레벨의 신호가 비트 MA8에 등록되면 이 SDRAM은 4치 메모리 모드로 되고, L 레벨의 신호가 비트 MA8에 등록되면 이 SDRAM은 2치 메모리 모드로 된다. 따라서, 이 SDRAM을 4치 메모리 모드로 할 경우에는 외부 어드레스 신호 A8을 H 레벨로 하고, 2치 메모리 모드로 할 경우에는 외부 어드레스 신호 A8을 L 레벨로 한다. 이 모드 레지스터(15)의 비트 MA8이 모드 선택 신호 MLT로서 도 4 및 도 5에 도시한 기입/판독 제어 회로(40)에 공급된다.
도 8은, 도 1에 도시한 메모리 셀 어레이(13)를 리프레쉬하기 위한 회로를 나타내는 블록도이다. 여기서는, 셀프 리프레쉬 모드와 오토 리프레쉬 모드가 있다.
도 8을 참조하면, 이 SDRAM은, 리프레쉬 타이머(84)와, 멀티플렉서(MUX)(85)와, 전송 게이트(86, 87)와, 분주 회로(88)와, 리프레쉬 카운터(89)를 구비한다. 리프레쉬 타이머(84)는, 미리 정해진 리프레쉬 주기로 셀프 리프레쉬 신호 SRF를 생성한다. 멀티플렉서(85)는 리프레쉬 타이머(84)로부터의 셀프 리프레쉬 신호SRF 및 도 6에 도시한 커맨드 디코더(80)로부터의 오토 리프레쉬 신호 ARF를 수신하여, 셀프 리프레쉬 모드시에는 셀프 리프레쉬 신호 SRF를 선택하고, 오토 리프레쉬 모드시에는 오토 리프레쉬 신호 ARF를 선택한다. 멀티플렉서(85)에 의해 선택된 리프레쉬 신호 RF는 전송 게이트(86, 87)에 공급된다. 전송 게이트(86, 87)는, 모드 레지스터(15)로부터의 모드 선택 신호 MLT에 응답하여 온/오프된다. 4치 모드의 경우에는, H 레벨의 모드 선택 신호 MLT 및 L 레벨의 모드 선택 신호 /MLT에 응답하여, 전송 게이트(86)가 온 상태로 되고, 전송 게이트(87)가 오프 상태로 된다. 한편, 2치 메모리 모드의 경우에는, L 레벨의 모드 선택 신호 MLT 및 H 레벨의 모드 선택 신호 /MLT에 응답하여, 전송 게이트(86)가 오프 상태로 되고, 전송 게이트(87)가 온 상태로 된다. 따라서, 분주 회로(88)는, 2치 메모리 모드의 경우에 멀티플렉서(85)로부터 공급되는 리프레쉬 신호 RF를 소정의 분주비(예를 들면 1/3)로 분주한다.
리프레쉬 카운터(89)는, 멀티플렉서(85)로부터 직접 공급되는 리프레쉬 신호 RF 또는 분주 회로(88)에 의해 분주된 리프레쉬 신호 RF에 응답하여, 행 어드레스 신호 RA를 순차적으로 생성한다.
다음에, 상기한 바와 같이 구성된 SDRAM의 동작을 설명한다. 여기서는, 도 9에 도시하는 바와 같이, 메모리 캐패시터(22)의 용량을 Cs로 하고, 메인 비트선 BLM, /BLM 각각의 기생 용량을 Cbm으로 하며, 서브 비트선 BLS, /BLS 각각의 기생 용량을 Cbs로 하고, 기준 캐패시터(31)의 용량을 zCs(메모리 캐패시터(22)의 용량 Cs의 z배)로 한다.
(1) 4치 메모리 모드의 경우
이 SDRAM을 4치 메모리 모드로 설정할 경우, 도 6에 도시한 모드 레지스터(15)의 비트 MA8에 H 레벨의 신호를 등록한다. 이에 따라, 모드 레지스터(15)로부터 H 레벨의 모드 선택 신호 MLT가 생성된다. 이 H 레벨의 모드 선택 신호 MLT는 도 4에 도시한 기입/판독 제어 회로(40), 보다 구체적으로는 도 5에 도시한 기입/판독 제어 회로(40) 중의 NAND 회로(42)와, NAND 회로(48)와, TGBL0 제어 회로(53)와, TGZBL1 제어 회로(54)에 공급된다. 이에 따라, 기입/판독 제어 회로(40)는, 도 10 및 도 11에 도시되는 바와 같은 제어 신호 TG0, MS0N, /MS0P, SS0N, /SS0P, TGBL0, TGZBL1을 생성한다.
멀티 메모리 모드에서는, 도 12에 도시하는 바와 같이, 메모리 캐패시터(22)는 VCC나, (2/3)VCC나, (1/3)VCC나, GND로 충전되고, 이에 따라 1개의 다이나믹 메모리 셀(20)에 2 비트의 데이터 신호가 기입된다. 여기서는, VCC가 (11)의 데이터 신호에 대응하고, (2/3)VCC가 (10)의 데이터 신호에 대응하며, (1/3)VCC가 (01)의 데이터 신호에 대응하고, GND가 (00)의 데이터 신호에 대응한다.
우선 도 10의 타이밍도를 이용하여, 메모리 셀(20)로부터 (10)의 데이터 신호를 판독하는 경우의 동작을 설명한다.
도 6에 도시한 커맨드 디코더(80)로부터 판독 또는 리프레쉬의 요구 신호가 생성되기 이전에는, 제어 신호 TG0, TGBL0, TGZBL1은 모두 H 레벨이다. 또한, 제어 신호 MS0N는 L 레벨이고, 제어 신호 /MS0P는 H 레벨이다. 또한, 제어 신호 SS0N는 L 레벨이고, 제어 신호 /SS0P는 H 레벨이다. 이 때, 비트선 BL 및 /BL은등화/프리차지 회로(90)에 의해 등화되고, 또한 (1/2)VCC로 프리차지되어 있다. 따라서, 메인 비트선 BLM 및 /BLM과 서브 비트선 BLS 및 /BLS의 전압은 모두 (1/2)VCC이다.
커맨드 디코더(80)로부터 판독 또는 리프레쉬의 요구 신호가 생성되면, 우선 제어 신호 TGBL0 및 TGZBL1이 L 레벨로 되고, 트랜지스터(30) 및 트랜지스터(32)가 오프 상태로 된다.
계속해서, 도 2 및 도 5에 도시한 워드선 드라이버(24)에 의해 워드선 WL의 전압이 상승하여, 액세스 트랜지스터(21)가 온 상태로 된다. 이에 따라, 메모리 캐패시터(22)에 축적되어 있던 전하가 메인 비트선 BLM 및 서브 비트선 BLS로 유출된다. 보다 구체적으로는, 용량 Cs, Cbm 및 Cbs에 축적되어 있던 모든 전하가 이들 용량 Cs, Cbm 및 Cbs에 재분배된다. 여기서는, 메모리 캐패시터(22)가 (2/3)VCC로 충전되어 있기 때문에, 재분배후의 메인 비트선 BLM 및 서브 비트선 BLS의 전압을 n1VCC(전원 전압 VCC의 n1배)로 하면, 다음 수학식 1이 성립된다.
따라서, 재분배후의 전압 n1VCC는 다음 수학식 2에 의해 표현된다.
또 다른 한쪽의 메인 비트선 /BLM 및 서브 비트선 /BLS의 전압은 (1/2)VCC로 유지되어 있기 때문에, 메인 비트선 BLM 및 /BLM의 사이(서브 비트선 BLS 및 /BLS의 사이)에는 다음 수학식 3으로 표현되는 전위차 ΔV가 발생한다.
계속해서, 제어 신호 TG0이 L 레벨로 되면, 트랜지스터(28) 및 트랜지스터(29)가 오프 상태로 되어, 서브 비트선 BLS 및 /BLS가 메인 비트선 BLM 및 /BLM으로부터 전기적으로 분리된다.
계속해서, 제어 신호 MS0N가 H 레벨로 되고, 또한 제어 신호 /MS0P가 L 레벨로 되면, 메인 센스 앰프(26)가 동작을 개시하여, 고 전위측의 메인 비트선 BLM의 전압은 전원 전압 VCC로 되고, 저 전위측의 메인 비트선 /BLM의 전압은 접지 전압 GND로 된다. 이 때, 서브 비트선 BLS 및 /BLS는 메인 비트선 BLM 및 /BLM으로부터 분리되어 있기 때문에, 서브 비트선 BLS 및 /BLS 사이의 전위차는 ΔV 그대로 유지된다.
메인 센스 앰프(26)에 의한 증폭이 완료된 후, 제어 신호 TGBL0이 소정 기간만큼 H 레벨로 되고, 이에 따라 트랜지스터(30)가 온 상태로 된다. 이 때, 메인 비트선 BLM의 전압은 메인 센스 앰프(26)에 의해 전원 전압 VCC로 고정되어 있기 때문에, 기준 캐패시터(31)는 VCC로 충전된다.
제어 신호 TGBL0이 L 레벨로 되돌아온 후, 제어 신호 TGZBL1이 소정 기간만큼 H 레벨로 되고, 이에 따라 트랜지스터(32)가 온 상태로 된다. 이에 따라, 용량 zCs 및 Cbs에 축적되어 있는 총 전하가 이들 용량 zCs 및 Cbs에 재분배된다. 용량 zCs는 VCC로 충전되고, 용량 Cbs는 (1/2)VCC로 충전되어 있기 때문에, 재분배후의 서브 비트선 /BLS의 전압을 n2VCC로 하면, 다음 수학식 4가 성립된다.
따라서, 재분배후의 전압 n2VCC는 다음 수학식 5에 의해 나타낼 수 있다.
따라서, 서브 비트선 /BLS에 발생하는 변동 전압 ΔVref는 다음 수학식 6으로 나타낼 수 있다.
여기서, 메인 비트선 BLM의 기생 용량 Cbm을 메모리 캐패시터(22)의 용량 Cs의 m배(Cbm=mCs)로 하고, 서브 비트선의 기생 용량 Cbs를 메모리 캐패시터(22)의 용량 Cs의 s배(Cbs=sCs)로 하여, 다음 수학식 7이 성립하면, 다음 수학식 8이 유도된다.
여기서, 예를 들어 m=1.5로 하고, s=1.5로 하면, z=3/10이 얻어진다.
계속해서, 제어 신호 SS0N가 H 레벨로 되고, 제어 신호 /SS0P가 L 레벨로 되면, 서브 센스 앰프(27)가 동작을 개시하여, 고 전위측의 서브 비트선 /BLS의 전압이 전원 전압 VCC로 되고, 저 전위측의 서브 비트선 BLS의 전압이 접지 전압 GND로 된다.
이와 같이 메인 비트선 쌍 BLM, /BLM에 판독된 데이터 신호는, 도 2에 도시한 열 선택 게이트 UCS, 상위 입출력선 쌍 UIO, /UIO, 및 도 1에 도시한 데이터 입출력 버퍼(14)를 거쳐 외부로 출력된다. 한편, 서브 비트선 쌍 BLS, /BLS에 판독된 데이터 신호는, 도 2에 도시한 열 선택 게이트 LCS, 하위 입출력선 쌍 LIC, /LIO, 및 도 1에 도시한 데이터 입출력 버퍼(14)를 거쳐 외부로 출력된다. 상기한 바와 같이, 메모리 캐패시터(22)가 (2/3)VCC로 충전되어 있을 경우에는, (10)이라고 하는 2 비트의 데이터 신호가 출력된다.
다음에, 도 11의 타이밍도를 이용하여 데이터 신호의 재기입 동작을 설명한다.
데이터 신호가 출력된 후, 제어 신호 MS0N가 L 레벨로 되고, 제어 신호 /MS0P가 H 레벨로 되어, 제어 신호 SS0N이 H 레벨로 되고, 또한 제어 신호 /SS0P가 L 레벨로 되면, 메인 센스 앰프(26) 및 서브 센스 앰프(27)가 동작을 정지한다.
계속해서, 제어 신호 TG0이 H 레벨로 되면, 트랜지스터(28) 및 트랜지스터(29)가 온 상태로 되어, 메인 비트선 BLM 및 서브 비트선 BLS 사이에서 전하의 재분배가 일어난다. 여기서는, 메인 비트선 BLM의 전압이 VCC이고, 서브 비트선 BLS의 전압이 GND(0V)이므로, 메모리 캐패시터(22)를 다시 (2/3)VCC로 충전하기 위해서는, 다음 수학식 9가 성립될 필요가 있다.
상술한 바와 같이, Cbm=mCs, Cbs=sCs이므로, 상기 수학식 9는 다음 수학식 10, 수학식 11과 같이 변형된다.
또한, 메모리 캐패시터(22)가 VCC로 충전되어 있는 경우, 즉 (11)의 데이터 신호가 메모리 셀(20)에 저장되어 있는 경우에는, 도 13에 도시하는 바와 같이, 메인 비트선 BLM 및 /BLM 사이 및 서브 비트선 BLS 및 /BLS 사이에 3ΔV의 전위차가 발생한다. 따라서, 메인 센스 앰프(26)에 의해 메인 비트선 BLM의 전압은 전원 전압 VCC로 되고, 메인 비트선 /BLM의 전압은 접지 전압 GND로 된다. 또한, 서브 센스 앰프(27)에 의해 서브 비트선 BLS의 전압은 전원 전압 VCC로 되고, 서브 비트선 /BLS의 전압은 GND로 된다.
따라서, 이 경우에는, (11)의 데이터 신호가 출력된다.
또한, 메모리 캐패시터(22)가 (1/3)VCC로 충전되어 있는 경우, 즉 (01)의 데이터 신호가 메모리 셀(20)에 저장되어 있을 경우에는, 도 14에 도시하는 바와 같이, 메인 비트선 BLM 및 /BLM 사이 및 서브 비트선 BLS 및 /BLS 사이에 ΔV의 전위차가 발생한다. 이 경우, 메인 비트선 BLM의 전압이 저하하기 때문에, 메인 센스 앰프(26)에 의해 메인 비트선 BLM의 전압은 접지 전압 GND로 되고, 메인 비트선 /BLM의 전압은 전원 전압 VCC로 된다. 또한, 이 경우에는, 서브 비트선 /BLS의 전압이 저하하기 때문에, 서브 센스 앰프(27)에 의해 서브 비트선 BLS의 전압이 전원 전압 VCC로 되고, 서브 비트선 /BLS의 전압이 접지 전압 GND로 된다.
따라서, 이 경우에는, (01)의 데이터 신호가 출력된다.
또한, 메모리 캐패시터(22)가 접지 전압 GND로 충전되어 있을 경우, 즉 메모리 셀(20)에 (00)의 데이터 신호가 저장되어 있는 경우에는, 도 15에 도시하는 바와 같이, 메인 비트선 BLM 및 서브 비트선 BLS의 전압이 3ΔV만큼 저하한다. 따라서, 메인 센스 앰프(26)에 의해 메인 비트선 BLM의 전압은 접지 전압 GND로 되고, 메인 비트선 /BLM의 전압은 전원 전압 VCC로 된다. 또한, 서브 센스 앰프(27)에 의해 서브 비트선 BLS의 전압은 접지 전압 GND로 되고, 서브 비트선 /BLS의 전압은 전원 전압 VCC로 된다.
따라서, 이 경우에는, (00)의 데이터 신호가 출력된다.
상술한 바와 같이, 4치 메모리 모드에 있어서는, 2 비트의 데이터 신호가 1개의 메모리 셀(20)에 기입되고, 또한 2 비트의 데이터 신호가 1개의 메모리 셀로부터 판독된다. 다음 표 1에 나타내는 바와 같이, 메모리 캐패시터(22)가 VCC로 충전되어 있는 경우에는 (11)의 데이터 신호가 판독되고, (2/3)VCC로 충전되어 있는 경우에는 (10)의 데이터 신호가 판독되며, (1/3)VCC로 충전되어 있는 경우에는 (01)의 데이터 신호가 판독되고, GND로 충전되어 있는 경우에는 (00)의 데이터 신호가 판독된다.
또한, 4치 메모리 모드의 경우, 모드 선택 신호 MLT는 H 레벨로 되기 때문에, 도 8에 도시한 전송 게이트(86)가 온 상태로 되고, 전송 게이트(87)가 오프 상태로 된다. 따라서, 멀티플렉서(85)로부터의 리프레쉬 신호 RF는 분주 회로(88)를 거치지 않고서 리프레쉬 카운터(89)에 직접 인가된다. 따라서, 리프레쉬 카운터(89)는 이 분주되어 있지 않은 리프레쉬 신호 RF에 응답하여 행 어드레스 신호 RA를 생성한다.
셀프 리프레쉬 모드에서는 리프레쉬 타이머(84)로부터의 셀프 리프레쉬 신호SRF가 리프레쉬 신호 RF로서 리프레쉬 카운터(89)에 인가되기 때문에, 미리 정해진 주기로 리프레쉬가 실행된다. 한편, 오토 리프레쉬 모드에서는 커맨드 디코더(80)로부터의 오토 리프레쉬 신호 ARF가 리프레쉬 신호 RF로서 리프레쉬 카운터(89)에 인가되기 때문에, 외부로부터 인가되는 오토 리프레쉬 커맨드의 주기로 리프레쉬가 실행된다.
(2) 2치 메모리 모드의 경우
다음에, 이 SDRAM을 2치 메모리 모드로 설정할 경우에는, 도 6에 도시한 모드 레지스터(15)의 비트 MA8에 L 레벨의 신호를 등록한다. 이에 따라, 모드 레지스터(15)로부터 L 레벨의 모드 선택 신호 MLT가 생성된다. 이 L 레벨의 모드 선택 신호 MLT는 도 4 및 도 5에 도시한 기입/판독 제어 회로(40)에 인가된다. 모드 선택 신호 MLT가 L 레벨인 경우에는, 기입/판독 제어 회로(40)는 도 16 및 도 17에 도시되는 바와 같은 제어 신호 MS0N, /MS0P, SS0N, /SS0P, TG0, TGBL0, TGZBL1을 생성한다. 이 경우, L 레벨의 모드 선택 신호 MLT가 기입/판독 제어 회로(40) 중의 NAND 회로(48)에 인가되기 때문에, 제어 신호 SS0N는 L 레벨로 유지되고, 제어 신호 /SS0P는 H 레벨로 유지된다. 그 때문에, 서브 센스 앰프(27)는 활성화되지 않는다.
우선, 도 16의 타이밍도를 이용하여 판독 동작을 설명한다.
워드선 WL이 상승하기 전에는, 제어 신호 TG인 TGBL0, TGZBL1이 모두 H 레벨이고, 메인 비트선 BLM 및 /BLM과 서브 비트선 BLS 및 /BLS은 (1/2)VCC로 프리차지되어 있다.
계속해서, 제어 신호 TGBL0, TGZBL1이 L 레벨로 되고, 트랜지스터(30) 및 트랜지스터(32)가 오프 상태로 된다. 이 2치 메모리 모드에서는, 데이터 신호의 재기입이 종료될 때까지 트랜지스터(30, 32)는 오프 상태로 되어 있다.
계속해서, 워드선 WL이 상승하면, 메인 비트선 BLM 및 /BLM 사이에 전위차 ΔV가 발생한다. 도 16에서는 메모리 캐패시터(22)가 VCC로 충전되어 있어 메인 비트선 BLM의 전압이 상승하고 있다. 따라서, 메모리 캐패시터(22)가 GND로 충전되어 있을 경우에는, 메인 비트선 BLM의 전압은 하강한다. 또한, 서브 비트선 BLS 및 /BLS이 메인 비트선 BLM 및 /BLM에 접속되어 있는 상태에서 메모리 캐패시터(22)의 전하가 유출되고 있기 때문에, 여기서 발생하는 전위차 ΔV는 상술한 4치 메모리 모드의 경우와 동일하다.
계속해서, 제어 신호 TG0이 L 레벨로 되고, 트랜지스터(28, 29)가 오프 상태로 된다. 이에 따라, 서브 비트선 BLS 및 /BLS이 메인 비트선 BLM 및 /BLM으로부터 분리된다. 여기서, 서브 비트선 BLS 및 /BLS를 메인 비트선 BLM 및 /BLM으로부터 분리시키고 있는 것은, 메인 센스 앰프(26)에 의한 증폭시의 부하를 가볍게 하기 위함이다. 따라서, 증폭시의 부하를 가볍게 할 필요가 없으면 제어 신호 TG0은 H 레벨 그대로 유지되어 있어도 무방하다.
계속해서, 제어 신호 MS0N가 H 레벨로 되고, 제어 신호 /MS0P가 L 레벨로 되면, 메인 센스 앰프(26)가 동작을 개시하여, 메인 비트선 BLM이 전원 전압 VCC로 되고, 메인 비트선 /BLM이 접지 GND로 된다.
이와 같이 메인 비트선 쌍 BLM, /BLM으로 판독된 데이터 신호는 도 2에 도시한 열 선택 게이트 UCS, 상위 입출력선 쌍 UI0, /UI0, 및 도 1에 도시한 데이터 입출력 버퍼(14)를 거쳐 외부로 출력된다. 도 16에서는 메인 비트선 BLM이 전원 전압 VCC이므로, (1)이라고 하는 1 비트의 데이터 신호가 출력된다. 메모리 캐패시터(22)가 접지 전압 GND로 충전되어 있는 경우에는, 메인 비트선 BLM의 전압이 접지 전압 GND로 되므로, (0)이라고 하는 1 비트의 데이터 신호가 출력된다.
다음에, 도 17의 타이밍도를 이용하여 데이터 신호의 재기입 동작을 설명한다.
제어 신호 MS0N가 L 레벨로 되고, 제어 신호 /MS0P가 H 레벨로 되어, 메인 센스 앰프(26)가 동작을 정지하기 전에 워드선 WL이 하강한다. 따라서, 메인 비트선 BLM의 전압은 전원 전압 VCC로 고정되어 있기 때문에, 메모리 캐패시터(22)는 다시 VCC로 충전된다.
상기한 바와 같이, 2치 메모리 모드의 경우에는, 1 비트의 데이터 신호가 1개의 메모리 셀(20)에 기입되고, 또한 1 비트의 데이터 신호가 1개의 메모리 셀(20)로부터 판독된다.
또한, 2치 메모리 모드의 경우에는, 모드 선택 신호 MLT가 L 레벨로 되기 때문에, 도 8에 도시한 전송 게이트(86)는 오프 상태로 되고, 전송 게이트(87)가 온 상태로 된다. 따라서, 멀티플렉서(85)로부터의 리프레쉬 신호 RF는 분주 회로(88)에 인가되는데, 여기서 분주된 리프레쉬 신호 RF가 리프레쉬 카운터(89)에 인가된다. 따라서, 리프레쉬 카운터(89)는, 이 분주된 리프레쉬 신호 RF에 응답하여 행어드레스 신호 RA를 생성한다. 따라서, 분주 회로(88)의 분주비가 1/3이면, 2치 메모리 모드에 있어서의 리프레쉬 주기는 상술한 4치 메모리 모드에 있어서의 리프레쉬 주기의 3배로 된다.
이상과 같이, 본 실시예 1에 따르면, 4치 메모리와 2치 메모리의 전환이 가능하게 된다. 따라서, 이러한 SDRAM을 노트북 퍼스널 컴퓨터 등에 채용하면, 복수의 애플리케이션 프로그램을 기동시키고 있는 통상 상태시에, 이 SDRAM을 4치 메모리 모드로 설정하면, 예컨대 128 Mbyte와 같이 기억 용량이 커진다. 한편, 일시 정지 상태시에는, 이 SDRAM을 2치 메모리 모드로 설정하면, 기억 용량은, 예컨대 64 Mbyte와 같이 작아지지만, 일시 정지 상태에서는 많은 워크 영역을 필요로 하지 않기 때문에, 이 정도의 기억 용량으로 충분하다. 또한, 4치 메모리 모드에 있어서의 리프레쉬 주기가, 예를 들어 64㎳라고 하면, 2치 메모리 모드에 있어서의 리프레쉬 주기는, 예를 들어 128㎳로 된다. 이와 같이, 2치 메모리 모드에서는 리프레쉬 주기가 길어지지만, 메모리 캐패시터(22)의 용량은 2치 메모리로서는 충분히 크기 때문에, 리프레쉬가 충분히 가능하다. 더구나, 이와 같이 리프레쉬 주기가 길어지기 때문에, 2치 메모리 모드에 있어서의 소비 전력이 저감된다. 따라서, 이 SDRAM을 노트북 퍼스널 컴퓨터 등에 채용한 경우에는, 일시 정지 상태에 있어서의 소비 전력이 저감된다.
또한, 4치 메모리 모드로도 동작하고 2치 메모리 모드로도 동작하는 대부분의 회로는 공통이기 때문에, 이러한 회로에 필요한 레이아웃 면적의 증대를 억제할 수 있다. 또한, 2치 메모리 모드에서는, 서브 센스 앰프(27)는 항상 동작하지 않기 때문에, 소비 전력이 저감된다. 또한, 모드 레지스터(15)에 외부로부터 소망하는 신호를 등록함으로써 모드 선택 신호 MLT의 논리 레벨을 결정하도록 하고 있기 때문에, 4치 메모리 모드 또는 2치 메모리 모드에 이 SDRAM을 자유롭게 설정하는 것이 가능하다.
또한, 분주기(88)를 마련하고 있기 때문에, 4치 메모리 모드용과 2치 메모리 모드용의 2 종류의 리프레쉬 타이머를 마련할 필요가 없다. 또한, 오토 리프레쉬 신호 ARF도 분주 회로(88)에 의해 분주되기 때문에, 4치 메모리 모드나 2치 메모리 모드의 어느 경우에도 항상 일정 주기로 오토 리프레쉬 커맨드를 부여하면 되기 때문에, 오토 리프레쉬에 필요한 제어가 용이하게 된다.
(실시예 2)
도 18은, 본 발명의 실시예 2에 의한 반도체 기억 장치의 주요 구성을 나타내는 블록도이다. 상기 실시예 1에서는 모든 뱅크 #1∼#4에 대응하여 1개의 기입/판독 제어 회로(40)가 마련되고, 이 기입/판독 제어 회로(40)는 1개의 모드 선택 신호 MLT에 응답하여 모든 뱅크 #1∼#4를 제어하고 있지만, 이 실시예 2에서는 도 18에 도시하는 바와 같이 4개의 뱅크 #1∼#4에 대응하여 4개의 기입/판독 제어 회로(91∼94)가 마련되고, 기입/판독 제어 회로(91∼94)는 뱅크 #1∼#4를 각각 독립적으로 제어한다. 즉, 기입/판독 제어 회로(91)는 도 4에 도시한 기입/판독 제어 회로(40)와 마찬가지로, 모드 선택 신호 MLT#1에 응답하여, 제어 신호 TG0#1, TGBL0#1, TGZBL1#1, /MS0P#1, MS0N#1, /SS0P#1, SS0N#1을 생성해 뱅크 #1에 공급한다. 기입/판독 제어 회로(92∼94)도 이 기입/판독 제어 회로(91)와 마찬가지이다.
이러한 SDRAM에 있어서, 예를 들면 모드 선택 신호 MLT#1이 L 레벨이고, 모드 선택 신호 MLT#2∼#4가 H 레벨이면, 도 19에 도시하는 바와 같이, 뱅크 #1만이 2치 메모리 모드로 되고, 그 밖의 뱅크 #2∼#4는 4치 메모리 모드로 된다. 따라서, 뱅크 #2∼#4의 기억 용량은 뱅크 #1의 기억 용량(16 Mbit)의 2배(32 Mbit)로 되지만, 뱅크 #1의 리프레쉬 주기는 뱅크 #2∼#4의 리프레쉬 주기(128㎳)의 3배(384㎳)로 된다.
본 실시예 2에 따르면, 뱅크 #2∼#4에 기동중인 애플리케이션 프로그램을 기억시키고, 뱅크 #1에 액세스 빈도가 낮은 일시 정지 상태의 데이터를 기억시키면, 필요 충분한 기억 용량을 갖고, 또한 소비 전력이 낮은 SDRAM으로 된다. 특히, SDRAM 내장의 마이크로 프로세서와 같이 기억 용량이 고정된 반도체 칩에 있어서는, 기억 용량과 소비 전력을 적절한 밸런스로 전환할 수 있다.
(실시예 3)
상기 실시예 1에서는 모드 레지스터(15)에 의해 모드 선택 신호 MLT가 생성되어 있지만, 본 실시예 3에서는 도 20에 도시하는 바와 같이 본딩 옵션에 의해 모드 선택 신호 MLT가 생성된다. 즉, 이 SDRAM에는, 패드(95)와, 인버터 회로(96, 97)를 포함하는 모드 선택 신호 생성 회로가 마련된다. 패드(95)에 전원 전압 VCC의 와이어를 본딩하면, 모드 선택 신호 MLT는 H 레벨로 된다. 한편, 패드(95)에 접지 전압 GND의 와이어를 본딩하면, 모드 선택 신호 MLT는 L 레벨로 된다. 따라서, 본딩 옵션에 의해 이 SDRAM을 4치 메모리 모드 또는 2치 메모리 모드로 전환할 수 있다.
따라서, 어셈블리 단계에서, 제조된 SDRAM의 메모리 셀 마진이 충분히 크면, 그 SDRAM을 4치 메모리 모드로 고정시키고, 메모리 셀 마진이 충분히 크지 않으면, 그 SDRAM을 2치 메모리 모드로 고정시킬 수 있다. 즉, 다치 메모리로서 사용할 수 있는 SDRAM을 4치 메모리 모드로 고정시키고, 메모리 셀 마진이 충분히 크지 않으면, 그 SDRAM을 2치 메모리 모드로 고정시킬 수 있다. 즉, 다치 메모리로서 사용할 수 없는 SDRAM을 2치 메모리로서 사용할 수 있어, 그 결과, 제조 양품률을 향상시킬 수 있다.
(실시예 4)
상기 실시예 3에서는 본딩 옵션에 의해 모드 선택 신호 MLT가 생성되어 있지만, 본 실시예 4에서는 도 21에 도시하는 바와 같이 퓨즈 옵션에 의해 모드 선택 신호 MLT가 생성된다. 이 SDRAM에서는, 도 20에 도시한 패드(95) 대신에 퓨즈(98) 및 저항 소자(99)가 마련된다. 퓨즈(98)는, 예를 들면 폴리실리콘 등으로 구성되며, 레이저 트리밍 등에 의해 절단하는 것이 가능하다. 저항 소자(99)는, MΩ 오더(order)의 높은 저항값을 갖는다. 따라서, 퓨즈(98)가 절단되어 있지 않은 경우에는, 인버터 회로(96)의 입력이 전원 전압 VCC로 풀 업되어, 모드 선택 신호 MLT는 H 레벨이 된다. 한편, 퓨즈(98)가 절단된 경우에는, 인버터 회로(96)의 입력이 접지 전압 GND으로 풀 다운되어, 모드 선택 신호 MLT는 L 레벨이 된다.
따라서, 다이싱(dicing) 단계 전에, 웨이퍼 상에 형성된 SDRAM의 메모리 셀 마진이 충분히 크면, 그 SDRAM을 다치 메모리 모드로 고정하고, 메모리 셀 마진이 부족하면, 그 SDRAM을 2치 메모리 모드로 고정할 수 있다. 그 때문에, 상기 실시예 3과 마찬가지로, 4치 메모리로서 사용할 수 없는 SDRAM을 2치 메모리로서 사용할 수 있어, 제조 양품률을 향상시킬 수 있다.
(실시예 5)
상기 실시예 3에 의한 SDRAM에, 도 22에 도시하는 바와 같은 내부 전원 회로를 더 마련하는 것도 가능하다. 이 내부 전원 회로는 외부 전원 전압 EVCC를 받아, 외부 전원 전압 EVCC보다도 낮은 내부 전원 전압 IVCC를, 예를 들면 도 1에 도시한 메모리 셀 어레이(13)에 공급한다.
도 22를 참조하면, 이 내부 전원 회로는, 전송 게이트(100, 101)와, 차동 증폭기(102)와, P 채널 MOS 트랜지스터(103)를 포함한다. 전송 게이트(100)는 모드 선택 신호 MLT 및 /MLT에 응답하여 온/오프 상태로 되고, 기준 전압 VrefL을 선택적으로 차동 증폭기(102)의 반전 입력 단자에 공급한다. 전송 게이트(101)는, 모드 선택 신호 MLT 및 /MLT에 응답하여 온/오프 상태로 되고, 기준 전압 VrefL보다도 높은 기준 전압 VrefH를 선택적으로 차동 증폭기(102)의 반전 입력 단자에 공급한다. 차동 증폭기(102)의 비(非)반전 입력 단자에는 내부 전원 전압 IVCC가 피드백되고, 이에 따라 차동 증폭기(102)는 내부 전원 전압 IVCC가 공급되는 기준 전압 VrefL 또는 VrefH와 동등하게 되도록 트랜지스터(103)를 제어한다.
4치 메모리 모드의 경우, 즉 모드 선택 신호 MLT가 H 레벨이고 모드 선택 신호 MLT가 L 레벨인 경우, 전송 게이트(100)가 오프 상태로 되고, 전송 게이트(101)가 온 상태로 된다. 따라서, 높은 쪽의 기준 전압 VrefH가 차동 증폭기(102i)에 공급되고, 그 결과, 이 내부 전원 회로는 기준 전압 VrefH과 같은 내부 전원 전압 IVCC를 공급한다.
한편, 2치 메모리 모드의 경우, 즉 모드 선택 신호 MLT가 L 레벨이고 또한 모드 선택 신호 /MLT가 H 레벨의 경우, 전송 게이트(100)가 온 상태로 되고, 전송 게이트(101)가 오프 상태로 된다. 따라서, 낮은 쪽의 기준 전압 VrefL이 차동 증폭기(102i)에 공급되고, 그 결과, 이 내부 전원 회로는 기준 전압 VrefL과 동등한 내부 전원 전압 IVCC를 공급한다.
본 실시예 5에 따르면, 4치 메모리 모드의 경우에 내부 전원 전압 IVCC가 높아지기 때문에, 메모리 셀의 기입 및 판독 마진이 커진다. 또한, 2치 메모리 모드의 경우에는 내부 전원 전압 IVCC가 낮아지기 때문에, 충분한 기입 및 판독 마진을 확보하면서 소비 전력을 저감시킬 수 있다.
이상과 같이 본 발명에 따르면, 제 1 모드에서 소수 비트의 데이터 신호를 다이나믹 메모리 셀에 기입하고, 그 데이터 신호를 다이나믹 메모리 셀로부터 판독하며, 제 2 모드에서 복수 비트의 데이터 신호를 다이나믹 메모리 셀에 기입하고, 그 데이터 신호를 다이나믹 메모리 셀로부터 판독하도록 하고 있기 때문에, 기억용량의 전환이 가능하게 된다.
또한, 기억 용량이 작은 제 1 모드에서는 리프레쉬 주기를 길게 하고 있기 때문에, 소비 전력을 저감시킬 수 있다.
또한, 선택 신호를 모드 레지스터에 등록하도록 하고 있기 때문에, 이 반도체 기억 장치의 모드를 자유롭게 전환할 수 있다.
또한, 각 뱅크마다 모드를 설정하도록 하고 있기 때문에, 필요에 따라 소망하는 기억 용량 및 소비 전력으로 전환할 수 있다.
또한, 본딩 옵션에 의해 모드를 설정하도록 하고 있기 때문에, 와이어 본딩에 의해 반도체 기억 장치의 모드를 고정할 수 있다.
또한, 퓨즈 옵션에 의해 모드를 설정하도록 하고 있기 때문에, 퓨즈의 절단/비절단에 의해 반도체 기억 장치의 모드를 고정할 수 있다.
또한, 제 1 모드시의 내부 전원 전압을 제 2 모드시보다도 낮게 하고 있기 때문에, 제 1 모드시의 소비 전력을 저감시킬 수 있다.
또, 금번 개시된 실시예는 모든 점에서 예시적인 것으로, 제한적인 것이 아님을 고려해야 한다. 본 발명의 범위는 상기한 설명에서가 아니라 특허 청구의 범위에 의해 표현되며, 특허 청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 반도체 기억 장치에 있어서,
    각각이 메모리 캐패시터(22)를 포함하는 복수의 다이나믹 메모리 셀(20)과,
    제 1 모드에서, 상기 메모리 캐패시터(22)를 제 1 수(a first number)의 전압 중 어느 하나의 전압으로 충전함으로써 상기 다이나믹 메모리 셀(20)에 데이터 신호를 기입하고, 또한 그 데이터 신호를 상기 다이나믹 메모리 셀(20)로부터 판독하며, 제 2 모드에서, 상기 메모리 캐패시터(22)를 상기 제 1 수보다도 많은 제 2 수의 전압 중 어느 하나의 전압으로 충전함으로써 상기 다이나믹 메모리 셀(20)에 데이터 신호를 기입하고, 또한 그 데이터 신호를 상기 다이나믹 메모리 셀(20)로부터 판독하는 기입/판독 수단(WL, BLM, /BLM, BLS, /BLS, 26∼32, 40)을 포함하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기억 장치는,
    상기 제 1 모드에서는, 제 1 주기로 상기 다이나믹 메모리 셀(20)을 리프레쉬하고, 상기 제 2 모드에서는, 상기 제 1 주기보다도 짧은 제 2 주기로 상기 다이나믹 메모리 셀(20)을 리프레쉬하는 리프레쉬 수단(84∼89)을 더 포함하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 기입/판독 수단은,
    상기 다이나믹 메모리 셀(20)에 접속된 워드선(WL)과,
    상기 다이나믹 메모리 셀(20)에 접속된 제 1 비트선(BLM)과,
    상기 제 1 비트선(BLM)과 상보적인 제 2 비트선(/BLM)과,
    상기 제 1 비트선(BLM)과 상기 제 2 비트선(/BLM) 사이에 접속된 제 1 센스 앰프(26)와,
    제 3 비트선(BLS)과,
    상기 제 3 비트선(BLS)과 상보적인 제 4 비트선(/BLS)과,
    상기 제 3 비트선(BLS)과 상기 제 4 비트선(/BLS) 사이에 접속된 제 2 센스 앰프(27)와,
    상기 제 1 비트선(BLM)과 상기 제 3 비트선(BLS) 사이에 접속된 제 1 트랜지스터(28)와,
    상기 제 2 비트선(/BLM)과 상기 제 4 비트선(/BLS) 사이에 접속된 제 2 트랜지스터(29)와,
    기준 캐패시터(31)와,
    상기 제 1 비트선(BLM)과 상기 기준 캐패시터(31) 사이에 접속된 제 3 트랜지스터(30)와,
    상기 제 4 비트선(/BLS)과 상기 기준 캐패시터(31) 사이에 접속된 제 4 트랜지스터(32)를 포함하는 반도체 기억 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3459192B2 (ja) * 1999-03-26 2003-10-20 沖電気工業株式会社 半導体集積回路
US6297988B1 (en) * 2000-02-25 2001-10-02 Advanced Micro Devices, Inc. Mode indicator for multi-level memory
WO2001073737A1 (fr) * 2000-03-30 2001-10-04 Seiko Epson Corporation Affichage
US6449209B1 (en) 2001-01-19 2002-09-10 Samsung Electronics Co., Ltd. Semiconductor memory device comprising more than two internal banks of different sizes
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6751159B2 (en) 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
JP2003338180A (ja) 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体記憶装置
US7716413B2 (en) * 2004-02-15 2010-05-11 Sandisk Il Ltd. Method of making a multi-bit-cell flash memory
US8019928B2 (en) * 2004-02-15 2011-09-13 Sandisk Il Ltd. Method of managing a multi-bit-cell flash memory
JP4427361B2 (ja) * 2004-03-16 2010-03-03 株式会社東芝 不揮発性半導体メモリ
KR100620658B1 (ko) * 2004-05-17 2006-09-14 주식회사 하이닉스반도체 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로
US20050255676A1 (en) * 2004-05-17 2005-11-17 Emmert James R Configuring a performance state of an integrated circuit die on wafer
DE102004036786A1 (de) * 2004-07-29 2006-03-23 Infineon Technologies Ag Chip mit Zustandselement, Konfigurationseinrichtung und Ausleseeinrichtung sowie Verfahren zum Betrieb, Konfigurieren und Überprüfen der Konfiguration desselben
KR100781984B1 (ko) * 2006-11-03 2007-12-06 삼성전자주식회사 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
TWI595502B (zh) * 2012-05-18 2017-08-11 半導體能源研究所股份有限公司 記憶體裝置和用於驅動記憶體裝置的方法
JP2014067241A (ja) 2012-09-26 2014-04-17 Fujitsu Semiconductor Ltd 半導体記憶装置及び電子装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180465A (ja) * 1995-12-27 1997-07-11 Nkk Corp 多値データを記憶する半導体記憶装置とその電荷供給回路及びその書込方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841695A (en) * 1997-05-29 1998-11-24 Lsi Logic Corporation Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell
JP3742191B2 (ja) * 1997-06-06 2006-02-01 株式会社東芝 半導体集積回路装置
US5982657A (en) * 1997-12-18 1999-11-09 Texas Instruments Incorporated Circuit and method for biasing the charging capacitor of a semiconductor memory array

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180465A (ja) * 1995-12-27 1997-07-11 Nkk Corp 多値データを記憶する半導体記憶装置とその電荷供給回路及びその書込方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

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