KR100334190B1 - 멀티스테이션통신버스시스템및이에사용되는마스터스테이션 - Google Patents

멀티스테이션통신버스시스템및이에사용되는마스터스테이션 Download PDF

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KR100334190B1
KR100334190B1 KR1019940037119A KR19940037119A KR100334190B1 KR 100334190 B1 KR100334190 B1 KR 100334190B1 KR 1019940037119 A KR1019940037119 A KR 1019940037119A KR 19940037119 A KR19940037119 A KR 19940037119A KR 100334190 B1 KR100334190 B1 KR 100334190B1
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KR1019940037119A
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젤레호에크스트라
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디2비시스템즈캄퍼니리미티드
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Abstract

본 발명은 마스터 스테이션들과 슬레이브 스테이션들을 수용하는 멀티스테이션 통신 버스 시스템에 있어서 임의의 마스터 스테이션은 프레임 베이스 조정수단과, 조정 결과 검출수단과, 상기 조정 수행시에 상기 메시지에 포함된 다수 프레임들의 지속 기간 동안에 다른 마스터 스테이션이 상기 지속 기간 동안에 로크된 슬레이브 스테이션에 적어도 특정 방식으로는 억세스하는 것이 차단되는 어드레스화된 슬레이브 스테이션을 각각 로크 및 언로크하기 위한 로킹 및 언로킹 신호화들을 포함하는 프레임 방향으로 조직화된 메시지를 전송하는 프레임 포맷팅 수단을 포함하는데, 상기 다른 마스터 스테이션이, 상기 차단이 검출될 때에는 상기 지속 기간의 표준 최대값 보다 실질적으로 작은 어떤 조합된 시간 길이로 비교적 빈번한 재시도 동작들의 제 1 시퀀스를 실행하고, 이어서 상기 지속 기간의 표준 최대값 보다 큰 어떤 조합된 시간 길이로 비교적 빈번하지 않은 재시도 동작들의 제 2 시퀀스를 실행하는 시퀀싱 수단을 구비하는 것을 특징으로 한다.

Description

멀티스테이션 통신 버스 시스템 및 이에 사용되는 마스터 스테이션
발명의 배경
본 발명은, 마스터 스테이션(master station)들과 슬레이브 스테이션(slave station)들을 수용하며, 임의의 마스터 스테이션은 프레임 베이스 조정수단과, 조정 결과 검출수단과, 상기 조정 수행시에 상기 메시지에 포함된 다수 프레임들의 지속 기간 동안에 다른 마스터 스테이션이 상기 지속 기간 동안에 로크된 슬레이브 스테이션에 적어도 특정 방식으로는 억세스하는 것이 차단되는 어드레스화된 슬레이브 스테이션을 각각 로크 및 언로크하기 위한 로킹 및 언로킹 신호화들을 포함하는 프레임 방향으로 조직화된 메시지를 전송하는 프레임 포맷팅 수단을 포함한다. 일반적으로, 이와 같은 통신 시스템들은 프레임의 허용 길이에 최대값을 부과하기 때문에 특정 마스터 스테이션은 전체 시스템을 적당한 시간 간격 이상동안 사용할 수 없다. 이 결과, 마스터 스테이션이 특정 슬레이브 스테이션에 긴 메시지를 보내고자할 경우에는 이것은 집합적으로 메시지를 구성하는 프레임들의 시퀀스로 행해져야 한다. 이러한 경우, 문제의 마스터 스테이션은 자유로이 어드레스화된 슬레이브 스테이션이 이 메시지의 연속적인 프레임들사이에 다른 마스터 스테이션들에 의해 어드레스화되는 것을 방지할 수 있어야 한다. 이러한 목적을 위해서, 예컨대 미국 특허 제 4,937,816호, 제 5,128,936호, 제 5,249,182호(PHN 12.484)에 기술된 바와 같은 로킹 메카니즘이 제안되었으며, 이 특허들은 본 출원의 양수인에게 양도되었으며, 본원에서 참고로 참조된다. 특정 실시예에서, 최대 로킹 주기는 300 밀리초가 될 수 있다. 그런데, 다른 마스터 스테이션이 문제의 슬레이브 스테이션으로 프레임을 전송하려 한다면, 이것은 성공하지 못할 것이다. 해결책으로는 제 2 마스터 스테이션이 후에 그 동작을 반복하는 것이다. 그럼에도 불구하고, 로크 또는 언로크된 슬레이브 스테이션의 위치들에서 액세스는 가능한 상당히 빨라야 한다. 이와 관련하여, 다른 마스터 스테이션에 의한 액세싱은 일시 차단될 수 있는데, 그 이유는 예컨대 슬레이브 스테이션이 이미 수신된 메시지로 계속해서 채워진 수신 버퍼를 가지고 있기 때문이다. 이와 같은 차단에 대한 다른 덜 빈번한 원인들로는 전기적 간섭과 일시 에러가 있다.
발명의 개요
따라서, 무엇보다도, 본 발명의 목적은 상술한 종류의 통신 버스 시스템을 제공하는 것으로서, 여기서, 마스터 스테이션은 슬레이브 스테이션이 다른 마스터 스테이션에 일시적으로 로크되는 경우와 또한 슬레이브 스테이션이 이와 같은 로킹이 없는 경우 모두에 있어 가능한 빨리 슬레이브 스테이션에 액세스할 수 있다. 게다가, 본 발명의 한 양상에 따라서, 본 발명은 상기 다른 마스터 스테이션이, 상기 차단이 검출된 때에는 상기 지속 기간의 표준 최대값 보다 실질적으로 작은 어떤 조합된 시간 길이로 비교적 빈번한 재시도 동작들의 제 1 시퀀스를 실행하고, 이어서 상기 지속 기간의 표준 최대값 보다 큰 어떤 조합된 시간 길이로 비교적 빈번하지 않은 재시도 동작들의 제 2 시퀀스를 실행하는 시퀀싱 수단을 구비하는 것을 특징으로 하고 있다. 상기 비교적 빈번한 재시도 동작들의 제 1 시퀀스를 통해서, 슬레이브 스테이션이 로크 또는 언로크됨에 관계 없이 간단한 에러 상태라면 슬레이브 스테이션에 대한 실제 액세스는 거의 지연되지 않을 것이다. 상기 비교적 빈번하지 않은 재시도 동작들0의 제 2 시퀀스를 통해서는, 로킹이 종료된 후에 다시 액세스가 가능하게 된다. 비록 일시적 에러 상태가 발생해도 상기 제 2 시퀀스의 연속한 요소들간의 비교적 긴 간격이 제 2 시퀀스의 연속적인 동작들에 대한 동일한 에러와의 상관 관계를 제거할 것이다. 사실, 성능을 개선하는 더 빈번한 동작들과 절차를 단순화시키고 통신 버스및 부착된 스테이션들에 걸리는 부하를 감소시키는 덜 빈번한 동작들간에는 트레이드 오프(trade-off)가 존재한다.
양호하게로는, 상기 다른 마스터 스테이션은 상기 슬레이브 스테이션을 의미하는 전송된 어드레스의 확인이 검출되지 아니한 때에는 상기 슬레이브 스테이션을 어드레스화하기 위해서 거의 순간적인 동작들의 제 3 시퀀스를 실행하고, 상기 어드레스의 확인이 검출되는 경우에만 상기 슬레이브 스테이션으로의 액세스를 진행시키는 제 2 시퀀싱 수단을 구비한다. 특정 상황들에 있어서, 슬레이브 스테이션은 그 어드레스를 확인하지 못할 것인데, 그 이유는 몇몇 어드레스가 매우 짧은 기간 동안 존재하기 때문이며, 다른 이유로는 실제로 스테이션이 없다는 것이 될 수 있다. 양쪽의 경우, 비록 가속에 대한 이유들이 다르지만, 슬레이브 스테이션 어드레스의 레벨상의 거의 순간적인 재시도가 전체 동작을 더 가속시킨다. 첫번째 경우 그 이유는 빨리 종료시킬 수가 있으므로 액세스가 성공할 수 있다는 것이며, 두번째 경우에 그 이유는 동작 마스터 스테이션이 그 설비를 다른 곳으로 향하게 할 수 있는 점이다.
본 발명은 또한 상술한 종류의 통신 시스템에서 사용되는 마스터 스테이션에 관한 것이다.
여러가지 유리한 양상들은 독립항들에서 열거된다.
이하, 첨부 도면을 참조하여 바람직한 실시예들을 통해서 본 발명의 이들 또는 다른 양상들과 이점들에 대해서 상세히 설명한다.
로킹 기술에 대한 예시적 설명
제 1 도는 단일 채널 통신 버스 시스템의 개략도이다. 라인(20)은 예컨대 도전체들의 꼬임선인 채널을 나타낸다. 각 스테이션이 각 인터페이스 회로(28, 30, 32)를 포함 하는 3 개의 스테이션들(22, 24, 26)이 설치되어 있다. 이 스테이션들은 여러가지로 복잡한 것들이 될 수도 있다. 이런 종류의 장치는 단순하게 될 수도 복잡하게 될 수도 있는데, 예컨대 텔레비젼 수상기, 세탁기, 마이크로웨이브 오븐, 표준 타이머(central timer), 대기 온도/태양 방사용 센서, 조명 (부)시스템이 될 수 있다. 일부 장치는 버스를 통해 마스터 스테이션으로 기능하고, 나머지 일부 장치는 슬레이브 스테이션으로 기능할 것이다. 일부 장치는 데이터의 수신기들로서 기능하며, 일부 장치는 수신기들로 기능한다. 아래에 설명된 동작들은 통신 버스 시스템에서 일어나며 인터페이스 회로들에 의해 실행된다.
버스 프로토콜의 설명
제 2 도는 프레임 레벨에서의 통신 동작의 구조도이다. 곡류 라인 (meandering line)(40)은 시간축으로서, 이 축을 따라서 비트 셀들이 인접해서 배열되어 있다. 참조 번호 42 는 시작 비트를 나타낸다. 참조 번호 44 는 모드 표시에 관한 것으로서, 데이타가 계속해서 전송될 비트율(bit rate)을 나타내며, 최대 3 비트이다. 한정된 수의 표준화된 전송 주파수들이 규정되어 있다. 참조 번호 46 는 관련 마스터 스테이션의 어드레스를 나타내는데, 이 어드레스는 12 비트와 이에 후속한 패티티 비트 P 를 포함한다. 조정동작(arbitration operation)이 모드 표시상과 마스터 어드레스상에서 실행된다. 모드 선택에 있어서는 최저(즉, 최저속 (slowest))모드가 우세하다. 어드레스들에 있어서는 최고 우선 순위를 가진 스테이션이 우세하다. 모드 표시와 마스터 어드레스는 함께 우선 순위 신호를 구성한다. 마스터 어드레스의 전송후에는 하나의 마스터 스테이션만이 남는다. 이어서 마스터 스테이션은 슬레이브 어드레스(48)를 전송한다. 이 어드레스는 12 어드레스 비트, 하나의 패리티 비트 P, 어드레스 확인 비트용 공간 A 를 포함한다. 슬레이브 스테이션이 자신의 어드레스를 인식한 경우에는, 슬레이브 스테이션은 블럭 A 내의 어드레스 확인 비트를 전송한다. 어드레스 확인 비트가 수신되지 아니한 경우에는, 의도된 슬레이브 스테이션이 없거나 동작하지 않은 것이 되고, 혹은 어드레스가 틀린 패리티를 갖고 있는 것이 된다. 이 경우에는 제 2 도에 도시된 프레임이 즉시 종료된다, 슬레이브 스테이션에 의한 확인이 맞다면, 마스터 스테이션은 제어 신호(50)를 전송한다. 이 신호는 4 제어 비트, 하나의 패리티 비트 P, 제어 확인 비트용 공간 A 를 포함한다. P 와 A 비트 처리는 슬레이브 어드레스의 경우에서와 동일하다. 만약 제어 확인 비트가 나타나지 않으면, 프레임이 즉시 종료된다. 슬레이브 스테이션에 의한 확인이 맞다면, 데이타 바이트(52)가 전송된다. 설명은 마스터 송신기 스테이션에 기초할 것이다. 데이타 바이트는 8 비트, 시그널링 "최종 (last)" 데이터 바이트(EOD), 하나의 패리티 비트 P, 데이타 확인 비트용 공간 A 를 포함한다. EOD 시그널링은 송신기 스테이션이 관련된 바이트를 메시지의 최종 바이트로 또는 비최종(non-last) 바이트로 생각하는지 여부를 표시한다. 프레임 길이는 모드 0 에서 최대 2 바이트에 이르고, 모드 1 에서 마스터 스테이션으로부터는 32 바이트 또는 슬레이브 스테이션으로부터는 16 바이트에 이르며, 모드 2에서 마스터 스테이션으로부터는 128바이트 또는 슬레이브 스테이션으로부터는 64바이트에 이른다. 그러나 더 짧은 메시지도 허용될 수 있다. 패리티 비트 P 도 EOD 비트에 기초하여 결정된다. 만약 데이타 확인 비트가 수신되지 아니하면, 그 이유는 여러가지가 있을 수 있다. 즉, 패리티 에러가 생겼으나, 제어신호(50)의 수신 이후로 슬레이브 스테이션이 작동하지 않았다거나, 또는 데이타 처리 시간이 너무 많이 걸려서 슬레이브 스테이션이 데이타 바이트를 수신 및 버퍼 링할 수 없었기 때문이다. 이 모든 경우에 마스터 스테이션은 반복상태로 설정된다. 이 상태에서 EOD, P, A 를 위한 설비들(facilities)을 포함한 관련 데이타 바이트는 궁극적으로 데이타 확인 비트가 수신될때가지 반복된다. 그 다음, 관련 데이타 바이트가 최종 바이트가 아니었다면, 반복 상태가 유지지고, 다음 데이타 바이트(예컨대 54)가 전송된다. 그러나, 다음 데이타 바이트가 최종 데이타 바이트였다면, 프레임과 메시지는 종료된다. 이어서 새로운 메시지/프레임이 개시될 수 있다. 데이타 바이트가 전송될 때마다 카운터 위치가 증분된다. 카운터가 최대 프레임 길이에 도달했을때, 즉 메시지가 완료된때에는 "최종" 데이타 바이트가 표시된다 (발생하는 2 개의 한계들중 첫번째 것이 판정된다). 프레임은 "최종" 바이트 후에 종료된다. 데이타 확인 비트가 "최종" 바이트 후에 올바르게 수신되지 않으면, "최종" 바이트는 규정된 프레임 길이 이내에 있는 한에는 반복된다. 메시지가 최대 프레임 길이에 도달했는데도 완료되지 않았을 경우에는, 새로운 프레임이 시작된다. 이 새로운 프레임의 첫번째 데이타 바이트는 메시지의 첫번째 미전송 데이타 바이트서, 또는 올바른 데이타 확인 비트가 아직 수신되지 않았던 데이타 바이트로서 택해진다. 결과적으로, 이것은 이미 성공적으로 전송된 데이타 바이트의 이중(double) 전송은 없다는 것을 의미한다. 보통은 이점에서 "로크(lock)" 메카니즘이 사용되므로 관련 슬레이브 스테이션은 실제 전송을 위해 예비용으로 남아 있다. 이는 이후에 상세히 설명된다. 이러한 로크 메카니즘에 따라서, 고 우선 순위를 가진 다른 마스터 스테이션이 버스에 대한 독점권을 얻을 수 있으나, 로크되었던 슬레이브 스테이션에 대한 액세스를 얻을 수가 없다.
이러한 조직은 슬레이브 스테이션에서의 과정을 단순화시킨다.
다른 조직들
마스터 스테이션은 주어진 제어 신호에 의해서 슬레이브 스테이션에서의 로크 플래그를 세트/리세트시킬 수 있어 슬레이브 스테이션이 관련된 마스터 스테이션만을 따르도록 명령한다.
슬레이브 스테이션은 마스터 스테이션이 릴리tm(release) 또는 언로크 명령을 포함한 1 바이트 데이타 프레임을 전송한다는 점에서 상기 마스터 스테이션에 의해 언로크된다. 관련 프레임의 적어도 1 바이트가 올바르게 전송/통신된 후에 로크 플래그가 슬레이브 스테이션에 의해서 세트/리세트되어야 한다.
슬레이브 어드레스 확인 비트는,
- 슬레이브 스테이션이 없는 경우
- 슬레이브 스테이션이 프레임의 모드(속도)를 조절 할 수 없는 경우
- 마스터 스테이션 어드레스 및/또는 슬레이브 스테이션 어드레스에서 패리티 에러가 발생한 경우
- 타이밍이 틀려 버스 에러들이 생겨 동기화 또는 패리티 에러들이 발생한 경우에는 주어지지 않는다.
마스터 스테이션은 다음 어느 것에 의해서, 즉
● 프레임을 가능하면 저모드(lower mode)에서 반복하는 것
● 모드 0 에서 (가능한 반복해서) 관련 슬레이브 스테이션에 대한 상태를 질의하는 것중 어느 것에 의해서 네가티브 어드레스 확인 비트에 응답한다. 슬레이브 스테이션이 동작할 수 있는 최고 모드는 상기 상태로부터 도출된다. 이어서 메시지는 최고 실행 가능 모드에서 반복된다.
전송이 네가티브 슬레이브 어드레스 확인 비트에서 반복적으로 정지할때는, 슬레이브 스테이션이 없다는 결론이 내려져야 한다. 이 경우에는 더 이상의 반복은 의미가 없다.
제어 확인 비트는,
- 패리티 에러가 생긴 경우
- 타이밍 에러가 생긴 경우
- 슬레이브 스테이션이 요청된 기능을 실행할 수 없을 경우에는 주어지지 않는다. 첫 번째 경우에 마스터 스테이션은 메시지를 반복함으로써 응답할 수 있다. 다시 어떠한 제어 확인 비트도 수신되지 않는다면, 슬레이브 스테이션이 이 확인 비트를 수신하지 못한 이유를 알기 위해서 슬레이브 스테이션에서 마스터 스테이션에 질의한다.
네가티브 데이타 확인 비트는,
- 패리티 에러
- 타이밍 에러
- 전(full) 수신기 버퍼에 의해서 생긴다.
패리티 에러 또는 전 수신기 버퍼의 경우에는 이 바이트는 이 바이트가 확인될때까지 또는 프레임 길이가 모두 사용될때까지 가능한 먼곳까지 반복될 것이다. 바이트가 프레임내에 전송되지 못했을 경우에는, 새로운 프레임이 이 바이트를 위해 개시될 것이다.
다음의 제어 신호들이 규정된다.
HEX 0(0000) : 슬레이브 스테이션의 인터페이스 회로의 상태를 판독한다. 이 동작 다음에 확인 신호가 오지 않으면 슬레이브 스테이션의 인터페이스 회로에 결함이 있다는 결론이 나온다. 그러나, 반복 동작이 착수될 수 있다. 올바른 확인이 수신되면, 슬레이브 스테이션은 이어서 그 상태가 나타나 있는 데이타 바이트를 출력시킨다.
HEX 2(0010) : 상태를 판독하고 로크 신호를 슬레이브 스테이션에 인가한다. 슬레이브 스테이션이 다른 마스터 스테이션에 의해 로크된 경우 이 상황은 데이타 바이트 신호로 보내지며, 요청하는 마스터 스테이션은 재시도해야 한다.
HEX 3(0011) : 데이타를 판독하고 로크 신호를 슬레이브 스테이션에 인가한다. 응신이 수신되지 않으면, 상태에 대해 질의한다. 이것에 다음과 같이 규정된다.
비트 0 = 0 : 슬레이브 스테이션의 송신기 버퍼는 공백(empty) 이다. 이 사실은 제어 시스템에 신호로 보내진다.
비트 2 = 1 : 슬레이브 스테이션은 다른 국에 의해서 로크된다. 제어 시스템은 재시도하라는 명령을 수신한다.
비트 4 = 0 : 슬레이브 스테이션은 데이타를 전송할 수 없다. 이 사실은 제어 시스템에 신호로 보내진다.
비트들 0, 2, 4 에 대한 모든 다른 경우들에서, 새로운 프레임이 동일한 제어 코드로 개시된다.
HEX 4(0100) : 슬레이브 스테이션이 로크되는 어드레스의 2 개의 최하위 4 진수 (two least-significant tetrades)를 판독한다. 슬레이브 스테이션이 로크되지 않은 경우에는 이 사실이 네가티브 확인 비트에 의해서 마스터 스테이션의 제어 시스템에 신호로 보내진다.
HEX 5(0101) : 최상위 4 진수에 대해서 위와 동일하다.
HEX 6(0110) : 슬레이브 스테이션의 상태를 판독하고 언로크한다. 슬레이브 스테이션이 다른 마스터 스테이션에 의해서 로크되면 이 사실은 네가티브 확인 비트에 의해서 신호로 보내지고, 마스터 스테이션은 시도들을 중단한다.
HEX 7(0111) : 데이타를 판독하여 언로크한다. 언로크를 제외하고는 이것은 코드 0011 와 일치한다.
HEX 8(1000) : 점유 요구(possession reguest)를 기록한다. 네가티브 확인 비트가 발생하면 슬레이브 스테이션의 특성들/상태에 대해서 질문한다. 상태는 다음과 같이 해석 된다.
비트 1 = 1 : 슬레이브 스테이션의 수신기 버퍼는 공백이 아니다. 마스터 스페이션의 제어 시스템에 신호를 보낸다.
비트 2 = 1 : 위와 동일하다.
비트 3 = 0 : 슬레이브 스테이션은 메모리를 갖지 않는다. 이것은 슬레이브 스테이션이 특성/상태에 대한 질의들에 응답할 수 없음을 의미한다.
상기 3 가지 비트들중 어느 것도 결과를 갖지 않으면 새로운 시도가 행해진다.
HEX A(1010) : 명령을 기록하고 로크한다. 이어서 상태를 판독하고, 네가티브 확인 비트의 경우에 다음과 같이 해석한다. 상기와 같은 비트들 1, 2 ; 이들 비트들 중 어느 것도 결과를 갖지 않으면 새로운 시도가 행해진다.
HEX B(1011) : 데이타를 기록하고 로크한다. 이어서 상태를 판독하고, 네가티브 확인 비트의 경우에, 해석은 HEX A 와 동일하다.
HEX E(1110) : 명령을 기록하고 언로크한다. 나머지는 A 와 동일하다.
HEX F(1111) : 데이타를 기록하고 언로크한다. 나머지는 A 와 동일하다.
각 프레임의 끝에서 전송 스테이션(슬레이브 스테이션 또는 마스터 스테이션)은 필요한 바이트들이 모두 전송되었는지 여부를 체크한다. 만일 모두 전송되지 않았다면, 마스터 스테이션은 새로운 프레임을 시작하고, 전송 스테이션은 나머지 바이트들을 국부 송신기 버퍼내에 로드한다.
인터페이스 회로에 대한 설명
제 3 도는 인터페이스 회로의 실시예이다. 회로(60)는 다음의 접속부들을 포함한다. 즉, 발진기(6MHz)에서부터 시작하여 시계 방향으로 보아,
- 전원 VCC, 접지 GND, 제어 테스트에 관한 테스트, 동기화(스트로브) 핀, 판독 /기록 제어, 어드레스와 데이타간의 선택을 가지는 국부 제어 시스템용 8 비트 데이터, 인터럽트 신호 Int, 이를 위한 3 개의 프리세스 어드레스 비트들 (A0, A1, A2), TTL 레벨에서의 데이타에 대한 2 개 라인, 및 상술됐던 단일 채널 통신(D2B)용 꼬임 선쌍을 포함한다. 소자(62)는 공급 전압이 나타날때 (POR = 파워-온 리세트) 회로를 리세트시키는 제어 구성 요소들과 출력을 포함한다. "칩-레디 (chip-ready)" 신호, POR 신호 및, 출력 신호들(0P, 1P)은 상기 소자(62)로부터 나온다. "칩-레디" 신호는 회로가 파워 온 및 리세트 후에 다시 동작됨을 나타낸다.
블럭(64)는 D2B 와 TTL 라인들상의 신호들을 필터링, 검출, 제어하기 위한 회로이다. D2B 와 TTL 상의 신호들의 데이타 내용은 동일하나 다만 다음의 전기적 차이들이 존재한다. 즉, TTL 은 D2B 가 양방향인데 반해 단방향이고, 전압 레벨들도 다르다. 라인(65)들상에서 라인 비트는 TTL 레벨로 전송된다. 블럭(66)에서 라인 비트와 논리 비트간에 변환이 행해진다. 블럭(67)들은 블럭들(66,68)간의 2개의 단방향 래치 회로들을 구성한다. 라인(69)은 다음 비트를 작동시키기 위한 신호를 전송한다. 블럭(68)은 인터페이스 회로의 코어로 구성된다. 이 블럭(68)에 패리티 비트가 형성되며, 확인 비트가 검출되고, 또한 여러가지 제어 비트와 상태 비트가 만약 질의가 있다면 그 질의를 위해 분석 또는 기억된다. 게다가, 제어 시스템과 정보를 교환하며, RAM 버퍼(70)와의 상호 작용이 조직화된다. 버퍼(70)는 8 비트의데이타 폭을 갖고 있고, 바이트 수는 애플리케이션에 의해 결정된다. 라인(71)상에는 어드레스들이 나타나고, 블럭(72)은 국부 제어 시스템(도시되어 있지 않음)에 연결되어 8 비트 폭을 가진 데이타 게이트이다. 모드 신호들은 0P, 1P는 외부 버스(D2B)상의 동작 모드에 따라서 0P, 1P 와 동일한 주파수, 또는 인자 4 만큼 더 낮은 주파수를 가진 2 차 클럭 신호들이다. 라인(76)은 시작 비트, 모드/어드레스/ 제어 비트 및 데이타에 대해서 동일할 필요가 없는 여러가지 비트 길이를 가지는 레벨로의 클럭 전환(switching over)을 제어한다. 라인(75)은 프레임 레벨에서 동일한 기능을 가진다. 라인(77)은 인에이블 라인(EN)이고, 라인들(78, 79)은 동기화 핸드세이크(handshake)를 제공한다.
간단한 실시예에서, 회로는 모드 0 과 1 에 사용하기에 적당하다. 또한 상기 회로는 슬레이브 동작은 물론 마스터 동작에도 적당하다. 리세트 신호(파워-온-리세트, POR)후에, 회로는 초기화 된다, 마이크로프로세서는 자유로이 억세스 가능한 레지스터들을 로딩함으로써 회로의 어드레스가 인터페이스 회로에 이용될 수 있게 한다. 또한, (국부 메모리가 존재하고 슬레이즈 스테이션이 또한 송신기로서도 동작할 수 있을때는) 에플리케이션 능력을 나타내는 어떤 플래그 비트들이 설정된다. 신호 POR 도 국부 제어 시스템에 대한 인터럽트 신호를 일으킨다. 회로의 슬레이브 부분의 버스 상태는 슬레이브 상태 레지스터에 기억된다. 회로가 다른 스테이션에 의해 로크된 때에는, 이 스테이션 어드레스는 로크 어드레스 레지스터에 기억된다. 회로를 마스터 스테이션으로서 작동시키기 위해서 애플리케이션의 제어 회로는 다음 정보를 제공해야 한다.
- 슬레이브 스테이션 어드레스, 제어 코드 및, 기록 동작의 경우에는 마스터 스테이션 버퍼에 로드되기 위해 전송될 데이터 바이트,
- 사용될 라인 모드를 나타내는 모드 신호와 마스터 스테이션 요청 신호는 마스터 스테이션 명령 레지스터에 로드된다.
이어서 상기 스테이션은 메시지를 개시하고, 필요하다면 관련된 조정 절차에 참여한다. 프레임이 포지티브 조정 결과후예 종료되면, 국부 제어 시스템(INT)에 대한 차단 신호가 주어진다. 이어서 국부 제어 시스템은 인터럽트 레지스터(마스터 인터럽트, 슬레이브 송신기 인터럽트 또는 슬레이브 수신기 인터럽트)내의 인터럽트 신호의 이유를 판독할 수 있다. 마스터 상태 레지스터는 포지티브 확인 비트수를 포함하며 메시지가 성공했는지 여부를 표시한다. 따라서 마스터 상태 레지스터는 카운터로 동작한다. 또한, 판독 동작의 경우에 인터럽트 신호 후에는 마스터 버퍼는 수신된 데이타를 포함한다. 인터럽트 레지스터는 판독된 후에 리세트 된다. 이것은 레지스터 질의에서 명백한 쓰기 동작에 의해 시행된다.
실제로 슬레이브 수신기 기능에 대해서는 동일한 동작들이 실행된다. 그 다음에 포지티브 확인 비트 수가 슬레이브 수신기 레지스터에 기억된다. 슬레이브 수신기 버퍼가 판독되었을 때는, 슬레이브 수신기 명령 레지스터는 정보 00 (HEX)로 채워진다.
양호한 실시예에 대한 상세한 설명
제 4 도는 마스터 스테이션에서의 재시도 과정을 나타낸 흐름도이다. 본 실시예에서 로킹 주기의 최대 길이는 300 밀리초이다. 블럭(100)은 전송 과정의 시작을 나타내며, 이는 문제의 스테이션이 전송되는 데이타가 무엇이며 또 무슨 슬레이브 스테이션에 관한 것인지를 알 수 있음을 의미한다. 과정은 전체적으로 또는 부분적으로 슬레이브 송신기 상황에 관한 것일 수 있다. 블럭(102)에서 재시도 변수는 0 으로 리세트 된다. 블럭(104)에서 마스터 프레임의 송출을 담당하며, 프레임 송출에는 조정 과정을 포함할 수 있다. 블럭(106)의 입력에 있어서는 문제의 프레임에 대한 개시 및 조정이 마스터 스테이션에 대해서 성공했다고 가정한다. 블럭(106)에서, 슬레이브 스테이션이 그 자신의 어드레스와 제어 코드 CC 상에 포지티브 확인들을 송출하는지 여부를 테스트하며, 제어 코드 CC 는 마스터 스테이션이 슬레이브 스테이션으로 부터의 특정 활동을 원함을 나타낸다. 여러가지 가능성들이 존재한다. 그 중 하나로서, 제어 코드는 슬레이브 스테이션이 그 활동 상태를 보고하라고 바로 요청할 수 있다. 이활동 상태는 자신의 로그된 상태를 나타내는 활동들에는 방해되지 않는다. 다른 제어 코드는 로크된 슬레이브 스테이션에는 허용될 수 없는 광범위한 데이타 교환을 요청한다. 일반적으로, 확인이 긍정되면, 시스템이 블럭(108)으로 가므로 해서 동작들이 발생하고 이는 결국 완료된다. 블럭 (106)이 네가티브 확인을 주면, 블럭(110)에서 재시도 변수가 테스트된다. 그 값이 3 미만이면, 블럭(116)은 짧은 대기 시간을 이행하고, 블럭(120)에서 변수가 증분된다. 루프들(104, 106, 110, 116, 120)은 최대 3 번 돈다. 변수값이 3 이면, 시스템은 블럭들(112, 118)로 가서 더 긴 대기 시간을 이행한다. 이 루프도 최대 3 번 돈다. 마지막으로 변수값이 6 이면, 시스템은 고장을 인정하고 블럭(114)으로 빠져나온다. 이러한 과정을 실행하는데 걸리는 총 시간은 대략 324 밀리초이다.
요약하면, 에러들에 대한 3 가지 관련된 카테고리들이 존재한다.
● 원인 : 전기적 간섭과 같은 일시적인 전송 에러, 타이밍 규칙 : 없음, 그 이유는 이 에러는 매우 짧은 순간만 지속되기 때문이다.
● 원인 : 슬레이브 수신기 버퍼가 가득 찼다. 타이밍 규칙 : 슬레이브는 25 밀리초이내에 그 수신 버퍼칩을 제공해야 한다. 마스터 과정 : 재전송 3 회, 재전송들 사이에는 적어도 8 밀리초 지속됨. 그 이유는 3 * 8 밀리초 플러스 관련 프레임들의 전송 횟수는 25 밀리초이상이어야하기 때문이다.
● 원인 : 슬레이브 스테이션이 다른 마스터 스테이션에 로크된다. 타이밍 규칙 : 어떠한 마스터 스테이션도 슬레이브 스테이션을 300 밀리초보다 길게 로크되도록 유지할 수 없다. 에러 경우에 슬레이브 스테이션은 300 밀리초 후에 그 자신을 언로크해야 한다.
부가적으로, 제 5 도와 제 6 도에서는 내부 에러에 기인한 마스터 스테이션이 슬레이브 스테이션을 언로크하지 않은 상황에서 슬레이브가 자신을 언로크하는 과정이 존재한다. 제 5 도의 흐름도는 프레임이 수신되는 블럭(130)에서 시작된다. 이어서, 블럭(132)에서, 수신 버퍼내에 존재하는 프레임이 스테이션의 국부 처리 장치에서 복사된다. 블럭(134)에서는 그렇게 얻어진 프레임이 언로크 코드를 포함하는지 여부가 검출된다. 이 프레임이 언로크 신호화를 포함하는 경우(Y)에는, 블럭(136)에서 언로크 타이머가 정지된다, 언로크 신호화가 없는 경우(N)에는, 블럭 (138)에서 언로크 타이머가 재시작된다. 이러한 특정 조직에서, 각 프레임은 언로크(=최종 프레임)나 로크(=비최종 프레임) 중 어느 하나를 포함한다. 각각의 경우에, 블럭(140)에서 프레임 또는 메시지가 처리된다. 블럭(142)에서 절차가 종료된다. 제 6 도에서, 로크된 스테이션에 의한 자기-언로크(self-unlock) 절차가 나타나 있다. 블럭(144)에서는 300 밀리초 후의 언로크 타이머의 종료가 검출된다. 블럭(146)에서, 슬레이브 스테이션은 효과적으로 언로크 된다. 블럭(148)에서 절차가 종료된다. 물론 이것을 알지 못하는 마스터 스테이션은 아직 종료되지 않은 메시지의 다음 프레임에서 문제의 슬레이브 스테이션을 다시 로크시킬 수 있다.
제 7 도는 제 4 도에 대하여 자세하게 나타낸 재시도 절차의 흐름도이다. 일반적으로, 대응 블럭들에 대해서는 동일한 레벨들로 나타내었다. 차이점들은 다음과 같다. 블럭(101)에서는 2 개의 재지도 변수, 즉 Retry 와 Retry 1 은 모두 0 으로 리세트되는데, 이 중에서 첫번째 것은 제 4 도애서 이미 설명하였다. 블럭(103)에는 슬레이브 스테이션이 그 자신의 어드레스에 대한 포지티브 확인을 송출 할것인지의 여부를 테스트한다. 이 확인이 수신되지 아니한 경우에는 블럭(109)에서 마스터 스테이션은 변수 Retry 1 의 값에서 테스트를 실행한다. 만약 전송이 3 회 미만으로 실행되었다면, 블럭(113)에서 변수 Retry 1 의 값은 1 씩 증분되고, 이에 따라서 시스템은 블럭(104)으로 되돌아 간다. 변수 Retry 1 이 값 3 에 도달되면, 시스템은 블록(111)으로 빠져 나가고, 마스터 스테이션 은 다른 동작들을 실행해야 한다. 이와같이 설명된 루프는 거의 순간적으로(quasi-instantaneously) 실행된다. 이것은 여하튼 그 싸이클 타임의 그 다음의 늦은 루프의 사이클 타임보다 상당히 작다는 것을 의미하며 싸이클 타임이 블럭(116)에서 실질적으로 결정되었음을 의미한다. 이러한 지연은 마이크로초 범위내에 존재할 수 있으나 약간의 밀리초값이 적당하다.
블럭(103)에서의 테스트가 긍정이라면, 블럭(105)에서 변수 Retry 1 은 다시 0 으로 리세트된다. 이러한 조치는 만일 블럭(113)을 통한 3 번의 통과와 블럭 (103)에서의 다음번 성공 후에 우연히 슬레이브 어드레스 확인이 다시 한번 실패한 경우에 시도를 급속히 종료시키는 것을 방지한다. 그러나 특정한 실시예에서는 블럭(105)을 생략해도 좋다. 블럭(107)에서 제어 코드(CC)에 대한 테스트가 실행된다. 가능한 결과들 모두에 대해서 시스템은 제 4 도에서와 같이 진행된다.
제 1 도는 단일 채널 통신 버스 시스템의 개괄도.
제 2 도는 통신 동작의 구조도.
제 3 도는 인터페이스 회로의 실시예를 나타낸 회로도.
제 4 도는 재시도(retry) 과정의 흐름도.
제 5 도는 언로킹(unlocking) 과정의 흐름도.
제 6 도는 제 2 언로킹 과정의 흐름도.
제 7 도는 자세한 재시도 과정의 흐름도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 라인 22, 24, 26 : 스테이션
28, 30, 32 : 인터페이스 회로 40 : 곡류 라인
42 : 시작 비트 46 : 마스터 스테이션의 어드레스
50 : 제어 신호 52 : 데이타 바이트

Claims (6)

  1. 마스터 스테이션들과 슬레이브 스테이션들을 수용하는 멀티스테이션 통신 버스 시스템에 있어서,
    임의의 마스터 스테이션은 프레임 베이스 조정수단과, 조정 결과 검출수단과, 상기 조정 수행시에 상기 메시지에 포함된 다수 프레임들의 지속 기간 동안에 다른 마스터 스테이션이 상기 지속 기간 동안에 로크된 슬레이브 스테이션에 적어도 특정 방식으로는 억세스하는 것이 차단되는 어드레스화된 슬레이브 스테이션을 각각 로크 및 언로크하기 위한 로킹 및 언로킹 신호화들을 포함하는 프레임 방향으로 조직화된 메시지를 전송하는 프레임 포맷팅 수단을 포함하는데,
    상기 다른 마스터 스테이션이, 상기 차단이 검출될 때에는 상기 지속 기간의 표준 최대값 보다 실질적으로 작은 어떤 조합된 시간 길이로 비교적 빈번한 재시도 동작들의 제 1 시퀀스를 실행하고, 이어서 상기 지속 기간의 표준 최대값 보다 큰 어떤 조합된 시간 길이로 비교적 빈번하지 않은 재시도 동작들의 제 2 시퀀스를 실행하는 시퀀싱 수단을 구비하는 것을 특징으로 하는, 멀티스테이션 통신 버스 시스템.
  2. 제 1 항에 있어서, 상기 다른 마스터 스테이션이, 상기 슬레이브스테이션을 의도하는 전송된 어드레스의 확인이 검출되지 아니한 때에는 상기 슬레이브 스테이션을 어드레스화하기 위해서 거의 순간적인 동작들의 제 3 시퀀스를 실행하고, 상기 어드레스의 확인이 검출되는 경우에만 상기 슬레이브 스테이션으로의 액세스를 진행시키는 제 2 시퀀싱 수단을 구비하는, 멀티스테이션 통신 버스 시스템.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 및 제 2 시퀀스들중 적어도 하나의 시퀀스가 적어도 3 개의 연속적인 동작들을 갖는, 멀티스테이션 통신 버스 시스템,
  4. 제 1 항 또는 제 2 항에 있어서, 상기 버스는 D2B 버스인, 멀티스테이션 통신 버스 시스템.
  5. 마스터 스테이션들과 슬레이브 스테이션들을 수용하는 통신 버스 시스템에 사용되는 마스터 스테이션에 있어서,
    임의의 마스터 스테이션은 프레임 베이스 조정 수단과, 조정 결과 검출수단과, 상기 조정 수행시에 상기 메시지에 포함된 다수 프레임들의 지속 기간 동안에 다른 마스터 스테이션이 상기 지속 기간 동안에 로크된 슬레이브 스테이션에 적어도 특정 방식으로는 액세스하는 것이 차단되도록 어드레스화된 슬레이브 스테이션을 각각 로크 및 언로크하기 위한 로킹 및 언로킹 신호화들을 포함하는 프레임 방향으로 조직화된 메시지를 전송하는 프레임 포맷팅 수단을 포함하는데, 상기 다른 마스터 스테이션이, 상기 차단이 검출될 때에는 상기 지속 기간의 표준 최대값 보다 실질적으로 작은 어떤 조합된 시간 길이로 비교적 빈번한 재시도 동작들의 제 1시퀀스를 실행하고, 이어서 상기 지속 기간의 표준 최대값 보다 큰 어떤 조합된 시간 길이로 비교적 빈번하지 않은 재시도 동작들의 제 2 시퀀스를 실행하는 시퀀싱 수단을 구비하는 것을 특징으로 하는, 마스터 스테이션.
  6. 제 5 항에 있어서, 상기 슬레이브 스테이션을 의도하는 전송된 어드레스의 확인이 검출되지 아니한 때에는 상기 슬레이브 스테이션을 어드레스화하기 위해서 거의 순간적인 동작들의 제 3 시퀀스를 실행하고, 상기 어드레스의 확인이 검출되는 경우에만 상기 슬레이브 스테이션으로의 액세스를 진행시키는 제 2 시퀀싱 수단을 구비하는, 마스터 스테이션.
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Citations (6)

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