KR100328905B1 - 내화성금속실리사이드층형성방법 - Google Patents
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Abstract
내화성 금속 실리사이드(24a)를 반도체 소자상에 형성하는 방법을 설명하였다. 본 발명은 소자상에 내화성 금속 층을 증착시키고, 이 층을 질소와 반응시키는 단계를 포함한다. 이 반응은 질소의 분압이 1기압 이상인 상태에서 달성된다. 상술한 공정에 의해 소자간 상호 접속용의 질화물 층(24b)을 형성하는 동안 옴 접촉용으로 저 저항성 실리사이드(24a) 박막층이 형성될 수 있다.
Description
본 발명은 집적 회로에 관한 것으로, 특히 내화성 금속 실리사이드 층의 증착 방법에 관한 것이다.
내화성 금속 실리사이드 기술은 집적 회로의 소자의 규모를 감소시킨 상태에서 양질의 소자 성능을 실현하기 위한 주요한 해결책 중의 하나로 인식되어 왔다. 티타늄 다이실리사이드(TiSi2)는 낮은 저항성 및 안정성과 자기 정렬 형성에 따른 능력으로 인해 가장 유력한 금속 실리사이드들 중 하나로 인식되어 왔다.
티타늄 다이실리사이드 기술중 주요한 장점중 하나는 자기 정렬 VLSI 처리 공정에 있다. 즉, 전체 티타늄 금속층을 증착시킨 다음 질소 분위기에서 가열하면, 실리콘의 모든 노출된 부분은 단결정성이냐 다결정성이냐에 무관하게 티타늄 다이 실리사이드층을 형성하도록 반응할 수 있다. 티타늄 질화물가 주성분인 조성물은 티타늄 금속이 실리콘과 접촉하지 않은 대신에 실리콘 산화물과 접촉하는 경우에 형성될 수 있다. 이것은 다른곳을 제외한 폴리실리콘 게이트 레벨의 표면, 노출된 소스/드레인 영역의 표면(또는 다른 노출된 기판 표면 영역)에 형성될 수 있기 때문에 매우 유용하다. 이것은 허용가능한 낮은 쉬트 저항을 계속해서 유지하면서 소스/드레인 확산층을 더욱 얇게 할 수 있음을 의미한다. 또한, 폴리 실리콘 게이트의 상호 접속부의 쉬트 저항도 감소시킬 수 있다. 이러한 공정에 질소 분위기를 사용한다는 것은 중요한데, 그 이유는 그렇지 않은 경우 실리콘이 성장하는 실리사이드 층을 통해 외부로 확산되어 측면 성장을 야기시키기 때문이다. 그러므로, 티타늄 다이실리사이드는 약 0.5 ㎛의 갭, 예를 들어 VLSI 소자의 게이트와 소스/트레인 사이의 갭을 연결할 수 있다.
티타늄 다이실리사이드 기술의 2번째 장점은 결과적으로 형성되는 티타늄 질화물(TiN) 층의 형성에 있다. 이러한 층은 순차 처리 공정 단계중에 소자들 간의상호 접속층으로서 유리하게 이용되고 하부 실리콘 또는 도핑된 실리콘 영역의 부수적인 확산 장벽으로서 이용될 수 있다.
그러나 오늘날의 내화성 금속 실리사이드 공정은 새로운 회로의 창출에 목적을 두고 박차를 가하고 있다. 특히, 1.0 ㎛ 및 서브 마이크론 회로는 낮은 다이오드 접합을 실현하였다. 상부 실리사이드 층은 특정한 다이오드 접합에 비해 더 얇아질 수 있다. 그렇지 않으면 실리사이드 층은 얕은 다이오드 접합에 의해 스파이크를 일으켜 하부 반도체 기판의 일부인 상호 접속부을 단락시킬 수 있다.
또한, 후막 실리사이드 층은 불필요한 물리적 응력을 접합부에 가한다. 이들 응력은 회로에 신뢰성을 저하시킨다. 현재의 실리사이드 방법은 먼저 기판상에 티타늄층을 증착시킨다. 층의 두께는 1000 Å이 일반적이다. 대기압하에서 약 500℃ 내지 700℃의 질소는 티타늄층을 가열시킨다. 이러한 공정에 의해 증착된 각 1,OOOÅ의 티타늄에 대해 1,500Å의 티타늄 다이실리사이드 층과 4OOÅ의 티타늄 질화물 층을 형성한다.
새로운 1.0㎛ 서브 마이크론 공정은 티타늄 다이실리사이드 층의 두께가 500 Å으로 되게 할 필요가 있다. 이것은 증착된 티타늄 층이 종래의 공정에 의해 증착된 두께의 ⅓ 또는 초기에 증착된 두께가 약 333 Å일 수 있다는 것을 의미한다. 불행하게 티타늄과 같은 내화성 금속은 이러한 작은 두께로 용이하게 증착되지는 않는다.
선택적으로 티타늄은 1기압 보다 작은 압력에서 질소와 반응할 수 있다. 이러한 처리 공정은 티타늄 질화물-티타늄 다이실리사이드의 요구된 높은 비율로 발생시킨다. 불행하게도, 이러한 처리 공정은 국부 상호 접속이라 하는 응용에 필요한 티타늄 질화물이 전혀 생성되지 않는다.
따라서, 상호 접속부로 사용하기 위한 질화물 층을 형성하면서 서브-마이크론 공정에 사용될 수 있는 박막 실리사이드 층을 생성할 수 있는 내화성 금속 실리사이드 공정에 대한 필요성이 높아진다.
본 발명에 따르면 종래의 금속 실리사이드 공정에 관련된 문제점과 단점을 실질적으로 제거하거나 감소시킨 내화성 금속 실리사이드 증착 공정이 제공된다.
반도체 작업편(workpiece)상에 내화성 금속 실리사이드 층을 형성하는 방법이 기재된다. 본 발명은 내화성 금속 층을 작업편에 증착시키고 층을 질소로 반응시키는 단계를 포함한다. 반응은 질소의 분압이 1기압보다 큰 상태에서 달성된다.
상술한 처리 공정에서 첫번째 기술적 장점은 박막 금속 실리사이드 층의 형성에 있다. 이 금속 실리사이드 층은 1OOOÅ 두께의 내화성 금속에서 시작해서 단지 500Å의 두께로 감소될 것이다. 이것은 층으로 하여금 얕은 소스/드레인 영역을 갖는 트랜지스터내에 이용될 수 있게 한다.
이러한 시스템의 2번째 기술적 장점은 결과적으로 형성된 내화성 금속 질화물 층을 형성하는데 있다. 상술한 공정에 있어서 증착된 내화성 금속이 소자들 사이의 상호 접속용으로 이용되게 할 수 있는 층의 두께가 유지된다.
상술한 공정의 3번째 기술적 장점은 내화성 금속과 절연 필드 산화물층과 같은 실리콘 산화물 층사이의 반응을 감소시키는데 있다. 내화성 금속 질화물 층을 고압력으로 올림으로써 낮은 온도가 이용될 수 있다. 낮은 반응 온도는 TixOySiz의낮은 형성 속도를 초래한다.
이하, 첨부도면을 참조하여 본 발명의 실시예에 대해서 상세하게 설명하고자 한다.
본 발명의 양호한 실시예 및 장점은 제1a도 내지 제1e도를 참조하면 쉽게 이해될 수 있고 제1a 내지 제1e도에서 대응하는 부분에는 동일 참조번호를 붙이고 이에 대한 설명을 생략하고자 한다. 그러나, 본 발명이 폭 넓게 응용 가능한 특허성의 개념을 제공하고, 이는 특정 상황에 따라 무한한 변형이 가능함을 이해하여야 한다.
제1a도는 소자들을 전기적으로 접속시키기 전에 당해 분야에 공지되어 있는 전계 효과 트랜지스터(FET)(10)를 도시한다. FET(10)의 일부분은 기판(12), (n+) 소스/트레인 영역(14) (점선으로 표시된 부분) 및 게이트(16)를 포함한다. 게이트(16)은 게이트 절연층(18)에 의해 기판과 분리되어 있고, FET(10)은 일반적으로 기판(12)의 다른 소자로부터 필드 산화물 영역(20)에 의해 분리되어 있다.
당해 분야에 공지된 바와 같이, 기판(12)는 P형 물질을 발생시키기 위해 일정 농도의 붕소를 갖는 실리콘 기판일 수 있다. 기판(12)는 기판의 표면상에 성장된 에피텍셜층으로 대체될 수 있다. (N+) 소스/드레인 영역(14)는 이 영역(14)을 발생시키기 위해 기판(12) 내에 비소, 인 또는 이둘의 화합물을 주입시킴으로써 형성할 수 있다. 게이트(16)은 이 게이트를 도전성으로 되게 하기위해 적절한 불순물이 도핑된 폴리실리콘으로 제조될 수 있다. 필드 산화물 영역(20)은 게이트(16)과 소스/드레인(14)의 형성전 또는 폴리-버퍼된(poly-buffered) LOCOS(PBL) 공정전에실리콘의 국부 산화(LOSOS) 공정을 사용하여 형성할 수 있다.
제1b도에는 실리콘 산화물 층(22)가 트랜지스터(10)상에 증착된 후의 FET(10)이 도시되어 있다. 예를 들어 층(22)는 두께가 수천 Å의 단위로 증착될 수 있다.
제1c도에 있어서, (n+) 소스/드레인 영역(14)의 표면 일부는 노출된다. (n+) 소스/트레인 영역(14)의 표면은 마스크 층(22)으로는 포토레지스트 층을 사용하고, 레지스트 층을 패터닝한 다음, 층(22)의 일부를 제거하기 위해 적절한 에칭물질로 에칭하는 것과 같은 일반적인 프토리소그래픽 공정을 사용하면 노출될 수 있다.
제1d도에 있어서, 내화성 금속 층(24)은 트랜지스터(10)상에 증착된다. 내화성 금속이라고 공지된 물질의 종류는 티타늄, 텅스텐, 코발트, 백금 및 이들의 조성물을 포함한다. 양호한 실시예에 있어서, 층(24)는 두께 1,OOOÅ인 티타늄 층이다.
제1e도에 있어서, 층(24)는 실리사이드 층(24a)와 질화물 층(24b)을 형성하기 위해 1기압보다 큰 분압 및 500℃ 내지 700℃의 온도에서 질소(N2)와 반응한다. 실리사이드 층(24a)의 범위는 소스/드레인 영역(14)내의 실선으로 도시되어 있다. 양호한 실시예에 있어서, 층(24a)는 약 500 Å의 티타늄 다이실리사이드로 이루어지고 층(24b)는 약 1000 Å의 티타늄 질화물로 이루어진다. 층(24b)는 콘택트 비아(via)에 걸쳐 예를 들어 9OOÅ 정도로 다소 얇아질 수 있다. 티타늄의 일부분은 티타늄 다이실리사이드 층을 형성하기 위해 기판(12)의 실리콘과의 반응에 의해 소모된다. 이러한 비율은 분압이 10기압이고 온도가 약 600℃인 질소에 티타늄층을노출시킴으로써 형성될 수 있다. 이러한 저온 상태는 층(22 및 24)의 주변부에서의 TixOySiz의 형성을 방지할 수 있다. 결과적으로 생성되는 질화물 층(24b)는 (n+) 소스/트레인 영역(14)과 인접 소자(도시되지 않음) 사이의 상호 접속부로서 작용한다. 또한, 층(24b)는 후속 공정 단계중에 (n+) 소스/드레인 영역(14)용 확산 장벽으로서 작용한다.
상술한 소자-소자 상호 접속부를 형성하기 위해 티타늄 질화물 층은 마스킹되고 패터닝되며 에칭될 수 있다. TiN을 에칭시키는 한가지 방법은 건식/습식 에칭 조합을 이용한다. 건식 에칭은 50℃에서 CF4와 He에 의해 이루어진다. 습식 에칭은 초음파 조(權)에서 H2O2와 NH4OH의 희석 용액에 의해 행해진다. 이러한 에칭제는 TiSi2대해 TiN에 선택적이다. 상호 접속부가 필요하지 않은 경우, 질화물 층의 패터닝 단계를 생략함으로써 모든 TiN이 에칭될 수 있다. 이러한 공정후에는 티타늄 다이실리사이드 층만이 남게 된다.
제1레벨 또는 "글로발(global)" 상호접속부가 필요한 경우, 적절한 금속이 저저항성의 전기 경로를 형성하기 위해 층(24b)상에 증착된다. 텅스텐 및/또는 알루미늄 합금이 이러한 목적을 위해 일반적으로 사용된다. TiN은 저저항성이라 할지라도 길이가 긴 글로발 상호 접속부에 때로는 매우 높은 저항성을 부여한다.
또한, 본 발명은 자기 정렬 실리사이드("샐리사이드")공정에 유용하다. 폴리 게이트(16)와 소스/드레인 영역(14)은 예를 들어, 상술한 공정에 의해 형성된 각각의 상부 부분내에 티타늄 다이실리사이드 영역을 이미 포함하고 있다. 전형적으로,게이트(16) 및 소스/드레인 영역(14)내의 실리사이드 층은 각 구조물의 전체 폭을 확장시킨다. 그 후, SiO2와 같은 절연층은 전체적으로 성장되고 비아는 게이트(16) 및 소스/드레인 영역(14) 또는 이 양자를 노출시키기 위해 에칭된다. 제2 티타늄층은 결과적으로 형성된 표면에 증착되어 상술한 바와 같이 질소와 반응한다. 본 발명은 게이트(16) 또는 소스/드레인 영역(14)내에 박막 티타늄 다이실리사이드층을 형성할 수 있기 때문에 유리하다. TiSi2의 제2의 성장은 게이트(16) 또는 소스/드레인 영역(14)의 "펀치 스루"를 방지하거나 하부 기판의 상호 접속부 또는 형성된 접촉 패드가 전기적 단락되는 것을 방지할 수 있을 정도로 박막형이다.
지금까지 본 발명 및 이의 장점에 대해 상세하게 설명하였지만, 첨부된 특허청구 범위에 정해진 본 발명의 범위 및 정신을 벗어나지 않는 범위내에서 본 발명을 여러가지로 변경, 변환 및 대체가 가능하다는 것을 이해하여야 한다.
제1a도 내지 제1e도는 본 발명에 따라 제조된 내화성 금속 실리사이드 상호 접속부(interconnect)의 순차적인 제조 단계를 확대하여 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 전계 효과 트랜지스터(FET)
12 : 기판
14 : 소스/드레인 영역
16 : 게이트
18 : 게이트 절연층
20 : 필드 산화물 영역
24a : 실리사이드 층
24b : 질화물 층
Claims (6)
- 반도체 장치에 내화성 금속 실리사이드 층을 형성하는 방법에 있어서,상기 장치의 실리콘 부분의 적어도 한 영역을 노출시키는 단계,상기 노출된 영역을 덮기 위해 상기 장치 상에 내화성 금속층을 증착하는 단계;및상기 금속층과 질소를 반응시켜, 상기 실리콘 부분의 적어도 하나의 노출된 영역에 인접한, 제1 두께를 갖는 실리사이드 층, 및 제2 두께를 갖는 질화물(nitride)층을 형성하되, 상기 제2 두께가 상기 제1 두께보다 클 수 있는 1기압 이상의 질소 분압 상태에서 상기 금속층과 질소를 반응시키는 단계를 포함하는 것을 특징으로 하는 내화성 금속 실리사이드 층 형성 방법.
- 제1항에 있어서, 상기 증착 단계는 상기 장치 상에 티타늄을 증착시키는 단계를 포함하는 것을 특징으로 하는 내화성 금속 실리사이드 층 형성 방법.
- 제2항에 있어서, 상기 반응 단계는 10기압의 분압과 약 600 ℃의 온도에서 상기 금속층을 질소와 반응시키는 단계를 포함하는 것을 특징으로 하는 내화성 금속 실리사이드 층 형성 방법.
- 제1항에 있어서, 상기 반응 단계는 10기압의 분압과 약 600 ℃의 온도에서상기 금속층을 질소와 반응시키는 단계를 포함하는 것을 특징으로 하는 내화성 금속 실리사이드 층 형성 방법.
- 제1항에 있어서, 상기 실리사이드 위의 상기 질화물을 선택적으로 에칭하는 단계를 더 포함하는 것을 특징으로 하는 내화성 금속 실리사이드 층 형성방법.
- 실리콘 기판 상에 실리사이드/질화물의 2층을 형성하는 방법에 있어서,상기 기판 상에 약 1000Å의 티타늄을 증착시키는 단계; 및1기압 이상의 질소 분압 상태에서 약 5OOÅ의 TiSi2와 1,OOOÅ의 TiN을 포함하는 실리사이드/질화물 2층을 상기 기판 상에 형성하는 단계를 포함하는 것을 특징으로 하는 실리사이드/질화물 2층 형성 방법.
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