KR100328743B1 - 다이내믹 강유전체 랜덤 액세서 메모리 - Google Patents

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Abstract

본 발명은 강유전체 캐패시터 (Ferroelectric Capacitor)에 유도된 전하를 별도의 경로로 배출하도록 된 비파괴 기록/재생 강유전체 다이내믹 랜덤 액세서 메모리(NDWRFDRAM, NonDestructive Write and Read Ferroelectric DRAM)에 관한 것으로, 강유전체 캐패시터와 유전체 캐패시터로 구성된 두 개의 캐패시터 및 저장 트랜지스터와 상기 두 캐패시터의 중간 전극에 유도된 전하를 방전시켜주기 위한 선택 트랜지스터를 구비하고, 인접한 단위 메모리 소자들의 선택 트랜지스터들을 하나의 필드 악사이드(field oxide) 상에 형성하여 그 드레인을 공유로하여 공통 비트 라인들로 연결하고, 두 캐패시터의 상부 전극을 플레이트와 센서 증폭기로 연결하여, 선택 트랜지스터의 워드 라인과 비트 라인에 신호 전압을 인가함으로써 강유전체의 분극 현상에 의한 속박 전하를 하부 전극에 유도하여 기록하고, 저장 트랜지스터의 소스 상부에 집적된 두 캐패시터의 중간 전극에 선택 트랜지스터의 소스를 연결하는 동시에 박막 트랜지스터 쌍으로 이루어진 선택 트랜지스터의 공통 드레인을 공통 비트 라인으로 연결하여 전하를 주입하여 줌으로써, 두 캐패시터의 하부 전극에 유도된 속박 전하를 방전시키는 방식으로 비파괴적 "오프" 쓰기를 행하므로 리프레쉬 없이 정보를 저장할 수 있을 뿐 만 아니라 칩의 사이즈를 작게할 수 있는 장점이 있다.

Description

다이내믹 강유전체 랜덤 액세서 메모리
본 발명은 비파괴 기록/재생 강유전체 다이내믹 랜덤 액세서 메모리(NDWRFDRAM, NonDestructive Write and Read Ferroelectric DRAM)에 관한 것으로서, 특히 강유전체 캐패시터(Ferroelectric Capacitor)에 유도된 전하를 별도의 경로로 배출하도록 된 비파괴 기록/재생 강유전체 다이내믹 랜덤 액세서 메모리에 관한 것이다.
일반적으로 강유전체 캐패시터에 전장(전압)을 인가하면, 제1도에 도시된 바와 같이, 강유전체가 분극되면서 유전 분역(ferroelectric domain)이 형성되고, 일단 분역이 형성되면 전장을 제거하더라도, 제2도에 도시된 바와 같이, 전기적 균형을 유지하기 위하여 분극량 만큼의 전하를 끌어당겨 전극에 머무르게 한다. 이렇게 붙들린 전하를 속박 전하(bound charge)라 한다. 강유전체 캐패시터는 이러한 분극 (polarization) 현상을 이용하여 정보를 저장할 수 있는 매체이다.
이러한 분극 현상을 이용한 강유전체 캐패시터의 기억 상태를 읽는 방법에는, 일정한 신호를 강유전체 캐패시터에 인가하여 분극 상태를 반전(스위칭)시키면서 발생되는 신호를 감지하여 기억 상태를 읽는 파괴적 방법 즉 DRO(Destructrive Read Out) 방법과, 기록시에만 분극반전(스위칭)이 일어나고 재생(읽기)시에는 분극 반전이 일어나지 않도록 된 비파괴적 해독 방법 즉 NDRO(Nondestructrive Read Out) 방법이 있다. 강유전체 캐패시터에 정보를 기록/재생하기 위하여 반복해서 스위칭하면 분극 상태의 반전으로 인한 피로 현상이 누적되어 강유전체의 분극상태가 점차 약화되므로, 비파괴적 방법이 메모리의 수명 연장에 유리하다.
이를 보다 더 발전시켜 기록시에도 분극 반전을 발생시키지 않는 비파괴적 읽기와 쓰기 (NDWR; nondestructive write and read)의 개념이 본 출원인에 의해한국 특허 제95014929호(미공개)에 소재된 바 있다. 이 비파괴적 읽기와 쓰기의 개념을 이용한 비파괴 강유전체 메모리(NDFRAM; nondestructive ferroelectric random access memory) 구조가 후속 출원되었으며, 그 개략적인 구조가 제3도 및 제4도에 도시되어 있다. 이 도면에 도시된 바와 같이, 비파괴 강유전체 메모리(NDFRAM)는 MOS 트랜지스터의 게이트 상에 강유전체 캐패시터를 적층한 구조로 되어 있어, 트랜지스터의 게이트와 강유전체 캐패시터의 하부 전극이 하나의 전극으로 구성되어 있다. 그 대표적인 예로서, 롬(Rohm)사의 MFMIS(Metal-Ferroelectric- Metal-Insulator-Silicon) 강유전체 메모리 구조에서는 하부 전극 (2)이 강유전체(3)와 절연체(4) 사이에 삽입된 관계로 접지된 Si(p-well, 7)층과 상부 전극(1) 사이에 전압을 인가하면 전장은 상부 전극(1)과 Si층(7) 사이에 걸리게 되어 속박 전하가 하부 전극(2)에 형성되지 않고 Si층(7)에 생기게 된다. 이를 유도 전하(induced charge)라 칭하기도 하며, 이러한 유도 전하에 의한 속박 전하를 이용한 읽기가 앞서 설명한 비파괴적 읽기(NDRO)이다.
또, 이러한 NDFRAM의 구조는 플래쉬 메모리(flash memory)와 같은 구조로서 강유전체 캐패시터가 저장 트랜지스터의 게이트 위에 바로 탑재되는 장점이 있으나 저장 트랜지스터 1개당 선택 트랜지스터가 최소한 2개(EEPROM 및 Flash 기능을 하는 경우) 혹은 3개(FRAM 기능을 하는 경우) 필요하게 된다. 이들의 집적도는 강유전체 캐패시터의 전하 밀도에 의해 결정될 수 있으므로 전하의 절대량에 의존하는 DRAM 이나 기존의 FRAM에 비하여 열등하다고는 할 수 없으나 DRAM 이나 FRAM에 직접 경쟁이 될 만한 구조 및 작동 개념이 필요하다. 이를 위하여 DRAM의 특성을 살리면서 NDWR의 개념을 이용하는 즉, 저장 트랜지스터와 강유전체 캐패시터/유전체 캐패시터를 분리시켜 놓은 이른바 강유전체 DRAM(FDRAM: ferroelectric dynamic random access memory)을 후속 출원한 바 있다. 그러나 속박 전하의 성격상 방전을 위한 선택 트랜지스터를 기존의 MOSFET로 제조할 수 없는 가능성이 있으므로 이를 개선할 필요가 있다.
이러한 FDRAM의 구동 방법들은 NDWR의 개념을 이용하는 것으로 충전은 강유전체 캐패시터와 유전체 캐패시터 전체에 전압을 가하여 행하되 방전은 이들 두 캐패시터 사이의 전극에 전하를 공급하여 유전체 전극의 유도된 전하들이 사라지도록 하는 것이다. 따라서 중간 전극에 방전용의 전하를 공급할 선택 트랜지스터가 필요하게 된다. 통상적으로, Si 기판에 MOS 트랜지스터를 형성한 경우에는 Si 기판이 접지되도록하여 사용한다. 만약, 이러한 기판에 선택 트랜지스터를 만든다면 강유전체/유전체 캐패시터에 충전할 때 선택 트랜지스터에도 확산층을 통하여 Si 기판 까지 전압이 동시에 걸리게 되므로 확산층의 전하들이 강유전체/유전체 캐패시터의 중간 전극으로 이동하여 속박 전하를 형성할 우려가 있다. 이렇게 되면 메모리로서의 기능을 할 수 없게 된다. 그래서 선택 트랜지스터를 플로팅(floating) 시켜야 한다. MOS 트랜지스터를 플로팅시키는 방식도 있으나 이러한 방식은 구현하기가 어렵다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 선택 트랜지스터에 의한 강유전체 캐패시터 및 유전체 캐패시터의 중간 전극에서의 속박 전하 형성을 방지하기 위하여 선택 트랜지스터의 플로팅을 용이하게 실현할 수 있는 구조의 강유전체 다이내믹 랜덤 액세서 메모리를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 랜덤 액세서 메모리는,
상부 전극, 중간 전극 및 하부 전극을 구비하여 이들 전극들 사이에 강유전체 및 유전체를 채우고 중간 전극을 공유하도록 형성된 강유전체 캐패시터 및 유전체 캐패시터, 상기 두 캐패시터들에 전하를 충전되도록 하여 정보를 저장되게 하는 저장 트랜지스터 및 상기 저장 트랜지스터들에 저장된 전하를 선택적으로 방전시키는 선택 트랜지스터를 구비한 메모리 단위 소자들과 이 메모리 단위 소자들을 전기적으로 연결하는 워드 라인 및 비트 라인을 구비한 강유전체 다이내믹 랜덤 액세서 메모리에 있어서,
상기 두 캐패시터의 증간 전극에 상기 선택 트랜지스터의 소스에 접속하되, 방전시에는 상기 두 캐패시터의 중간 전극에 선택적으로 전하를 공급하여 방전시키고, 충전시에는 속박 전하가 상기 두 캐패시터의 중간 전극에 형성되지 않도록 접속한 것을 특징으로 한다.
본 발명에 있어서, 상기 선택 트랜지스터는 캐패시터 충전시에 속박 전하가 상기 두 캐패시터의 중간 전극에 형성되지 않도록 상기 저장 트랜지스터의 기판으로부터 플로팅시키기 위하여 상기 저장 트랜지스터의 기판 상에 절연층을 형성하고, 이 절연층 상에 Si을 증착하여 소스, 드레인 및 게이트를 형성한 박막 트랜지스터를 구비하여 된 것이 바람직하며,
상기 저장 트랜지스터와 선택 트랜지스터를 구비하여 된 상기 강유전체 랜덤 액세서 메모리의 단위 소자들을 배열함에 있어서,
상기 인접 단위 소자들의 선택 트랜지스터들은 칩의 소형화를 위하여 확산층을 공유하는 박막 트랜지스터의 쌍으로 형성된 것이 바람직하며,
상기 선택 트랜지스터용의 박막 트랜지스터의 쌍은 공유되는 소스 혹은 드레인이 공통 비트 라인으로 접속된 것이 바람직하며,
상기 두 캐패시터는 강유전체 캐패시터 및 유전체 캐패시터의 순으로, 혹은 그 역순으로 적층하여 형성하되, 상기 유전체 캐패시터는 고유전체 물질을 증착하여 형성한 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 강유전체 다이내믹 랜덤 액세서 메모리의 실시예를 상세히 설명한다.
제5도는 본 발명에 따른 비파괴 강유전체 다이내믹 랜덤 액세서 메모리 (NDFDRAM)의 절개 평면도이다. 이 도면에 도시된 바와 같이, 비파괴 강유전체 다이내믹 랜덤 액세서 메모리의 단위 소자는 각각 하나씩의 저장 트랜지스터(MOS FET) 및 선택 트랜지스터(TFT)를 구비하며, 상부 전극(11), 중간 전극(12) 및 하부 전극(13) 사이에 유전 물질로 SiO2혹은 고유전체(14) 및 강유전체(15)가 채워진 두 개의 유전체 캐패시터(11,14,12) 및 강유전체 캐패시터 (12,15,13)를 구비한다. 이 때에 상기 두 캐패시터의 중간 전극(12)은, 제6도에 도시된 바와 같이, 일체형으로 형성되어 두 캐패시터 각각에 필요한 전극으로서 공유하게 되며, 동시에 이 단위 메모리 소자들의 공유 전극(두 캐패시터의 중간 전극; 12)들은, 제5도 및 제7도에 도시된 바와 같이, 선택 트랜지스터의 소스(24a 혹은 24b)와 금속 박막(21)으로 접속된다. 이는, 두 캐패시터에 충전된 전하를 선택적으로 방전시키기 위한 것으로, 두 캐패시터의 중간 전극(12)에 선택적으로 전하를 공급하여 방전시킨다. 또한, 충전시에는 속박 전하가 상기 두 캐패시터의 중간 전극에 형성되지 않도록, 제6도에 도시된 바와 같이, 선택 트랜지스터를 저장 트랜지스터의 기판으로부터 플로팅시킨다. 즉, 선택 트랜지스터는 저장 트랜지스터의 기판(28)으로부터 플로팅시키기 위하여 저장 트랜지스터의 기판(28) 상에 필드 악사이드(field oxide)로 절연층(27)을 형성하고, 이 절연층(27) 상에 Si을 증착한 Si층(26)을 형성하여 소스(24a, 24b), 공통 드레인(25) 및 게이트(23a, 23b)를 형성한 이른바 박막 트랜지스터 (TFT)를 형성한다. 여기서, 저장 트랜지스트와 선택 트랜지스터를 구비하여 된 본 발명의 강유전체 다이내믹 랜덤 액세서 메모리의 단위 소자들을 배열함에 있어서, 인접 단위 소자들의 선택 트랜지스터들은 칩의 소형화를 위하여 확산층(소스 및 드레인 형성을 위하여 불순물을 확산시키는 층)을 공유하는 박막 트랜지스터(TFT)의 쌍으로 형성한다. 따라서, 인접하는 단위 메모리 소자의 저장 트랜지스터들도 쌍으로 형성되는게 바람직하다. 또한, 선택 트랜지스터용의 박막 트랜지스터의 쌍은 공유되는 드레인이 공통 비트 라인(22)으로 접속되게 하며, 두 캐패시터의 중간 전극 (12)은 금속 배선(21)을 통하여 TFT의 소스에 연결된다.
더욱이, 강유전체 캐패시터 및 유전체 캐패시터의 적층 구조는, 제9도 내지 제12도에 도시된 바와 같이, 14와 15에 채워지는 유전 물질을 강유전체 및 유전체의 순서를 달리하여 적층함으로써, 4 가지의 실시예를 형성할 수 있다. 여기서, 유전체 캐패시터의 유전 물질로 SiO2대신에 고유전 물질을 사용하면, 작동 전압을 상당히 낮출 수 있다.
이상과 같이 구성된 강유전체 다이내믹 랜덤 액세서 메모리의 동작을 제8도를 참조하여 살펴보면 다음과 같다.
제8도는 NMOS에 집적된 제5도의 강유전체 다이내믹 랜덤 액세서 메모리의 등가 회로도로서, 이 도면에 도시된 바와 같이, 두 캐패시터의 상부에 위치한 상부 전극(11)들은 서로 접속되어 플레이트(plate) 라인으로 사용되고, 워드 라인(16)과 비트 라인(20)에 의해 저장 트랜지스터가 "온"으로의 "쓰기"가 이루어진다. 또한 두 캐패시터의 중간 전극(12)은 선택 트랜지스터의 소스(24a)와 접속되어, 이 선택 트랜지스터가 저장 트랜지스터를 선택하여 방전을 야기시킴으로써 (방전용의 전하를 주입함으로써), 저장 트랜지스터에 "오프"로의 "쓰기"가 이루어진다. 즉, 선택 트랜지스터의 공통 비트 라인(22)에서 두 캐패시터의 중간 전극으로 양의 전하가 공급되면서 유전체 캐패시터에 형성된 속박 전하가 사라지게 되어 "오프"상태를 나타내게 된다.
그리고, PMOS에 상기 NDFRAM을 집적하여 작동할 때에는 작동 전압으로 양전압 대신 음전압을 가한다. 이상과 같이, "온"과 "오프"로 구분되는 논리적 정보의 기록을 위한 강유전체 다이내믹 랜덤 액세서 메모리의 동작을 설명하였다. 논리적 정보의 재생(읽기)은 전극(11)이 센서와 연결되면서 워드 라인(16)과 비트 라인(20)의 신호에 의해 충방전 상태가 센서에 감지된다. 오프 상태를 읽고 나면캐패시터가 다시 충전 상태가 되므로 방전시키는 과정을 추가하여 원래의 상태를 유지시킨다.
이상 설명한 바와 같이, 본 발명에 따른 비파괴 강유전체 다이내믹 랜덤 액세서 메모리는 강유전체 캐패시터와 유전체 캐패시터로 구성된 두 개의 캐패시터 및 저장 트랜지스터와 상기 두 캐패시터의 중간 전극에 유도된 전하를 방전시켜주기 위한 선택 트랜지스터를 구비하고, 인접한 단위 메모리 소자들의 선택 트랜지스터들을 하나의 확산층 상에 형성하여 그 드레인을 공유로하여 공통 비트 라인들로 연결하고, 두 캐패시터의 상부 전극을 워드 라인으로 연결하여, 이 두 캐패시터의 상부 전극에 신호 전압을 인가함으로써 강유전체의 분극 현상에 의한 속박 전하를 하부 전극에 유도하여 기록하고, 저장 트랜지스터의 드레인 상부에 집적된 두 캐패시터의 중간 전극에 선택 트랜지스터의 소스를 연결하는 동시에 박막 트랜지스터 쌍으로 이루어진 선택 트랜지스터의 공통 드레인을 공통 비트 라인으로 연결하여 전하를 주입하여 줌으로써, 두 캐패시터의 하부 전극에 유도된 속박 전하를 방전시키는 방식으로 비파괴적 "오프" 쓰기를 행하므로 리프레쉬 없이 정보를 저장할 수 있을 뿐만 아니라 칩의 사이즈를 작게할 수 있는 장점이 있다.
제1도는 강유전체 캐패시터에 전장을 걸어줄 때 자유 전하에 의해 강유전체에 생성된 유전 분역(誘電 分; ferroelectric domain)에 대한 설명도,
제2도는 제1도의 강유전체 캐패시터에 전장을 제거했을 때 자유전하에 의해 강유전체에 생성된 유전 분역 (誘電 分; ferroelectric domain)의 극성과 전기적 균형 유지를 위한 속박 전하에 대한 설명도,
제3도 및 제4도는 NMOS에 강유전체 캐패시터가 집적된 비파괴 강유전체 랜덤 액세서 메모리(NDFRAM)단위 소자의 비파괴적 읽기(NDRO; nondestructive read out) 작동 원리도로서,
제3도는 강유전체 랜덤 액세서 메모리 단위 소자가 "온"인 경우의 작동 원리도,
제4도는 강유전체 랜덤 액세서 메모리 단위 소자가 "오프"인 경우의 작동 원리도,
제5도는 본 발명에 따른 강유전체 다이내믹 랜덤 액세서 메모리의 절개 평면도,
제6도는 제5도의 A-A' 라인을 따라 절개한 수직 단면도,
제7도는 제5도의 B-B' 라인을 따라 절개한 수직 단면도,
제8도는 제5도의 강유전체 다이내믹 랜덤 액세서 메모리의 등가 회로도,
그리고 제9도 내지 제12도는 제5도의 강유전체 다이내믹 랜덤 액세서 메모리의 캐패시터 적층 구조의 4가지 실시예의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 상부 전극 2 : 하부 전극
3 : 강유전체 4 : 게이트 절연막
11 : 상부 전극 12 : 중간 전극
13 : 하부 전극 14 : 유전체
15 : 강유전체 16a, 16b : MOS용 제1게이트 및 제2게이트
17 : 절연막 18 : 공통 드레인(공통 비트 라인)
19 : 소스 20 : 소스용 제1금속(비트 라인)
21 : 금속 배선 22 : 공통 드레인용 제2금속 전극
23a, 23b : TFT의 제1게이트 및 제2게이트
24a, 24b : TFT의 소스 25 : 공통 드레인
26 : Si층 27 : 절연층

Claims (8)

  1. 상부 전극, 중간 전극 및 하부 전극을 구비하여 이들 전극들 사이에 강유전체 및 유전체를 채우고 중잔 전극을 공유하도록 형성된 강유전체 캐패시터 및 유전체 캐패시터, 상기 두 캐패시터들에 전하를 충전되도록 하여 정보를 저장되게 하는 저장 트랜지스터 및 상기 저장 트랜지스터들에 저장된 전하를 선택적으로 방전시키는 선택 트랜지스터를 구비한 메모리 단위 소자들과 이 메모리 단위 소자들을 전기적으로 연결하는 워드 라인 및 비트 라인을 구비한 강유전체 다이내믹 랜덤 액세서 메모리에 있어서,
    상기 두 캐패시터의 중간 전극에 상기 선택 트랜지스터의 소스에 접속하되, 방전시에는 상기 두 캐패시터의 중간 전극에 선택적으로 전하를 공급하여 방전시키고, 충전시에는 속박 전하가 상기 두 캐패시터의 중간 전극에 형성되지 않도록 접속한 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  2. 제1항에 있어서,
    상기 선택 트랜지스터를 상기 저장 트랜지스터의 기판으로부터 플로팅시킨 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  3. 제2항에 있어서,
    상기 선택 트랜지스터는 상기 저장 트랜지스터의 기판으로부터 플로팅시키기위하여 상기 저장 트랜지스터의 기판 상에 절연층을 형성하고, 이 절연층 상에 Si을 증착하여 소스, 드레인 및 게이트를 형성한 박막 트랜지스터를 구비하여 된 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 저장 트랜지스트와 선택 트랜지스터를 구비하여 된 상기 강유전체 랜덤 액세서 메모리의 단위 소자들을 배열함에 있어서,
    상기 인접 단위 소자들의 선택 트랜지스터들은 칩의 소형화를 위하여 확산층을 공유하는 박막 트랜지스터의 쌍으로 형성된 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  5. 제4항에 있어서,
    상기 두 캐패시터의 상기 중간 전극에 상기 선택 트랜지스터의 소스를 접속한 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  6. 제5항에 있어서,
    상기 선택 트랜지스터용의 박막 트랜지스터의 쌍은 공유되는 드레인이 공통 비트 라인으로 접속된 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  7. 제6항에 있어서,
    상기 두 캐패시터는 강유전체 캐패시터 및 유전체 캐패시터의 순으로, 혹은 그 역순으로 적층되어 형성된 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
  8. 제7항에 있어서,
    상기 유전체 캐패시터는 고유전체 물질을 증착하여 형성한 것을 특징으로 하는 강유전체 다이내믹 랜덤 액세서 메모리.
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